JPH0219870Y2 - - Google Patents

Description

【考案の詳細な説明】 考案の目的 産業上の利用分野 本考案は、データ処理装置の入力回路に関する
ものである。

従来の技術 一般に、データ処理装置の入力回路は、キーボ
ード等からの並列データと、有線伝送路や光を利
用した無線伝送路等からの直列データのそれぞれ
に対応して専用の入力回路が設けられているが、
小型の入力回路ではワンチツプCPU等により両
者を処理する場合がある。

従来技術の問題点 並列データと直列データの両者を処理する従来
のワンチツプCPU入力回路では、入力端子とし
て使用するピン数が増加するため、他の機能に割
り当てるピン数が少なくなり、入力回路全体の構
成が困難になるという問題がある。

また、並列と直列の両データを処理するための
ソフトウエアが複雑になり、その開発に時間がか
かると共に、処理速度も低下するという問題があ
つた。

考案の構成 本考案の入力回路は、複数の入力端子のうち任
意のものを並列データの入力用と直列データの入
力用に共用するための手動スイツチと、所定周期
で発生する割込みを受けて並列データを処理する
と共に、上記入力端子の一つに供給される直列デ
ータを処理する入力処理回路と、上記手動スイツ
チが直列データの入力を選択している間は並列デ
ータの入力処理のための割込みの発生を禁止また
はマスクする手段とを備えることにより、入力ピ
ンの使用数を節減すると共に、ソフトウエアを簡
易化するように構成されている。

以下、本考案の作用を実施例によつて詳細に説
明する。

第１図は、本考案の一実施例の入力回路の構成
を示すブロツク図である。

第１図中、１は汎用のワンチツプCPU１であ
り、これは８個の入力端子１０，１１，１２…１
７と、これら入力端子に受けたデータを上位の処
理装置に転送するための出力端子OUTを備えて
いる。このCPU１の各入力端子１０〜１７には、
８本の並列データの入力線Ｐ０〜Ｐ７が接続され
ている。ただし、７本の入力線Ｐ１〜Ｐ７は
CPU１の入力端子１１〜１７に直結されるが、
残り１本の並列データの入力線Ｐ０だけは手動ス
イツチ３を介して入力端子１０に接続される。手
動スイツチ３は、手動操作され、並列データの入
力線Ｐ０が直列データの入力線Ｓのいずれか一方
をCPU１の入力端子１０に選択的に接続する。

２は割込み信号発生用のフリツプフロツプであ
り、入力端子ＤにCPU１からのハイレベル信号
Vhを受け続けることにより、クロツク入力端子
CKにCPU１からの所定周期のクロツク信号を受
けたときに、出力端子Ｑに割込み信号を発生す
る。この割込み信号は、CPU１の入力端子INT
に供給される。

フリツプフロツプ２のクリア端子Ｃ１には、
CPU１からのローレベルのクリア信号ｃ１が、
２入力アンドゲート５を経て供給される。２入力
アンドゲート５の他方の入力端子には、手動スイ
ツチ３と連動して切替えられるスイツチ４が接続
されている。

並列データの入力処理 並列データを入力する場合には、手動スイツチ
３と４が図示のように切替えられる。これによ
り、８本の並列データの入力線Ｐ０〜Ｐ７が
CPU１の入力端子１０〜１７に接続される。ま
た、スイツチ４の切替えにより、アンドゲート５
の一方の入力端子には常時ハイレベル信号Vhが
供給され、CPU１からのローレベル・クリア信
号ｃ１によつてフリツプフロツプ２が随時クリア
される状態となる。

CPU１は、クロツク信号CKの周期で発生する
割込み信号を入力端子INTに受けると、SCN端
子に接続されている４本の走査信号線に走査信号
を出力する。この走査信号線は、図示しないキー
ボード・エンコーダ内で並列データの入力線Ｐ０
〜Ｐ７と交差しており、各交差箇所に対応のキー
によつて開閉の組合せが決定されるスイツチ群が
設けられている。スイツチが閉じられた箇所の並
列データの入力線は接地されてローレベルとな
り、その他の並列データの入力線はハイレベルを
保つ。

CPU１は、ハイ／ローの組合せによつて所定
のキーの押下げて表わす並列データを入力端子１
０〜１７に受けて、これを出力端子OUTから上
位装置に転送する。CPU１は、上記転送が終了
すると、ローレベルのクリア信号ｃ１を出力して
フリツプフロツプ２をクリアし、次のクロツク信
号CKによる割込みの発生を可能とする。

直列データの入力処理 操作者は、手動スイツチ３を図示の場合と反対
の側に切替えることにより、直列データの入力を
選択する。

これにより、入力端子１０には並列データの入
力線Ｓが接続される。これと同時にスイツチＳ４
も切替えられ、２入力アンドゲート５の一方の入
力端子にはローレベルが供給され続ける。この結
果、アンドゲート５の出力は、CPU１からのロ
ーレベルのクリア信号ｃ１の有無に係わりなくロ
ーレベルとなり、フリツプフロツプ２は、クロツ
ク端子CKにクロツク信号を受けても、その出力
端子Ｑに割込み信号を発生しなくなる。

CPU１は、入力端子１０を周期的に走査する
ことにより、直列データの入力線Ｓ上に送出され
てきた直列データを受取り、これを並列データに
変換したのち、出力端子OUTから上位装置に転
送する。

以上、割込みの発生を禁止する構成を例示した
が、フリツプフロツプ２の出力側に禁止ゲートを
設けて、発生された割込み信号をマスクするよう
に構成してもよい。

また、直列データ入力への切替えをソフトウエ
ア的に検出する構成を例示したが、例えば第１図
の点線で示すように、アンドゲート５の入力レベ
ルがローになつたことでスイツチ３とＳ４の切替
えを検出し、CPU１に対し直列データの処理開
始の割込みをかけるように構成してもよい。この
場合、入力ピンの必要数は従来回路と同一である
が、ソフトウエアの負担が従来例に比べて大幅に
軽減できる。

また、キーボードからの並列データを受ける場
合を例示したが、下位の装置からの並列データ入
力等適宜なものでよい。

考案の効果 以上詳細に説明したように、本考案の入力回路
は、並列データ入力端子の一つを直列データ入力
端子と共用する構成であるから、入力ピンの使用
数を節減できる。

また、本考案の入力回路は、並列データ入力を
所定周期で発生する割込みによつて処理すると共
に、直列データ入力が選択された後は上記割込み
の発生を禁止又はマスクする構成であるから、従
来のように、CPU１が上記割込みを受けるたび
に直列データ入力処理との関連を判断する必要が
無くなり、ソフトウエアが簡易になると共に、処
理時間も短縮される。

【図面の簡単な説明】

第１図は、本考案の一実施例の入力回路の構成
を示すブロツク図である。 １……CPU、２……並列データ入力処理用割
込み信号を発生するフリツプフロツプ、３……並
列データ入力と直列データ入力を選択する切替え
スイツチ、４……スイツチ３と連動し直列データ
入力処理時の上記割込み信号の発生を禁止するス
イツチ、５……２入力アンドゲート、１０〜１７
……入力端子、Ｐ０〜Ｐ７……並列データの入力
線、Ｓ……直列データの入力線、INT……割込
み信号入力端子。

Claims (1)

1. 【実用新案登録請求の範囲】 複数の入力端子のうち任意のものに対して、並
   列データの入力線の一つと直列データの入力線と
   を選択的に接続する手動スイツチと、 所定周期で発生する割込みを受けて前記並列デ
   ータを処理すると共に、前記入力端子の一つに供
   給される直列データを処理する入力処理回路と、 前記手動スイツチが直列データの入力線に切替
   えられている間は前記並列データ処理のための割
   込みの発生を禁止又は発生された割込みをマスク
   する手段とを備えたことを特徴とする入力回路。