JPH0552989B2

JPH0552989B2 -

Info

Publication number: JPH0552989B2
Application number: JP58050470A
Authority: JP
Inventors: Mitsuhiko Yamada; Tsukasa Nishida; Toshibumi Inoe; Tokuzo Fujii; Hiroshi Kurusu; Junro Kobayashi; Seiichi Nakao
Original assignee: Dainippon Screen Manufacturing Co Ltd
Current assignee: Dainippon Screen Manufacturing Co Ltd
Priority date: 1983-03-28
Filing date: 1983-03-28
Publication date: 1993-08-06
Also published as: GB8405785D0; DE3411149A1; JPS59176838A; DE3411149C2; GB2137847B; FR2543710A1; GB2137847A; FR2543710B1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、２次元配列された画像データを演算
処理する画像演算処理方法に関する。

〔従来の技術及び発明が解決しようとする課題〕

画像演算処理方法は、その処理形態及び構成方
式により、完全並列方式、パイプライン方式、局
所並列方式、マルチプロセサ方式等に、大別され
ている。しかし、現在、実用化されている画像演
算処理方法は、これらの分類に完全にあてはまる
例は少なく、各方式が混在して構成されている場
合が多い。これは、それぞれの方式に、長所と欠
点が存在するからである。

完全並列方式は、個々の演算モジユールを、画
素と同じ２次元構造に配列したもので、各モジユ
ールを並列に動作させて、全画素のデータを同時
に処理することができ、高速処理を実現できる。

しかし、この完全並列方式は、画像データとし
て２値データを予定する２値画像処理専用の装置
や、あるいは特定の限定された処理のみを行う専
用のLSIプロセサ等を用いて構成した場合には、
高速処理のメリツトを発揮するが、画像の画素数
分だけのプロセサを用意しなければならないた
め、回路接続が大規模となり、実装面での困難さ
等があつて、一般席には採用されていない。

パイプライン方式は、演算モジユールを複数個
直列に並べて、たとえば第１図に示すように構成
するものである。この場合、ひとつの演算処理過
程を、一定の時間単位の処理に区切つて、ある連
続したデータ列を、その時間単位ごとに送り込
み、ある遅延時間後に、連続して出力が得られる
ようにして処理するものである。

このパイプライン方式は、簡単な構成であるに
も拘らず、高速処理が可能であり、通常市販され
ているICやLSIをもつて構成することができる。
しかし、従来のパイプライン方式では、画像デー
タの処理順序に融通性がなく、構成上の柔軟性が
ないという欠点があつた。

すなわち、たとえば第１図のように、演算モジ
ユールM₁，M₂，M₃が直列に接続された構成に
おいては、データ入力D₁は、まず演算モジユー
ルM₁で処理され、次に、演算モジユールM₂，
M₃を経て、出力D₂が得られるようになつてい
る。データ入力D₁が処理される順序が固定され
ているため、たとえば、演算モジユールM₁，
M₂，M₃を使つて、M₁→M₃→M₂の順序でデータ
入力D₁を処理し、出力D₂′を得ようとする場合、
図において点線で示すデータパスルートを追加す
る必要がある。

しかし、演算モジユールの数が多く、かつ画像
データが階調をもつた信号で８ビツト構成であれ
ば、その配線だけで膨大なものとなり、実用化が
困難な場合が多い。

局所並列方式は、完全並列処理方式とパイプラ
イン方式とを折衷した如きものであり、画像メモ
リに局所処理専用回路と、局所処理を画面全体に
対して順次に及ぼす走査制御回路とを接続して構
成される。この場合、演算処理自体は、パイプラ
イン方式を主体にして実行され、演算を施すため
のデータを画像メモリに格納して、メモリアクセ
スをソフトウエアによる優先度制御するなどし
て、回路構成の実装面での困難さを解消しようと
しているが、構成上の柔軟性の面では、前２者と
同等の欠点をもつている。

処理順序を自由に構成できるように、データバ
スをリングバスで構成する第２図に示すようにリ
ングバス方式も提案されている。これは、画像デ
ータの処理内容に応じて、各演算モジユールM₁，
M₂，M₃を接続することができ、その制御を、柔
軟性をもつて行うことができるシステムである。

第２図におけるリングバス方式でのデータ転送
方法では、画像データに、それぞれIDコードを
つけてバスｂ上へ送り出し、このIDコードによ
つて指示される演算モジユール、たとえばM₂へ、
データをバスｂ上より入力し、このモジユール
M₂での処理が終了したら、次のモジユールM₃を
指示するIDコードをつけて、バスｂ上に出力す
る。

こうして、次々にこのIDコードによつて、演
算モジユールの使用順序を決めることができ、モ
ジユール間の接続に柔軟性をもたせ得るものであ
る。

しかし、このリングバス方式では、バスライン
から、画像データがひとつずつ順次に入力され、
処理が終つてから出力されるので、処理速度を高
めるためには、演算モジユール自体の処理速度を
向上させることが必要である。

つまり、バスｂに供給されている転送クロツク
が周期Ｔであるとき、ｎ種類の演算をひとつの画
像データに施すためには、nT時間を要する（第
３図）。したがつて、画素数が多く、かつ処理の
種類ごとに、演算モジユールが設けられる画像処
理装置に、この方式を適用した場合、バスｂ上の
ひとつのデータについて、各演算モジユールでの
処理がすべて終了して、はじめて次のデータがメ
モリからバスｂに送り出され、したがつて、演算
必要数ｎに比例して演算処理時間が長くなるとい
う欠点があつた。

結局、処理時間内に考えると、パイプライン方
式が、処理モジユール各々の時間を一定にしてお
けば、遅延がかかるのみで、一定遅延後は、一定
の演算処理時間間隔で出力データが次々に得ら
れ、リングバス方式のように、演算時間の積分効
果がなく有利である。しかしながら、パイプライ
ン方式は、前述のように、再構成が困難であると
いう欠点を持つている。

本発明は、上述事情に鑑みてなされたもので、
パイプライン処理の利点を生かしながら、単一の
データバスを用いて、演算モジユールがどのよう
な順序でも使用され得るようにした、画像演算処
理方法を提供することを、目的としている。

〔課題を解決するための手段〕

上述目的を達成するために、本発明は、以下の
とおりに構成される。

複数の演算モジユール間の画像データの転送
を、共通のデータバスラインを介して行い、上記
共通のデータバスラインから画像データが入力さ
れた演算モジユールで、その画像データを演算処
理し、その演算処理後の画像データを上記共通の
データバスラインを介して、別の演算モジユール
に転送することにより、画像データを、順次、複
数の演算モジユールで演算処理する画像演算処理
方法において、上記複数の演算モジユールの演算順序をあらか
じめプリセツトラツチ回路に設定し、複数の期間に時分割するための入出力タイミン
グ信号を各演算モジユールに出力し、設定された演算順序にしたがつて、各期間ごと
に、画像データの転送元及び転送先の演算モジユ
ールを判別し、その判別結果に基づいて、各演算モジユールご
とに、画像データを共通のデータバスラインから
入力するための入力ゲートを開く期間を示す入力
タイミングと、画像データを共通のデータバスラ
インに出力するための出力ゲートを開く出力タイ
ミングとを設定し、各演算モジユールは、入出力タイミング信号に
基づいて分割される各期間のうち、入力タイミン
グに応じた期間を選択して、その期間中入力ゲー
トを開き、また、入出力タイミング信号に基づい
て分割される期間のうち、出力タイミング信号に
応じた期間を選択して、その期間中出力ゲートを
開くように制御し、各期間ごとに、共通のデータバスラインを介し
て、出力ゲートが開かれた演算モジユールから、
入力ゲートが開かれた演算モジユールへ、画像デ
ータを転送し、各期間ごとに、画像データの転送元及び転送先
の演算モジユールを切り替えることにより、設定
された演算順序どおりに、各演算モジユールにお
いてそれぞれ異なるデータを並列処理することが
可能な画像データの演算処理を行う画像演算処理
方法である。

〔実施例〕

以下、本発明の一実施例について、図面を参照
しながら説明する。

第４図において、デイスクメモリ１には、画像
をサンプリングし量子化した画像データを記憶し
てある。

ホストコンピユータ２は、画像処理装置３全体
を使用するためのプログラムによつて、各演算モ
ジユール４₁，４₂，４₃…を動作させるためのも
のである。

演算モジユール４₁，４₂，４₃…は、それぞれ
独立した画像処理機能を有し、たとえば、階調補
正や画像の拡大、縮小、回転などのためのアフイ
ン変換、また、各データから一定量を加減算する
写真製版等で行われるいわゆるドツトエツチン
グ、あるいは、画像合成などの演算処理を行うも
のである。

画像処理装置３は、ホストコンピユータ２とイ
ンターフエイス５を介して接続してある。６は、
データバスであり、このデータバス６との間で、
独立してデータの授受が行えるように、前記各演
算モジユール４₁，４₂，４₃…に接続されるとと
もに、各モジユール４₁，４₂，４₃…の具体的な
動作指令を与えるための、マイクロコンピユータ
７を接続してある。以降、マイクロコンピユータ
を用いるのが有利であるため、それを用いた例に
ついて記述する。

８は、タイミング発生回路であり、マイクロコ
ンピユータ７に接続されるとともに、各演算モジ
ユール４₁，４₂，４₃…へ、複数のタイミングパ
ルスを供給するタイミングバス９に接続してあ
る。マイクロコンピユータ７は、各演算モジユー
ル４₁，４₂，４₃…へ、画像データ入力ゲート及
び画像データ出力ゲートを開くタイミングに関す
るタイミング設定値をプリセツトするために、μ
−CPUバス１０に接続してある。

このように構成された画像処理装置３は、ま
ず、ホストコンピユータ２から演算順序に関する
データ等が転送され、マイクロコンピユータ７に
割り込みがかかり、どのタイミングパルスを用い
て、どの演算モジユールから、どの演算モジユー
ルに、データバス６を介して画像データを転送す
るかが決定され、それにしたがつて、各演算モジ
ユール４₁，４₂，４₃…へ、タイミング設定値が
プリセツトされる。

一方、デイスクメモリ１に収納されている画像
データは、インタフエイス５を介してデータバス
６に送られ、各演算モジユール４₁，４₂，４₃…
へのデータのとり込みや、演算処理を施した後の
データバス６上へのデータ出力が、各演算モジユ
ールのタイミング設定値に応じたタイミングパル
スに同期して行なわれる。

次に、タイミング設定値のプリセツトについて
説明する。

本発明は、データバス６上にて、バスサイクル
を、１つのバスサイクル内で時分割する複数のタ
イミングパルスを用いて、データの入力及び出力
を行うことを基本としており、プリセツトは、ど
のタイミングパルスを用いるかを、各演算モジユ
ールごとに設定するものである。

具体例として、４つの演算モジユールの演算順
序が、M₁，M₂，M₃，M₄と設定されている場合
について、第５図に示すタイムチヤートを用いて
説明する。

基本バスサイクルＴを４分割した４つのタイミ
ングパルスP₁，P₂，P₃，P₄をタイミング発生回
路８から発生させ、タイミングパルスP₁はM₁入
力に、タイミングパルスP₂はM₃出力とM₄入力と
に、タイミングパルスP₃はM₂出力とM₃入力と
に、タイミングパルスP₄はM₁出力とM₂入力と
に、それぞれ割当てられる。なお、この割り当て
は、演算モジユールの演算順序に応じて決定され
る。また、演算モジユールM₄は出力せず、たと
えばバツフアメモリのような処理されたデータを
次々に入力して、M₄内に収納するものである。

また、タイミング発生回路８では、マイクロコ
ンピユータ７の命令に基づいて、複数のタイミン
グパルスP₁，P₂，P₃，P₄とともに、初期状態を
制御するマスク用パルスPM₂，PM₃，PM₄を発
生させる。このマスク用パルスPM₂〜PM₄は、
初めのデータを守るためのものであり、使用する
データ列の初めの部分を捨てれば、特に必要はな
い。

すなわち、図においては、スタートパルスPs
によつてP₁〜P₄が出力され、その時点で、デー
タバス６にのつているインタフエイス５上からの
データが、タイミングパルスP₁の第１クロツク
で演算モジユール４₁にとり込まれで演算処理さ
れ、P₄の第１クロツクで、演算モジユール４₂へ
渡される。

P₂の第２クロツクでは、演算モジユール４₁は、
次の新しい画像データをとり込んで演算処理す
る。

こうして、基本バスサイクルＴに対して、時分
割的に発生するタイミングパルスP₁〜P₄に対し
て、P₁はM₁入力に、P₂はM₃出力とM₄入力とに、
P₃はM₂出力とM₃入力とに、P₄はM₁出力とM₂入
力とに割り当てられ、演算は、3/4Ｔ時間で行わ
れる。

すなわち、演算モジユール数をｎ、分割された
タイミングパルス信号の出力時間をｔとすると、
（ｎ−１）ｔ時間が最大演算処理時間となる。こ
のとき、最後の演算モジユールは、出力を伴わな
いものである。また、このとき、バスサイクルＴ
はｎ・ｔ時間となる。

第５図と上記より明らかなように、この実施例
では、演算処理を行うモジユールがM₁〜M₃であ
り、その合計時間（４−１）×3t＝9t時間後にM₄
に到達し、合計（９＋１）ｔ時間後、（2.5T時
間）にM₄にとり入れられる。

第５図のPM₂，PM₃，PM₄は、演算モジユー
ルにそれぞれM₂，M₃，M₄の画像データ入力を
禁止するマスクである。M₂はP₄とPM₂のアンド、
M₃はP₃とPM₃のアンド、M₄はP₂とPM₄のアンド
によつて出力される。

各演算モジユールがデータを入出力するのは、
第５図のとおりである。

第６図は、それぞれ同一の構成で設けてある演
算モジユール４₁，４₂，４₃…の一例を示すもの
である。

データバス６は、入力ゲート１１、入力ラツチ
１２を介して、演算回路１３に接続され、画像デ
ータが入力されるようにしてある。演算回路１３
は、出力ラツチ１４、出力ゲート１５を介して、
データバス６に処理された画像データを出力する
ようにしてある。

μ−CPUバス１０は、入力側のプリセツトラ
ツチ回路１６、出力側のプリセツトラツチ回路１
７に接続してある。各演算モジユール４₁，４₂，
４₃…が、複数のタイミングパルスの中、どのタ
イミングパルスを使用して画像データを入力する
のか、また、どのタイミングパルスを使用して画
像データを出力するのかに関する。それぞれのプ
リセツト設定値を、各演算モジユールの入力側の
プリセツトラツチ回路１６と出力側プリセツトラ
ツチ回路１７とに、μ−CPUバス１０を介して
出力する。

なお、このプリセツト設定値は、ホストコンピ
ユータ２に接続されているキーボード等により入
力される複数の演算モジユールの演算順序にした
がつて、マイクロコンピユータ７により決定され
る。

プリセツトラツチ回路１６は、デコーダ１８に
接続してあり、デコーダ１８のデコード出力端
は、ゲート回路１９の各アンドゲート１９₁，１
９₂，１９₃，１９₄の入力端に接続してある。ア
ンドゲート１９₁，１９₂，１９₃，１９₄の各出力
端は、いずれもオアゲート１９₅の入力端に接続
してあり、オアゲート１９₅の出力端は、ゲート
回路１９の出力として、前記入力ゲート１１及び
入力ラツチ１２に接続してある。

タイミングバス９は、タイミングパルスP₁，
P₂，P₃，P₄を供給するバスライン９₁，９₂，９₃，
９₄と、マスク用パルスPM₂，PM₃，PM₄を供給
するバスライン９₅，９₆，９₇とから構成してあ
る。

バスライン９₁はアンドゲート１９₁に、バスラ
イン９₂，９₇はアンドゲート１９₂に、バスライ
ン９₃，９₆はアンドゲート１９₃に、バスライン
９₄，９₅はアンドゲート１９₄に、それぞれ接続
してあり、デコーダ出力がゲート回路１９でタイ
ミング制御される。

出力側のプリセツトラツチ回路１７も、入力側
のものと同様に、デコーダ２０を介してゲート回
路２１に接続してあり、かつゲート回路２１に
は、タイミングバス９の各バスラインから、タイ
ミングパルスP₁，P₂，P₃，P₄、マスク用パルス
PM₂，PM₃，PM₄が供給されている。

一例として、マイクロコンピユータ７からの入
力側プリセツト回路１６へのプリセツト値が00で
あつたとすると、デコーダ１８は0001の４ビツト
にデコードする。この４ビツトは、直接１９₁〜
１９₄のゲート入力となり、１９₁のみがインさ
れ、結果として、入力ゲート１１とラツチ１２
は、タイミングバス９₁に同期して行われる。

なお、ゲート回路２１は、入力側のゲート回路
１９と同一の構成であり、詳細は省略する。

このように、演算モジユール４₁，４₂，４₃…
を構成した場合、たとえば、プリセツトラツチ回
路１６，１７において、タイミングパルスP₁で
画像データを入力し、タイミングパルスP₄で出
力するようにセツトすると、スタートパルスPs
がタイミング発生回路８に与えられて、各パルス
P₁，P₂，P₃，P₄が発生し、ゲート回路１９の出
力は、パルスP₁の第１クロツクでＨ（高）レベル
となり、データバス６から入力ラツチ１２へ画像
データが入力する。

その後、演算回路１３では、所定の演算手順で
データ処理されて、出力ラツチ１４に転送され
る。

演算回路１３での演算時間は、最大（3t）であ
り、初期状態からは、ゲート回路２１にマスク用
パルスPM₂がＨレベルで供給されたとき、はじ
めてタイミングパルスP₄がゲートを開けて、デ
コーダ２０の出力により、出力ラツチ１４から出
力ゲート１５を経て、データバス６へ画像データ
を出力する。

次の状態からは、PMは関係なく、Pxによつて
のみ動作する。

すなわち、プリセツトラツチ回路１６，１７
に、μ−CPUバス１０から、あらかじめそれぞ
れのタイミング設定値を入力しておくことによ
り、各演算モジユール４₁，４₂，４₃…は、任意
の順序で画像データを処理することができる。

この場合、基本クロツクの１サイクルを、何個
のタイミングパルスP₁，P₂…によつて分割する
かは、画像データを処理するための必要な演算モ
ジユールの数に応じて決定すればよい。

タイミング発生回路８は、たとえばプログラム
ブルカウンタなどによつて、タイミングパルスを
任意に分割し得る。

また、演算モジユール４₁，４₂，４₃…に画像
データを最初に入力するため、デイスクメモリ１
あるいはホストコンピユータ２から転送すると
き、あるいは、演算処理された画像データを、再
度デイスクメモリ１へ収納するときなど、基本ク
ロツクのスピードに同期しない場合は、インタフ
エイス５のタイミングで、タイミング発生回路８
のクロツクを止めればよい。

第７図は、本発明の他の実施例で、タイミング
バスを２本にする方法を示すものである。

第７図において、演算モジユール（一点鎖線で
囲んである）は、データバス６、μ−CPUバス
１０とともに、２本のタイミングバス２２，２３
に接続してある。

演算モジユールは、次のような回路により構成
してある。すなわち、２４はプリセツトラツチ回
路、２５は入力側ｎ進カウンタ、２６は出力側ｎ
進カウンタ、２７，２８はデコーダ、２９は入力
ラツチ、３０は演算回路、３１は出力ラツチ、３
２は出力ゲートである。

この実施例では、タイミングバス２２，２３は
簡単化して、それぞれに第８図に示すクロツク
CK₁，CK₂を供給して、それぞれの演算モジユー
ル内で、データ入力／出力信号を作るようにして
ある。

プリセツトラツチ回路２４には、予めマイクロ
コンピユータ７から、μ−CPUバス１０を介し
て、時分割サイクル数ｎ−１、入力タイミング信
号kin、出力タイミング信号koutがセツトされて
おり、ｎ−１及びkinが入力側ｎ進カウンタ２５
へ、ｎ−１及びkoutが出力側ｎ進カウンタ２６
へ、それぞれ供給されるようにしてある。

第８図は、ｎ＝４、kin＝３、kout＝２とした
ときのタイミングチヤートである。

次に、入力用ｎ進カウンタ２５について説明す
る。

第９図は、入力用ｎ進カウンタ２５を、シンク
ロナスカウンタ３３及び一致回路３４で構成した
例を示す図である。

CK₂２３が「Ｈ」のとき、CK₁２２の立上り
で、カウンタ３３にkinがロードされる。kinは、
カウンタ３３の計数値（出力）となる。次のCK₁
２２の立上りで、カウンタ３３は計数値を１増や
す。このようにして、カウンタ３３は、CK₁２２
の立上りごとに、計数値を１増やす動作をする。

一致回路３４には、カウンタ３３の出力が入力
されており、もう一方の入力には、（ｎ−１）が
入力される。カウンタ３３の計数値と、（ｎ−１）
が一致すると、一致回路３４は「Ｈ」となり、カ
ウンタ３３のクリア端子に入力される。次に、カ
ウンタ３３にCK₁２２の立上りが入ると、カウン
タ３３は出力値を零とする。

このようにして、カウンタ３３はCK₁２２の立
上りで動作し、出力値は、０、１、２…、ｎ−１
となつて、ｎ進カウンタとして動作する。

デコーダ２７は、入力用ｎ進カウンタ２５の出
力を受けて、Cin０，Cin１，〜と順に、第８図
に示すように出力する。

Cin０は、データバス６からデータを、その立
上り部で入力ラツチ回路２９へラツチする。

Cin１，Cin２は、演算回路３０で用いる内部
タイミングであり、演算の内容によつては必要と
しない場合がある。演算回路３０では、入力ラツ
チ２９へデータがラツチされると同時に、演算を
開始し、Cin ｎ−２までに演算を終了し、Cin
ｎ−１の立上り部で、出力ラツチ３１に結果をラ
ツチする。

出力用ｎ進カウンタ２６は、入力用ｎ進カウン
タ２５と同様に構成してあり、前記同様にプリセ
ツトされる。この場合、出力においては、単に出
力バツフア３２がオンになるタイミングを与えれ
ばよく、デコーダ２８は、出力用ｎ進カウンタ２
６の出力が０になつたときのみを、デコードし、
Cout０として３２をオンする。

ｎ進カウンタ２５，２６を用いる理由は、演算
によつては長いものも短いものもあり、その時の
必要とする演算群の中で、一番長いものにｎを合
わせることにより、総演算時間の短縮のために、
ｎの設定が行われるからである。演算の短いもの
は、出力ラツチ３１は、Cin ｎ−ｍで演算結果
を保持し、Cout０が発生する時に、データバス
に出力するが、なおも保持を持続する（次の
Cinn−ｍまで、保持を続ける）。

このようにして、時分割な入力、出力処理を実
行する。

第１０図は、演算モジユール４₁，４₂，４₃…
の接続数が多い場合のバス拡張方法の一例を示し
ている。

演算モジユール４₁，４₂，４₃…を、１本のデ
ータバスライン６に対して多数接続した場合、出
力ゲートのバツフア能力が、接続されている全負
荷を駆動し得なくなる。すなわち、フアンアウト
が素子の能力を超えた場合でも、特定の演算モジ
ユール４ｎを、単にラツチ回路として、バスライ
ン６₁からのデータをバスライン６₂へ転送させる
ようにすれば、同一のタイミングをもつて、演算
モジユールをさらに増設することが可能である。

以上、記述したように、本発明によれば、画像
演算処理方法において、画像データの処理の性格
に応じて、複数の演算モジユールの演算を任意に
設定することができ、かつ、通常のTTL方式の
演算スピードの範囲内で、多様な画像処理を行う
ことができる。

たとえば、印刷製版工程で用いられるレイアウ
トスキヤナなどで、カラーモニタ表示を行いなが
ら、画像処理をするときに要求される処理速度
を、各演算モジユールをパイプライン的に接続す
ることによつて実現することができ、また、デー
タバスが１つですむから、配線等が容易で、構成
も簡単になる。

しかも、演算モジユールの数が増えても、配線
を増設する必要がなく、とりわけ、演算モジユー
ルが多数あるレイアウトスキヤナなどでは、画像
処理機能を高めることができる。

【図面の簡単な説明】

第１図ないし第３図は、従来の画像処理装置を
示すもので、第１図は、パイプライン方式の画像
処理装置を示すブロツク図、第２図は、リングバ
ス方式の画像処理装置を示すブロツク図、第３図
は、リングバス方式における演算モジユールのデ
ータ転送のタイミングを示す図、第４図ないし第
１０図は、本発明を実施するための画像処理装置
を示すもので、第４図は、メモリデイスク、ホス
トコンピユータと接続された画像処理装置の一実
施例を示すブロツク構成図、第５図は、同実施例
のバスサイクルの一例を示すタイミング図、第６
図は、同実施例の演算モジユールの一例を示すブ
ロツク図、第７図は、同実施例においてタイミン
グバスを２本にしたときの演算モジユールの一例
を示すブロツク図、第８図は、第７図示の方式に
おけるバスサイクルの一例を示すタイミング図、
第９図は、ｎ進カウンタの動作を説明する例図、
第１０図は、データバスラインを増設する方法を
示すブロツク図、である。１……デイスクメモリ、２……ホストコンピユ
ータ、３……画像処理装置、４₁，４₂，４₃……
演算モジユール、５……インタフエイス、６……
データバス、７……マイクロコンピユータ、８…
…タイミング発生回路、９……タイミングバス、
１０……μ−CPUバス、１１……入力ゲート、
１２……入力ラツチ、１３……演算回路、１４…
…出力ラツチ、１５……出力ゲート、１６……入
力側のプリセツトラツチ回路、１７……出力側の
プリセツトラツチ回路、１８……デコーダ、１９
……ゲート回路、２０……デコーダ、２１……ゲ
ート回路、２２，２３……タイミングバス、２４
……プリセツトラツチ回路、２５……入力側ｎ進
カウンタ、２６……出力側ｎ進カウンタ、２７，
２８……デコーダ、２９……入力ラツチ、３０…
…演算回路、３１……出力ラツチ、３２……出力
ゲート。

Claims

【特許請求の範囲】１複数の演算モジユール間の画像データの転送
を、共通のデータバスラインを介して行い、上記
共通のデータバスラインから画像データが入力さ
れた演算モジユールで、その画像データを演算処
理し、その演算処理後の画像データを上記共通の
データバスラインを介して、別の演算モジユール
に転送することにより、画像データを、順次、複
数の演算モジユールで演算処理する画像演算処理
方法において、上記複数の演算モジユールの演算順序をあらか
じめプリセツトラツチ回路に設定し、複数の期間に時分割するための入出力タイミン
グ信号を各演算モジユールに出力し、設定された演算順序にしたがつて、各期間ごと
に、画像データの転送元及び転送先の演算モジユ
ールを判別し、その判別結果に基づいて、各演算モジユールご
とに、画像データを共通のデータバスラインから
入力するための入力ゲートを開く期間を示す入力
タイミングと、画像データを共通のデータバスラ
インに出力するための出力ゲートを開く出力タイ
ミングとを設定し、各演算モジユールは、入出力タイミング信号に
基づいて分割される各期間のうち、入力タイミン
グに応じた期間を選択して、その期間中入力ゲー
トを開き、また、入出力タイミング信号に基づい
て分割される期間のうち、出力タイミング信号に
応じた期間を選択して、その期間中出力ゲートを
開くように制御し、各期間ごとに、共通のデータバスラインを介し
て、出力ゲートが開かれた演算モジユールから、
入力ゲートが開かれた演算モジユールへ、画像デ
ータを転送し、各期間ごとに、画像データの転送元及び転送先
の演算モジユールを切り替えることにより、設定
された演算順序どおりに、各演算モジユールにお
いてそれぞれ異なるデータを並列処理することが
可能な画像データの演算処理を行う画像演算処理
方法。