JPS62126478A

JPS62126478A - イメ−ジプロセツサ

Info

Publication number: JPS62126478A
Application number: JP60264932A
Authority: JP
Inventors: Eru Teiiru Jiefuriii; ジエフリイー・エル・テイール; Etsuchi Hojikisu Dagurasu; ダグラス・エツチ・ホジキス; Hisanori Tobara; 都原　久典
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-11-27
Filing date: 1985-11-27
Publication date: 1987-06-08
Also published as: US4887211A; EP0225166A3; EP0225166B1; DE3685728D1; EP0225166A2; DE3685728T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は、例えばＸ線ＣＴ装置の画像再構成処理装置な
どに使用されるイメージプロセッサに関する。

［従来技術の背景とその問題点］従来のＸ線ＣＴ装置の画像再構成処理装置は例えば米国
特許第４，１３５，２４７号に開示されている。

すなわちＸ線ＣＴ装置においてはＸ線ファンビームを被
検体のスライスに向けて曝射するＸ線源を被検体の回り
に回転させる。一方、被検体を透過したＸ線ファンビー
ムはＸ線源と対向し、Ｘ線源の回転と同期して被検体の
回りを回転するＸ線検出器もしくは、少なくとも１８０
°＋フアンビームの角度分被検体を取り囲むように固定
配置された円弧状のＸ線検出器で検出される。

この検出器はそれぞれ入射したＸ線の強度に応じた電流
を出力する複数のディスクリートな検出素子で溝成され
ている。そしてこのＸ線検出器は、Ｘ線源の所定回転角
度ごとに曝射されるＸ線ファンビームからそのＸ線源の
回転角度における被検体のスライスの一次元のＸ線強度
分布を表わすプロジェクションデータを発生する。

このプロジェクションデータはＬＯＧ変換やＡ／Ｄ変換
された後、画像再構成装置の初段であるコレクタに供給
される。コレクタは、例えば各検出素子ごとの感度のバ
ラつきを補正するために予め水などの既知のファントム
で得られた校正用データで、Ｘ線検出器からのプロジェ
クションデータを校正し、その校正されたプロジェクシ
ョンデータをコンボルバに供給する。コンボルバは、再
構成した画像がボケないようにするために各プロジェク
ションデータと所定のフィルタ関数とのコンボリューシ
ョン演算を実行する。コンボリューションされたプロジ
ェクションデータはパックプロジェクタに供給される。

パックプロジェクタは被検体のスライスに対応するイメ
ージメモリを備え、コンボリューションされたプロジェ
クションデータを、それが得られたＸ線源の回転角度に
対応させてバックプロジェクトし、イメージメモリに蓄
積する。この処理を例えば３６０°分のプロジェクショ
ンデータについて実行することによって、スキャンされ
たスライスの画像がイメージメモリに再構成される。

このような処理は、従来コレクタ、コンボルバ。

パックプロジェクタのような分離されたハードウェアユ
ニットを並ベパイプラインプロセスで高速に実行されて
いる。しかしこれらのハードウェアユニットは、その機
能を専用にしか果゛たせないため、例えばこのハードウ
ェアユニットを利用して画像の重ね合せや拡大などの画
像処理を行なうことは不可能である。またコレクタ、コ
ンボルバ。

パックプロジェクタの順にしかデータが流Ｖないのでコ
レクタ、コンボルバの中途の出力を取り出すことができ
ないのでコンボルバなどの中途のユニットの機能チェッ
クができないという問題点がある。

［発明の目的］本発明の目的は独立に演算機能を持ち、かつ独立にパイ
プライン動作する構造にした演算モジュール間を、プロ
グラムにより任意に接続することができる可変パイプラ
インのイメージプロセッサを提供することである。

本発明の他の目的は各演算モジュールをホストプロセッ
サと接続することにより各モジュールのハードウェアの
機能チェックをできるようにしたイメージプロセッサを
提供することである。

本発明の目的はさらに、アドレス及びコネクションバス
に並列にモジュールを追加することにより演算モジュー
ルの拡張が行なえ、かつ並列処理が行なえるイメージプ
ロセッサを提供することである。

本発明の他の目的はさらに、メモリ、演算処理。

メモリのデータ転送にて一つの処理が終了するようにメ
モリとメモリの間に演算処理を行なうモジュールを配置
し、転送のロスを最少にしたイメージプロセッサを提供
することである。

［発明の概要１この目的を達成するために本発明は、メモリバスと、こ
のメモリバスから供給されるデータを蓄積し、少なくと
も２つの入力端子と１つの出力端子と入出力インクフエ
゛−スとを備えたキャシュメモリと、少なくとも２つの
入力端子と１つの出力端子と入出力インタフェースとを
備え、異なる処理を同じ時間で行なう複数のボードと、
前記キャシュメモリ及びボードを接続するアドレスバス
と、このアドレスバスを介して前記キャシュメモリ及び
ボードのシーケンスを制御するシーケンスと、このシー
ケンサの命令により前記キャシュメモリ及びボードの前
記入出力端子を所定のモジュールに接続するコネクショ
ンバスと、前記キャシュメモリ及びボードの前記入出力
インタフェースを接続するコントロールバスと、このコ
ントロールバスを介して前記キャシュメモリ及びボード
を制御するホストプロセッサとを具漏したことを特徴と
するものである。

［発明の実施例コ以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明に係るＸ線ＣＴスキャナのブロック図であ
る。ガントリ１には図示しないＸ線源と検出器が設けで
ある。Ｘ線源はパルスもしくは連続のＸ線ファンビーム
を曝射しながら被検体の回りを回転する。検出器は被検
体を囲むように円周上に配列した多数の検出素子を備え
、被検体を透過したＸ線）１ンビームを検出する。各検
出素子はそれに入射したＸ線強度に比例した電流を発生
する。このように１回のＸ線ファンビームの曝射もしく
はＸ線ファンビームによる検出素子からの電流のサンプ
リングにより、そのＸ線ファンビームの曝射角度におけ
る被検体の一次元のＸ線強度分布を表わすプロジェクシ
ョンデータが１９られる。このプロジェクションデータ
はデータ収集部２に供給される。

データ収集部２はガントリ１の検出器から供給されたア
ナログのプロジェクションデータをデジタル信号にＡ／
Ｄ変換し、対数増幅した後メモリバス９を介してメイン
メモリ３に供給される。このメモリバス９にはメインメ
モリ３の他にイメージプロセッサ４１表示部５及びディ
スク６が接続されている。メインメモリ３は数プロジェ
クションデータが蓄積されるとディスク６へ供給する。

ディスク６は例えば本件出願人と同一出願人が出願した
特願昭５９−２４８２９０号のように構成され、各プロ
ジェクションデータを蓄積される。イメージプロセッサ
４はディスク６に蓄積されたプロジェクションデータを
メインメモリ３を介して受は取り、画像を再構成するた
めの処理を行な・）。すなわちイメージプロセッサ４は
１列えば６４プロジエクシヨンデータごとに時分割でコ
レクタ、コンボルバ及びバックプロジェクタの機能を有
するプロセッナに変化する。また、さらにこのイメージ
プロセッサ４は再構成された画像の拡大や重ね合せなど
の処理も行なうプロセツナにもなる。表示部５は再構成
された画像を直接もしくはメインメモリ３を介してイメ
ージプセツサ４から受は取り、可視像として表示する。

ガントリ１．データ収集部２．メインメモリ３゜イメー
ジプロセッサ４及びホストプロセッサ７はコントロール
バス８で接続されている。そしてガントリ１．データ収
集部２．メインメモリ３．イメージプロセッサ４はこの
ホストプロセッサ７からイ共給される命令で制御される
。

イメージプロセッサ４は第２図のブロック図に示される
ようにキャシュメモリ２０やスクラッヂバドメモリ２５
＃１．＃２のメモリボードと乗算を行なうマルチプライ
ヤ２１＃１．＃２や加減算及び′論理演算を１テなうＡ
ＬＵ（△ｒｉｔｈｍｅｔｉｃ　Ｌ　０−ｇｌｃ　ｔＪｎ
ｉｔ　）　２３＃　１　、　＃２の演算ボードと各ボー
ドのシーケンスを制御するシーケンサ２７とを含んでい
る。各ボードはコントロールバス８を介してホストプロ
セッサ７と接続されている。またメモリホード及び演算
ボードはアドレスバス２９を介してシーケンサ２７と接
続されている。また）夷算ボード及びメモリボードはス
ペシャルコネクションバス２８で接続されている。

キャシュメモリ２ｏはメモリバス９と接続され、メモリ
バスを介してメインメモリ３などの他のユニットとデー
タのやりとりを行なう。またキャシュメモリ２０はスペ
シャルコネクションバス２８を介して他のボードとデー
タのやりとりを行なう。

マルチプライヤ２１＃１．＃２はスペシャルコネクショ
ンバス２８を介して２つのデータを受けとりその乗算を
実行し、ｍ度スペシャルコネクションバスを介して他の
ボードへ供給する。ＡＬＵ２３＃１．＃２はスペシャル
コネクションバスから２つのデータを受は取り、それら
の加減算もしくは論理積、−理和、排他的論理和などの
論理、１；ｉ算を行ないその結果をスペシャルコネクシ
ョンバス２８を介して他のボードに供給する。スクラッ
ヂパドメモリ２５＃１．＃２はスペシャルコネクション
バス２８から供給されるデータを同じくバス２８から供
給されるアドレスに書き込む。また、スペシャルコネク
ションバス２８から供給されるアドレスに書き込まれた
データをバス２８を介して伯のボードへ供給する。シー
ケンサ２７は各ボードを制御する命令をアドレスバス２
９を介して各ボードに供給する。スペシャルコネクショ
ンバス２８はシーケンサ２７の命令により任意のボード
とボードを接続する。各ボードはほぼ同じシーケンスで
動作する。

第３図はマルチプライヤ２１＃２のブロック図である。

スペシャルコネクションバス２８は各ボードと接続され
たバスラインで構成されている。

この１スペシヤルコネクシヨンバス２８のバスラインは
マルチプレクサ３１．３２に接続されている。また、レ
ジスタ３８．３９とマルチプレクサ３１．３２は接続さ
れている。マルチプレクサ３１及び３２はレジスタ３４
から供給される命令に応じてこれらバスライン及びレジ
スタ３８．３９の入力の内、一つをそれぞれ選択し、そ
の入力を例えばＸ、Ｙをマルチプライヤ３３及びマルチ
プレクサ３６にそれぞれ供給する。マルチプライヤ３３
はマルチプレクサ３１及び３３がら供給される入力Ｘ、
Ｙを乗算し、その乗弊結果Ｚ　＜＝Ｘ＊Ｙ）をマルチプ
レクサ３６及びスペシャルコネクションバス２８のマル
チプライヤ＃２のバスラインへ供給する。命令をマイク
ロプログラムの形で記憶したコントロールストア３５は
アドレスバス２９と接続され、シーケンサ２７から供給
されるアドレスに対応する命令をレジスタ３４に供給す
る。レジスタ３４に供給された命令はマルチプレクサ３
１．３２及び３６．マルチプライヤ３３に供給される。

ホストインタフェース３７はコントロールバス８を介し
てホストプロセッサ７と接続されている。ホストプロセ
ッサはホストインタフェースを介してアドレッシングし
、制御命令をコントロールストア３５に蓄積する。コン
トロールストア３５のこのアドレスに蓄積されている重
金がレジスタ３４を介してマルチプレクサ３６に供給さ
れる。マルチプレクサ３６はこの命令に応じて入力ｘ、
ｙ、ｚのうちの１つのデータを選択し、ホストインタフ
ェース３７へ供給する。ホストインタフェース３７はマ
ルチプレクサ３６で選択されたデータをコントロールバ
ス８を介してホストプロセッサ７へ供給する。またホス
トインタフェース３７はレジスタ３８．３９にホストプ
ロセッサ７から供給されるデータを供給する。

マルチプライヤ２１＃１もマルチプライヤ＃２と同様の
構成になっている。

ＡＬＵ２３＃２は第４図のブロック図に示されるように
１つのボードに同じ構成のＡＬＩＪ演算部４１＃１．＃
２を備えている。例えばＡＬＵ演算部４１＃１はスペシ
ャルコネクションバス２８の各バスライン及びレジスタ
４９１．４９２と接続されるマルチプレクサ４２．４３
を備えている。

マルチプレクサ４２及び４３はレジスタ４５から供給さ
れる命令により、各バスライン及びレジスタ４９１，４
９２’の入力の内１つを選択し、△しＵ　４．４に供給
する。ＡＬＵ４４はマルチプレクサ４２．４３が選択し
た入力Ａ、Ｂの論理積、論理和、排他的論理和などの論
理演算及び加減算を実行し、その演算結果Ｃをマルチプ
レクサ４８及びスペシャルコネクションバス２８のＡＬ
Ｕ＃２のバスラインに供給される。マイクロプログラム
を蓄積したコントロールストア４６はアドレスバス２つ
と接続され、シーケンサ２７から供給されるアドレスの
命令をレジスタ４５に供給する。レジスタ４５はマルチ
プレクサ４２．４３．４８及びＡＬＵ４４にこの命令を
供給する。ホストインタフェース４７はコン］−ロール
バス８と接続され、ホストプロセッサ７からのアドレス
をコン１〜ロールストア４６へ供給する。また、コント
ロールストア４６からの命令によりマルチプレクサ４８
が選択したデータをコントロールバス８を介して・ｊ（
ストプロセッサ７へ供給する。さらにインタフェース４
７は、ホストプロセッサ７からのデータをレジスタ４９
１，４９２に供給する。

ＡＬＵ演算部４１＃２もＡＬＩＪ演弾部４１＃１と同じ
構成になっている。ただし、ＡＬＵ演陣部４１＃１．＃
２のバスラインは独立したものを使用してもよい。また
、ＡＬＵ２３＃１もＡＬＵ２３＃２と同じ構成になって
いる。

スクラッチバドメモリ２５＃２は第５図のブロック図に
示されるようにマルチプレクサ５１．５２を備えている
。マルチプレクサ５１．５２はスペシャルコネクション
バス２Ｂのバスライン及びレジスタ５９４．５９５と接
続され、レジスタ５５を介してコントロールストア５６
から供給される命令に応じて１つの入力を選択する。マ
ルチプレクサ５１は選択された入力から供給されるデー
タをスクラッチパドメモリ５４及びマルチプレクサ５８
に供給する。マルチプレクサ５２は選択された入力から
供給されるアドレスをマルチプレクサ５３を介してスク
ラッチパドメモリ５４及びマルチプレクサ５８に供給す
る。スクラッチパドメモリ５４はマルチプレクサ５２が
選択した入力から供給されるアドレスにマルチプレクサ
５１が選択した入力から供給されるデータを記憶する。

または、マルチプレクサ５２によって選択された入力か
ら供給されるアドレスに蓄積されたデータをスクラッチ
パドメモリ＃２のバスラインへ供給する。

スクラッチパドメモリ５４のアドレスはマルチプレクサ
５３が選択したバスラインから供給されるだけでなくス
クラッチパドメモリ２５＃２内でも発生される。すなわ
ち、コントロールバス８と接続されたホストインタフェ
ース５７を介してボストプロセッナ７からアドレスの初
期値と増加分がレジスタ５９１．５９２に蓄えられる。

ＡＬＵ５９３はこの初期値から始まるアドレスに順次増
加分を加算したアドレスをマルチプレクサ５３及びレジ
スタ５９１．５９２に供給される。

ヤルチブレクサ５３はコントロールストア５６から供給
される命令に応じてマルチプレクリ−５２もしくはＡＬ
［Ｊ５９３から供給されるアドレスを選択する。

コントロールス１−７５６はマイクロプログラムを蓄積
し、アドレスバス２９から供給されるアドレスに対応す
る命令をレジスタ５５を介してマルチプレクサ５１，５
２，５３，５８．スクラッチパドメモリ５４．ＡＬＵ５
９３．レジスタ５９１゜５９２に供給する。ホストイン
タフェース５７はホストプロセッサ７から供給される要
求をコントロールストアを介してマルチプレクサへＯ（
給し、マルチプレクサ５１．５２もしくはスクラッチパ
ドメモリ５４の出力をホストプロセッサ７へ供給する。

キャシュメモリ２０は第６図のブロック図に示すように
メモリバス７及びスペシャルコネクションバス２８と接
続されている。スペシャルコネクションバス２８の各バ
スライン及びレジスタ６９３．６９４と接続されたマル
チプレクサ６１，６２はコントロールストア６８１から
供給される命令によって１つの入力を選択する。データ
バス用のマルチプレクサ６１の出力はマルチプレクサ６
５１．６５３，６８４に供給される。アドレスバス用の
マルチプレクサ６２の出力はマルチプレクサ６３を介し
てマルチプレクサ６５２，６５４゜６８４に供給される
。メモリバス７と接続されたキレシュメモリインタフェ
ース６４のデータラインはマルチプレクサ６５１，６５
３．６８４とまたアドレスラインはマルチプレクサ６５
２，６５４．６８４と接続されている。マルチプレクサ
６５１．６５２の出力は例１ば６４ビツト長のワードを
蓄積するメモリバンク６６＃ｏとまたマルチプレクサ６
５３，６５４の出力はメモリバンク６６＃Ｏと同じサイ
ズのメモリバンク６６＃１と接続されている。バンクメ
モリ６６＃Ｏ，＃１の出力はマルチプレクサ６７１．６
７２に入力される。

マルチプレクサ６７１の出力はキャシュメモリインタフ
ェース６４及びマルチプレクサ６８４に接続されている
。またマルチプレクサ６７２の出力はレジスタ６７３及
びマルチプレクサ６８４と接続されている。レジスタ６
７３の上位３２ピッ１−と下位３２ビツトはそれぞれ別
のキャシュメモリバスラインと接続されている。すなわ
ち１回のアクセスで異なる３２ビツトのデータを異なる
ボードに供給できる。

マルチプレクサ６５１，６５２，６５３，６５４及びマ
ルチプレクサ６７１，６７２はバンクメモリ６６＃Ｏ，
＃１の一方をキャシュメモリインタフェース６４と、ま
た他方をスペシャルコネクションバス２８と接続する。

例えばメモリバンク６６＃０はインタフェース６４がら
供給されるアドレスに同じくそれから供給されるデータ
をストアする。また、インタフェース６４から供給され
るアドレスにストアされたデータをインタフェース６４
に供給する。その間メモリバンク６６＃１は、マルチプ
レクサ６１が選択した入力から供給されるデータをマル
チプレクサ６２が選択した入力から供給されるアドレス
にストアする。またマルチプレクサ６２が選択した入力
から供給されるアドレスに蓄積されたデータをマルチプ
レクサ６７２を介してキャシュメモリのバスライン及び
マルチプレクサ６８４へ供給する。このバンクメモリ６
６＃Ｏ，＃１の切り換えはコントロールストア６８１か
ら各マルチプレクサに供給される命令で実行される。

メモリバンク６６＃Ｏ，＃１をアクセスするアドレスは
スペシャルコネクションバス２８及びレジスタ６９４か
ら供給される他にキャシュメモリ２０の内部でも発生さ
れる。そのアドレスの初期値及び増加分はホストプロセ
ッサ７がらコントロールバス８と接続されたホストイン
タフェース６８３を介してレジスタ６９５．６９６に一
旦スドアされる。ＡＬＵ６９７はこの初期値力目ろ開始
して毎回増加分を旧アドレスに加算し、更新されたアド
レスをマルチプレクサ６３及びレジスタ６９５．６９６
に供給する。マルチプレクサ６３はコントロールストア
６８１がらの命令に応じてマルチプレクサ６３もしくは
ＡＬＵ６９７の出力を選択し、マルチプレクサ６５４へ
供給する。

コントロールストア６８１は、マイクロプログラムを蓄
積し、アドレスバス２９がら供給されるアドレスにスト
アされた命令をレジスタ６８２を介して、各部へ供給す
る。ホストインタフェース６８３は、ホストプロセッサ
７がら供給される要求をコントロールストア６８１を介
してマルチプレクサ６８４に供給する。マルチプレクサ
６８４はこの命令に応じて各入力データもしくはアドレ
スの内１つを選択し、ポストインタフェース６８３に供
給する。ポストインタフェース６８３はこの選択された
データもしくはアドレスをホストプロセッサ７へ供給す
る。またさらにインタフェース６８３はホストプロセッ
サ７がら供給されるデータ及びアドレスをレジスタ６９
３．６９４に供給する。

これらのボードはシーケンサ２７の命令によりスペシャ
ルコネクションバスを介して任意のボードと接続される
。またシーケンサ２７から１サイクルの命令で、同じタ
イミングで１つの出力を出力する。すなわちどのように
ボードが接続されたとしてもシーケンサ２７からの１サ
イクル命令で動作を完了するタイミングは同じなので、
パイプラインプロセスが実行できる。

例えばコンボリューション演算のためのＦＦＴは第７図
のブロック図のように各ボードが接続される。すなわち
キャシュメモリ２０の出力の上位３２ピッ１−はスクラ
ッチパドメモリ２５＃１．＃２のアドレス側の入力とま
た下位３２ビツトの出力はマルチプライＡ７２１＃１．
＃２の入力Ｘと接続される。スクラッチパドメモリ２５
＃１．＃２の出力は、奇数サイクル時にはマルチプライ
ヤ２１＃１．＃２の入力Ｙとまた、偶数サイクル時には
ＡＬＵ２３＃１の第１演算部及びＡＬＵ２３＃２の第１
演算部の入力Ａとそれぞれ接続される。

マルチプライヤ２１＃１．＃２の出力は奇数ティクル時
には八ＬｔＪ２３＃１の第２演算部の入力８とＡＬＵ２
３＃２の第２演算部の入力Ｂとまた偶数ナイクルにはＡ
ＬＵ２３＃２の第２演算部の入力Ｂ及びＡＬＵ２３＃１
の第２演鋒部の入力△と接続される。ＡＬＵ２３＃１．
＃２の第２演算部の出力は偶数サイクル時にＡＬｔＪ２
３＃１．＃２の第１演算部の入力Ｂと接続される。ＡＬ
Ｕ＃１　。

＃２の第１演算部の出力はスクラッチバドメモリ２５＃
１．＃２のデータ側の入力と接続される。

このような構成でＦＦＴのためのバタフライ演算が実行
される。すなわちディスク６に一旦蓄積されたプロジェ
クションデータは６４プロジ工クシヨン分がメインメモ
リ３を介してキャシュメモリ２０に供給される。そして
３２プロジエクシヨンデータはスクラッチパドメモリ２
５＃１に、また別の３２プロジエクシヨンデータはスク
ラッチパドメモリ２５＃２にストアされる。次にキャシ
ュメモリ２０にはスクラッチパドメモリ２５＃１゜＃２
をアクセスする３２ビツトアドレスデータと３２ビツト
のサインもしくはコサインデータがそれぞれ上位下位３
２ビツトに蓄積される。そして内部のＡＬＵ６９３が発
生するアドレスでアクセスしたアドレスデータをスクラ
ッチパドメモリ２５＃１．＃２にまた、サインもしくは
コサインデータをマルチプライヤ２１＃１．＃２に供給
する。

スクラッチパドメモリ２５＃１はキャシュメモリ２０か
ら供給されるアドレスにストアされたプロジェクション
データを読み出し奇数サイクル時にはマルチプライヤ２
１＃１の入力Ｘにまた、偶数サイクル時にはＡＬＵ２３
＃１の第１演算部の入力Ａに供給する。同様にスクラッ
チバドメモリ２５＃２はキャシュメモリ２０から供給さ
れるアドレスにストアされたプロジェクションデータを
読み出し奇数ティクル時にはマルチプライヤ２１＃２の
入力Ｘにまた、偶数サイクル時にはＡＬＵ２３＃２の第
１演算部の入力Ｂに供給する。マルチプライヤ２１＃１
は奇数サイクル時にスクラッチパドメモリ２５＃１から
供給されたプロジェクションデータとキャシュメモリ２
０から供給されるナイン、コサイン値との乗算を行ない
、置数サイクル時にはコサイン値との乗算結果をＡＬＵ
２３＃１の第２演算部の入力Ｂに、また偶数サイクル時
にはサイン値との乗算結果をＡＬＵ＃２の第２演算部の
入力Ｂに供給する。同様にマルチプライヤ２１＃２は奇
数サイクル時にスクラッチパドメモリ２５＃２から供給
されたプロジェクションデータとキャシュメモリ２ｏか
ら供給されるサイン。

コサイン値との乗算を行ない、奇数サイクル時にはコサ
イン値との乗算結果をＡＬＵ２３＃２の第２演算部の入
力Ａへ、また偶数サイクル時にはサイン値との乗算結果
をＡＬＵ２３＃１の第２演算部の入力△へ供給する。Ａ
ＬＵ２３＃１の第２演算部は奇数サイクル時にマルチプ
ライヤ２１＃１から供給されたデータと偶数サイクル時
にマルチプライヤ２１＃２から供給されたデータとの加
算を行ない、ＡＬＩＪ２３＃１の第１演算部の入力Ｂへ
その加算値を供給する。同様にＡＬＵ２３＃２の第２演
算部は奇数サイクル時にマルチプライヤ２１＃２から供
給されたデータから偶数サイクル時にマルチプライヤ２
１＃１から供給されたデ−夕の減算を行ない、その減算
値をＡＬＵ２３＃２の第２演締部の入力Ａに供給する。

ＡＬＵ２３＃１の第１演算部は偶数サイクル時にスクラ
ッチパドメモリ２５＃１及びＡＬＵ２３＃１の第２演算
部から供給されたデータとの加算を行ない、その加算値
をスクラッチパドメモリ２５＃１の同じアドレスにスト
アする。同様にＡＬＵ２３＃２の第１演算部はそれぞれ
偶数ティクル時にスクラッチバドメモリ２５＃２から供
給されたデータとＡＬＵ２３＃２から１共給されたデー
タとの加算を行ない、その加算値をスクラッチパドメモ
リ２５＃２の同じアドレスにス１−アする。このように
してＦＦＴの結果が、原データと入れ換えられる。そし
て既知の方法によりスクラッチパドメモリ２５＃１、＃
２にストアされたデータから２プロジエクシヨンデータ
のＦＦＴが得られる。そしてこのＦＦＴの結果は再度、
キャシュメモリ２０を介してメインメモリ３もしくはデ
ィスク６に蓄積される。

このＦＦＴの演算において、各ボードはシーケンサの各
サイクルに一動作を完了するので、データをパイプライ
ンプロセスで処理することができる。

このようにしてコンボリューション演算が終了した後、
イメージプロセッサ７はパックプロジェクションを実行
する。すなわちシーケンサ２７は第８図のブロック図の
ように各ボードを接続する。

３２個のコンボリューションされたプロジェクションデ
ータがそれぞれＮ　Ｔａされたスクラッヂパドメモリ２
５＃１．　＃２の出力はマルチプライヤ２１＃１．＃２
の入力Ａと接続される。また、マルチプライヤ２１＃１
，９２の入力Ｂはキ！・シュメモリ２０と接続される。

またマルチプライヤ２１＃１．＃２の出力はＡＬＵ２３
＃１の入力△、Ｂと接続される。ＡＬＵ２３＃１の出力
はＡＬＵ２３＃２の入力Ｂと接続される。ＡＬＵ２３＃
２の出力はキャシュメモリ２０の入力と接続される。

また、キャシュメモリ２０の出力はＡＬＵ２３＃２の入
力Ａと接続される。

キャシュメモリ２０はＸＩ！ｊｌ源とバックプロジェク
トされる位置との距離によって決められた重み付は係数
を蓄積した領域と、バックプロジェクトする空間に対応
したメモリ空間を備えた領域とを備えている。マルチプ
ライヤ２１＃１．９２はプロジェクションデータと重み
付は係数とを乗算する。ＡＬＵ２３＃１はメモリ空間の
同じ座標に対応する重み付けされたプロジェクションデ
ータを加９卓し、部分和を求める。ＡＬＵ２３＃２はこ
の部分和を占き込む、座標の旧データをキャシュメモリ
２０から読み出し、旧データとこの部分和を加算して同
じ座標に占き込む。この処理を例えば３６０’ｌ）のプ
ロジェクションデータについて実行し、画像を再構成す
る。

このようにバックプロジェクトンでの重み付は演障は平
行に処理することができる。また、２プロジ工クシヨン
分を加算した部分和をバックプロジェクトすることによ
りキャシュメモリ２０のアクセス回数を半分に減じるこ
とができる。

次にこのイメージプロセッサ７で画（像処理を行なう例
を説明する。例えば第９図に示すように２枚の画像を少
しずらして重ねて表示する場合、イメージプロセッサ７
の各ボードは第１０図のように接続される。すなわち、
シーケンサ２６の命令によりスクラッチパドメモリ２５
＃１．＃２の出力はＡＬＵ２３＃１．＃２の第１演鋒部
の入力Ａと接続される。また、ＡＬＵ２３＃１．＃２の
第１演算部の出力はＡＬＵ２３＃１の第２演算部の入力
Ａ、Ｂと接続される。またＡＬＵ２３＃１の第２演算部
の出力はキャシュメモリ２０の入力と接続される。

そして、キャシュメモリ２０を介してスクラッチパドメ
モリ２５＃１には下側のフレーム画像、またスクラッチ
パドメモリ２５＃２には上側のセグメント画侭がストア
される。ホストプロセッサ７は先ずスクラッチパドメモ
リ２５＃１の先頭アドレスから順にデータを読み出すよ
うにスクラッチパドメモリ２５＃１のレジスタ５９１．
５９２にアドレスと増加分を供給する。そして、スクラ
ッチパドメモリ２５＃１の読み出しアドレスを七二りす
るようにマルチプレクサ５８を制御する。

また、ＡＬＵ２３＃１の第１演算部にはマスクフラグ“
１°°を供給する。ＡＬＵ２３＃１の第１演環部にはス
クラッチバドメモリ２５＃１から供給されるフレーム画
像データとマスクフラグとの論理積を求める。またホス
トプロセッサ７はスクラッチパドメモリ２５＃１からの
アドレスがセグメント画像の領域に達したときはマスク
フラグ゛′０″をＡＬＵ２３＃１の第１演算部に供給す
るとともに、スクラッチパドメモリ２５＃２のセグメン
ト画像を先頭アドレスから読み出すためのアドレスと増
加分を供給する。ホストプロセッサ７はセグメント画像
が読み出されるとぎにＡＬＵ２３＃２にマスクフラグ′
１″をまた、それ以外のときはＩＩ　ＯＩＩを供給する
。従ってＡＬＵ２３＃１の第２演算部でフレーム及びセ
グメント画像の論理和をキャシュメモリ２０に書き込め
ば第９図のような画像が作成される。

このようにイメージプロセッサ４はホストプロセッサ７
によっても直接制御されるので、汎用の処理も容易に行
なえる。

尚、本発明は上記実施例に限定されるものではなく、例
えばスペシャルコネクションバスのバスラインは全ての
ボードと接続できるように設ける必要はなく、想定され
る各ボードの接続を満足覆ればよい。

［発明の効果コ以上、本発明によれば、スペシャルコネクションバスに各ボードが接続されてい
るので ■ボードの接続を変えるだけで異なる演算モジュールを
構成できる。また、 ■新しいボードの追加、すなわち殿能の拡張か容易に行
なえる。

また、コンボリューションＡ５バックプロジェクション
などの特定の演はモジュールについては、シーケンサに
よって制御されるので、パイプラインプロセスで高速に
実行できる。

また、ホストプロセッサと各ボード及びボード内の種々
のバスとはコントロールバスで接続されているので、 ■例えばエラー発見のために演算途中の結果（各ボード
の入力もしくは出力データ）をホストプロセッサは見る
ことができる。また、 ■各ボードの制御パラメータを供給することによってホ
ストプロセッサの制御により汎用処理も実行できる。

【図面の簡単な説明】

第１図は本発明によるイメージプロセッサを備えたＣＴ
スキャナのブロック図、第２図は本発明の一実施例のブ
ロック図、第３図はマルチプライヤの一実施例のブロッ
ク図、第４図はＡＬＵの一実施例のブロック図、第５図
はスクラッチパドメモリの一実施例のブロック図、第６
図はキャシュメモリの一実施例のブロック図、第７図は
同実施例によるＦＦＴ演算モジュールを示すブロック図
、第８図は同実施例によるパックプロジェクション演算
モジュールを示すブロック図、第９図は同実施例による
画像処理の例を示す概略図、第１０図は同実施例による
画像処理を行なうためのモジュールを示すブロック図で
ある。７・・・ホストプロセッサ、８・・・コントロールバス
９・・・メモリバス、　　　２１・・・キャシュメモリ
２２・・・マルチプライヤ、２３・・・ＡＬＵ２４・・
・スクラッチバドメモリ２７・・・シーケンサ２８・・・スペシャルコネクションバス２９・・・アド
レスバス

Claims

【特許請求の範囲】

（１）メモリバスと、このメモリバスから供給されるデ
ータを蓄積し、少なくとも２つの入力端子と１つの出力
端子と入出力インタフェースとを備えたキャシュメモリ
と、少なくとも２つの入力端子と１つの出力端子と入出
力インタフェースとを備え、異なる処理を同じ時間で行
なう複数のボードと、前記キャシュメモリ及びボードを
接続するアドレスバスと、このアドレスバスを介して前
記キャシュメモリ及びボードのシーケンスを制御するシ
ーケンサと、このシーケンサの命令により前記キャシュ
メモリ及びボードの前記入出力端子を所定のモジュール
を構成するように接続するコネクションバスと、前記キ
ャシュメモリ及びボードの前記入出力インタフェースを
接続するコントロールバスと、このコントロールバスを
介して前記キャシュメモリ及びボードを制御するホスト
プロセッサとを具備したことを特徴とするイメージプロ
セッサ。
（２）前記ボードの少なくとも一つは、それぞれ前記入
力端子に入力するデータの乗算結果を出力端子に出力す
るマルチプライヤであることを特徴とする特許請求の範
囲第１項記載のイメージプロセッサ。
（３）前記ボードの少なくとも一つは、それぞれ前記入
力端子に入力するデータの論理演算結果を出力端子に出
力するＡＬＵであることを特徴とする特許請求の範囲第
１項記載のイメージプロセッサ。
（４）前記ボードの少なくとも一つは、前記入力端子の
一方に入力するデータを他方に入力するアドレスに蓄積
するスクラッチパドメモリであることを特徴とする特許
請求の範囲第１項記載のイメージプロセッサ。
（５）前記コネクションバスは複数のバスラインを備え
、前記キャシュメモリ及びボードの入力端子はこのバス
ラインと接続され、前記シーケンサの命令により一本の
バスラインを選択するマルチプレクサを具備したことを
特徴とする特許請求の範囲第１項記載のイメージプロセ
ッサ。
（６）前記キャシュメモリ及びボードは、入力出力端子
と接続され、前記ホストプロセッサの命令により入力出
力端子の一つのデータを選択して前記入出力インタフェ
ースに出力するマルチプレクサを具備したことを特徴と
する特許請求の範囲第１項記載のイメージプロセッサ。
（７）前記マルチプレクサは前記入出力インタフェース
とも接続され、前記ホストプロセッサからのデータも入
力することを特徴とする特許請求の範囲第５項記載のイ
メージプロセッサ。
（８）前記キャシュメモリ及びボードは、前記アドレス
バスと接続され、各部を制御する命令を蓄積したコント
ロールストアを具備したことを特徴とする特許請求の範
囲第１項記載のイメージプロセッサ。