JP2984842B2 - アレー処理装置ならびにそれを利用する画像再構成方法 - Google Patents

アレー処理装置ならびにそれを利用する画像再構成方法

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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining

Description

【発明の詳細な説明】 イ．産業上の利用分野 この発明はアレー処理装置ならびにそれを利用する画
像再構成方法に関する。この発明は特に、コンピュータ
断層（CT）イメージング方法および装置、すなわちスキ
ヤナにおいて利用され、そして特にそれに関して説明す
る。しかし、この発明はまた、他の型式の画像およびデ
ータ処理にも応用できることを理解すべきである。
ロ．従来の技術 コンピュータ断層イメージング方法および装置の分野
において、画像の正確な再構成は最も重要なことであ
る。正確な画像再構成における主な欠点は、多重走査手
順の各走査に対して再像再構成を完成するために必要な
時間量であつた。画像を完成し、そして手順の次の走査
を開始するために必要な時間が長ければそれだけ、例え
ば患者の動きのような、手順を劣化させる出来事が発生
しがちである。
データ捕捉速度を改善すること、すなわち、一旦、デ
ータを捕捉したら、それが操作される速度を増加するこ
とによつて、走査画像を再構成速度は増加する。画像の
再構成への中心は、画像への逆投影をするデータを準備
する畳み込みプロセスである。畳み込みプロセスの速度
は全装置の速度への抑制となつている。急速な畳み込み
によつて、再実行されなければならないより正確な走査
ならびにより少ない走査に備える急速画像再構成を達成
する。
以前には、CTスキヤンで利用されたアレー処理装置設
計は通常、単一ポートを有するランダムアクセス構成を
利用し、よつて単一記憶場所のみを１クロツクサイクル
でアクセスすることが可能であつた。これによつて演算
装置へのデータの転送における重大な障害を生じてい
る。それに加えて、以前に利用されたアレー処理装置に
はデータ転送において相当量の不用なクロツクサイクル
が含まれていた。従つて、上記の２つの理由のために、
演算装置はその可能な理論的最大よりはるかに低く動作
していた。これによつて画像再構成プロセス全体を著し
く減速させることになつていた。
ハ．作用 本発明の目的は、上述の従来のアレー処理装置の欠点
を克服する、コンピュータ断層撮影スキヤナにおいて利
用されるのに適したアレー処理装置を提供することであ
る。本発明はまた、画像再構成方法ならびにイメージン
グ装置を提供する。
本発明の１様相によれば、アドレスされた記憶場所で
ディジタルデータ値を受容し、記憶しそしてアドレスさ
れた記憶場所からデータ値を出力する内部データメモリ
手段と、その内部データメモリ手段のためのアドレスを
発生するアドレス発生手段と、データアドレスはデータ
値が記憶され、かつデータ値が出力される記憶場所を表
わすが、アドレス発生手段によつてアドレスされた内部
メモリ手段記憶場所から出力されたデータ値を受容する
レジスタフアイルと、およびこのレジスタフアイルから
出力したデータ値について数学的演算を行ない、そして
レジスタフアイルと作動的に接続してそこに変更したデ
ータ値を戻す演算手段とを備えるアレー処理装置が提供
されている。
この発明はまた、検査領域を照射する透過放射線源
と、検査領域を横断した放射線を受容し、そしてそれを
表わす出力信号を発生する検出器アレーと、検出器出力
信号を受信し、そしてそこからｎビツトのデイジタルデ
ータを発生するデータ捕捉および処理手段と、デイジタ
ルデータ値を処理するアレー処理装置と、およびレジス
タフアイルから受信したデータ値を画像表示に再構成す
る手段とを備え、前記アレー処理装置はこの発明による
処理装置から成ることを特徴とするコンピュータ断層イ
メージング装置が提供されている。
この発明による処理装置の第１の利点は、それが同じ
クロツクサイクルで同時に、十分なデータを演算装置に
供給して、演算装置の最高速度を支持することである。
本発明の別の利点は、データが装置に入れられている
同じクロツクサイクルで、動作の完了したデータが装置
から出力されていることである。
この発明の第２の様相によると、CT装置の放射線強度
信号から画像表示を再構成する方法、すなわち、Ｘ線強
度データを数行のデイジタルデータ値に編成する段階
と、１行のデータ値を受信して、内部データメモリ手段
に記憶する段階と、各データ行の部分をレジスタフアイ
ルメモリ手段に転送する段階と、レジスタフアイルメモ
リ手段からのデータ値に演算手段によつて算術演算を実
行する段階と、レジスタフアイルメモリ手段におけるデ
ータ行のデータ値の第１部分を内部データメモリ手段に
クロツクバツクして、データ行の別の部分のデータ値に
算術演算によつて作用する段階と、処理したデータ値を
レジスタフアイルメモリ手段に算術的に再循環する段階
と、および内部データメモリ手段からのデータ値を逆投
影して画像表示にする段階とから成る前記画像表示再構
成方法が提供されている。
ニ．実施例 次に、本発明によるアレー処理装置および画像再構成
方法を利用するコンピュータ断層イメージング方法なら
びに装置の１例を、添付の図面を参照して説明する。
第１図では、CTスキヤナガントリＡはＸ線管10を有
し、それは放射線の扇形ビームを画像円12にわたつて選
択的に投射する。この放射線は、検出器14のアレーのよ
うな放射線検出手段に衝突し、この検出手段は画像円に
おける被検者の放射線吸収特性あるいは透過特性を表わ
す電子データ信号を発生する。回転手段16は、走査円の
周囲における放射線ビームの相対回転運動を選択的に生
じさせる。データ捕捉手段Ｂは、検出器によつて発生さ
れたデータを捕捉して、複数のデータセツトすなわちビ
ューを発生する。
この良好な実施態様において、各データセツトには、
現在、照射されそしてサンプルされている各検出器に対
するデータ要素が含まれている。データ捕捉手段は、検
出器の次の部分集合すなわち小部分が照射される前に、
照射検出器部分集合を複数回サンプルする。捕捉したデ
ータ部分集合は検出器データセツトに再整理され、そし
て前処理手段Ｃに伝えられ、そこで各データ部分集合は
正規化され、さらにスペクトルおよびその他の補正ある
いは調整が行なわれる。画像再構成手段は、フアンビー
ムデータ部分集合から走査円における被検者の放射線吸
収特性を画像表示を再構成する。画像再構成手段には、
データのセツトを畳み込みあるいはフイルタ関数で畳み
込む畳み込み手段Ｄが含まれる。逆投影装置Ｅは畳み込
みデータセツトを画像あるいは表示メモリＦに逆投影し
て、ビデオモニタあるいはデイスプレイ手段に表示す
る。この再構成された電子画像表示は、将来の利用のた
めに、テープあるいはデイスクＧに保管される。
引続き第１図を見ると、畳み込み手段Ｄにはアレー処
理装置18が含まれている。このアレー処理手段18は前処
理手段Ｃから受信したデータを操作して、データを逆投
影手段Ｄに対する畳み込みビューへと処理する。
次に第２図では、アレー処理装置18の簡略ブロツク図
が示されており、アドレス発生器20はデータメモリ手段
22に対する選択アドレスを循環的に発生する。データメ
モリ手段22は、アドレス発生器の制御によつて、データ
行を受信し、それをレジスタフアイル24に送る。次いで
レジスタフアイル24は選択データを、浮動小数点加算装
置26,28および浮動小数点乗算装置30に進める。装置26,
28,30のすべては、転送データの最下位および最上位の
ビツトを含む算術演算を実行する。レジスタフアイル24
もまた、データ行の選択された一部をデータメモリ手段
22に再循環させる。データメモリ22で受信された各デー
タ行は、その行における隣接のおよびその他のデータ要
素に従つて、各データ要素を変更する畳み込み関数によ
つて、繰返し操作される。このデータ行が畳み込みを行
わなわれた後、アドレス発生器20はそれを出力32に送
り、そして次のデータ行がデータメモリ22に受信され
る。
第３図では、データは複数の入力ポート、５つの入力
ポート、40E−40Iが望ましいが、からレジスタフアイル
24に受信される。この良好な実施態様では、２つの入力
ポート40Hおよび40Iは、データメモリ22からデータを受
信している。その他の３つの入力ポート40E−40Gは、浮
動加算器26と28および浮動小数点乗算器30からデータを
受信している。
データは、少なくとも４つのデータ動作が一度に実行
され得るように、パイプライン態様で移動する。特に、
第１クロツクパルスの立上がり区間では、複数のラツ
チ、特にラツチ44A−44Eに受信されたデータは、32×８
ビツトレジスタ50の選択されたアドレス場所にクロツク
される。同じ第１クロツクパルスにおいて、32×８ビツ
トレジスタ50の他の選択場所からのデータは、複数のマ
ルチプレクサに、特に32:1マルチプレクサ52A−53Dにク
ロツクアウトされる。マルチプレクサ52A−52Dからの多
重化データは、同じクロツクパルスの立上り区間によつ
て、第２の複数のラツチ、特にラツチ56A−56Dにクロツ
クされる。ラツチ56A−56Dの出力Ｑにおけるデータは、
同じクロツクパルスの立上り区間の出力58A−58Dに転送
される。
アドレス発生器20は、同じクロツクサイクルにおいて
は、32×８ビツトレジスタ50の同じメモリセルに読込ま
れ、そしてそこから読出されることが決して生じないパ
ターンで、アドレスを発生する。
追加データがデータメモリ22によつて受信される場
合、サイクルスキツプ回路42が起動される。特に、デー
タメモリの外部でデータが読取られるような場合には、
レジスタフアイル50のＨ入力に存在するデータ保持レジ
スタにおいてデータが保管される。このレジスタは、サ
イクルスキツプシーケンスの間、ポートにあるデータを
保管する。サイクルスキツプ動作中、データはデータメ
モリ22から読出し動作によつて生ずる。サイクルスキツ
プ動作は、サイクルスキツプ動作の直後は、データの通
常のパイプライン式態様でのデータの運動を続けさせな
いで、第１クロツクサイクルで、そのデータはレジスタ
フアイル50のＨ入力にクロツクされ、従つてこれを保持
する。
スワツプ回路54は、この良好な実施態様では、16下位
ビツトデータと16最上位ビツトデータを交換する。これ
によつて16ビツト整数データのパツキングおよびオンパ
ツキングを容易にし、よつて加算器および乗算器装置に
おけるそのような操作の必要性を回避することによつ
て、処理速度を増加している。
第４図では、レジスタ50には複数の小型サブレジスタ
手段62が含まれている。32×８ビツトの良好な実施態様
では、それは32の１×８ビツト、サブレジスタ手段62に
分割することができる。各レジスタ手段62の深さは、当
然、受信しようとするデータの大きさに従つて選択され
る。ｎビツトデータが受信されようとする場合、各サブ
レジスタ手段62は１×ｎビツトになるであろう。
32×８ビツトレジスタ50にはまた、各サブレジスタ手
段62を、入力40E−40Iのうちの１つを選択的に相互接続
するスイツチング手段が含まれている。この良好な実施
態様において、８ビツトすなわちｎビツトマルチプレク
サ手段60は各サブレジスタと接続している。図示された
５入力実施態様では、各マルチプレクサ手段60は5:1マ
ルチプレクサとなつている。しかしｍ入力に対しては、
m:1マルチプレクサが選択されるであろう。
各マルチプレクサ手段60は全入力と接続している。８
ビツトデータを受信する５つの入力に対して、各マルチ
プレクサ手段60は、その対応するサブレジスタのメモリ
セルの各々に対して１つの、40入力を受入れ、そして８
出力を有している。マルチプレクサ手段60の各々は、対
応する入力の１つからのデータが、その対応するサブレ
ジスタ62に伝えられるようにアドレスされる。
なお高速度に対して、データは４ビツトパケツトで処
理される。このために、各マルチプレクサ手段60には２
つの４ビツトマルチプレクサ60Aと60Bが含まれる。類似
的に、１×ｎサブレジスタの各々はn/44ビツトサブレジ
スタに分割される、すなわち、図示された８ビツト実施
態様では２つの４ビツトサブレジスタである。類似的
に、16ビツトデータは、２つの８ビツトマルチプレクサ
と２つの８ビツトサブレジスタに、あるいは４つの４ビ
ツトマルチプレクサと４つの４ビツトサブレジスタに、
分割することができる。
類似的に、４つの32:1 ８ビツトマルチプレクサ52A
−52Dは、サブレジスタ62の選択されたものからのみデ
ータを読取るよう制御されている。ここでもまた、マル
チプレクサ手段60とマルチプレクサ手段52は、マルチプ
レクサ60はマルチプレクサ52が読出そうとしているのと
同じサブレジスタには決して書き込もうとしないように
調整されて、制御されている。
次に第５図を見ると、データメモリ22のアドレス場所
を発生する内部アドレス発生器20は、２つの整数ALU
と、組合わせビツト逆転／バレルシフタ装置と、16の16
ビツトレジスタ（図示されていない）とから成る。アド
レス発生器20は100ナノ秒クロツクで走行するので、ア
ドレス発生器20の動作は偶数サイクルで始動する。各整
数ALUは論理演算および二進演算を実行できる。アドレ
ス発生器の２つのALUは、２つのALU動作を、偶数サイク
ル中に実行できるようにしている。ビツト逆転／バレル
シフト装置は、ALU動作と同じサイクル中に、アドレス
発生器レジスタにおけるビツト逆転および／またはバレ
ルシフト動作をさせている。
シフト動作によつて特定データを所定数の場所だけ左
方へ回転させる。シフトされた上位ビツトは下位ビツト
に移動される。ビツト逆転およびバレルシフト動作は、
レジスタフアイルにおいて同時に実行されることができ
る。レジスタ内のデータは先ずシフトされ、次いでビツ
ト逆転される。ALUが２つあるために、１サイクル内に
２つの出力アドレスが発生される。アドレス発生器20は
100ナノ秒クロツクで走行するので、これらのアドレス
は偶数サイクルで発生される。
多ポートレジスタフアイル24は、32の32ビツトレジス
タU1−U32およびV1−V32を有する２つのバンク72Uおよ
び72Vから成る。レジスタフアイル24への入力は５つの
起点から到来する。２つの入力ポートは、１サイクル中
にデータメモリ76A−Ｂから32ビツトワードを受信するR
AM出力レジスタ74Cおよび74Dから到来する。RAM出力レ
ジスタ74Cからの32ビツトワードの高位部分は、各バン
ク72U,72VのＩポートに接続しており、そしてRAM出力レ
ジスタ74Dの低位部分は、各バンク72U,72VのＨポートに
接続している。ＨおよびＩポートのアドレスは各バンク
によつて共有されているが、各経路に対する別々の書込
み許可制御ビツトがある。従つて、RAM出力レジスタ74C
および74Dにおけるデータは同じバンクの２つのレジス
タ（例えばV1とV6;但し、例えばV1は32レジスタ位置の
第１におけるバンク72Vを意味する。これらは単に実施
例にすぎず、決して限定しようとするものではないこと
に注目すべきである）、あるいは、バンク72Uと72Vの各
々における１つの別々のレジスタ（例えば、U2とV7）の
両方に進むことができる。RAM出力レジスタ74Cあるいは
74Dからのデータもまた、各バンクにおける同じレジス
タ（例えば、U8とV8）に進むことができる。
レジスタフアイルのその他の３つの入力ポートＥ−Ｇ
は、浮動小数点加算器26,28の出力からおよび浮動小数
点乗算器30の出力から到来する。２つのレジスタバンク
72Uおよび72Vはこれらの３つの入力ポートアドレスを共
有している。従つて、浮動小数点算術および乗算装置か
らのデータは、同じバンクにおける２つのレジスタ（例
えばV1とV6）に進むことも、あるいは各バンクにおける
同じレジスタ（例えばU2とV2）に進むこともできるが、
各バンクにおける異なるレジスタに進むことはできな
い。
レジスタフアイル24の各バンクの４つの出力ポートＡ
−Ｄのうちの３つは別々にアドレスされる。72Uバンク
の２出力ポート（ポートＢとＡ）は浮動小数点加算器26
のＸとＹの入力に接続している。72Vバンクの２出力ポ
ート（ポートＡとＢ）は浮動小数点加算器28のＸとＹの
入力に接続している。72Uバンクの第３出力ポート（ポ
ートＣ）は浮動小数点乗算器30のＸ入力に接続し、そし
て72Vバンクの第３出力ポート（ポートＣ）は浮動小数
点乗算器30をＹ入力に接続している。
この実施態様には、32のレジスタ場所の１つから32の
レジスタ場所内の別のレジスタ場所へのデータの転送を
登録することをレジスタに実行させる追加容量がある。
特に、Ｄ出力ポートはそのポートからのデータをＩ入力
ポートに内部で転送し、よつてデータメモリ22、浮動小
数点加算器26,28、あるいば浮動小数点乗算器30を介し
てデータを外部的に再循環させることを必要とせずに、
レジスタフアイル50を選択レジスタ場所の内容を、第２
の選択レジスタ場所に転送できるようにしている。
データメモリ22の入力に接続しているレジスタフアイ
ル24の出力ポート（ポートＤ）は16ビツトスワツプ素子
（図示されていない）を含む。このポートに与えられた
データはその低位16ビツトを高位16ビツトとスワツプさ
れることができる。16ビツトスワツプ性能は、整数パツ
キングおよびアンパツキング動作に、および所望の16ビ
ツトをアドレス発生器20に転送されるよう選択するため
に利用される。
内部データメモリ22は64K×64ビツトである。アドレ
ス指定は64ビツト境界で実行され、そして64ビツトは10
0ナノ秒クロツクサイクルで、毎50ナノ秒に読取られ、
かつ書込まれる。２つの連続する32ビツトデータワード
が、１クロツクサイクル中に、データメモリから読取ら
れ、あるいはデータメモリに書込まれる。データメモリ
読取りはデータメモリ22からのデータを、RAM出力レジ
スタ74A−74Dを介して、レジスタフアイル24のレジスタ
に転送する。データメモリ22から読取られた２つの32ビ
ツトワードは、同じレジスタフアイルバンクの２つのレ
ジスタに、あるいは両方のレジスタフアイルバンクの同
じレジスタアドレスに格納される。１つあるいは両方の
データメモリワードがレジスタフアイル24に転送され
る。唯一のデータメモリ読取りが単一文内で開始される
が、２つの連続する32ビツトワードのデータが読出され
る。RAM出力レジスタからの、高および低の両転送動作
が単一文において実行することができる。前述のよう
に、RAM出力レジスタのデータは、同じレジスタバンク
の別々のレジスタ（例えばV2とV6）、別々のバンクの別
々のレジスタ（例えばU2とV7）、あるいは別々のバンク
の同じレジスタ（例えばU8とV8）に進むことができる。
データはレジスタフアイル24から、ポートＤおよびRA
M入力レジスタ82を介して、データメモリ22に書込むこ
とができる。データが一旦、RAM入力レジスタに入る
と、それは次のサイクルでデータメモリ内に（特定アド
レスに）送り込まれる。２ワードのデータが１サイクル
でデータメモリに書込まれようとする場合、高位ワード
は72Uバンクレジスタから到来し、低位ワードは72Vバン
クレジスタから到来し、そして各レジスタのアドレスは
同じである（例えば、U3とV3）。１ワードのデータがデ
ータメモリに書込まれようとする場合、特定アドレスで
RAMの高32ビツトに書込もうとするデータは72Uバンクか
ら到来し、そして特定アドレスでRAMの低32ビツトに書
込もうとするデータは72Vバンクから到来する。
浮動小数点装置84には２つの浮動小数点論理演算装置
26,28および浮動小数点乗算装置30が含まれている。各
浮動小数点論理演算装置26と28はまた、32ビツト整数演
算も行なう。浮動小数点加算器26のＸとＹの入力は、レ
ジスタフアイルの72Uバンクの出力に別々に接続してい
る。浮動小数点加算器28のＸとＹの入力はレジスタフア
イルの72Vバンクの出力に別々に接続している。乗算器3
0のＸ入力はレジスタフアイル24の72Uバンクの出力に接
続し、そして乗算器30のＹ入力はレジスタフアイルの72
Vバンクの出力に接続している。各浮動小数点装置の出
力はレジスタフアイルの両バンクの入力に接続してお
り、よつてデータがレジスタフアイルに再循環され得る
ようにしている。各浮動小数点装置は保持レジスタ（図
示されていない）を含んでいる。１装置あたりの浮動小
数点値に対して、２つの32ビツト保持レジスタがある。
各装置のＸ入力線あるいはＹ入力線のいずれかに与え
られたデータは、いずれかの保持レジスタに書込まれる
か、あるいは演算装置の２つのレジスタ入力のいずれか
に直接送られることができる。演算装置84に送られたデ
ータは、すでに装置の保持レジスタにあるデータに重ね
書きする。浮動小数点あるいは整数演算が一旦開始する
と、結果が出力レジスタで得られる前に、４サイクルの
待ち時間が存在する。
浮動小数点演算、すなわち整数加算器演算の結果はレ
ジスタフアイルバンク72U,72Vにロードされる。各浮動
小数点装置の出力はいずれかの（または両方の）レジス
タフアイルバンクに転送することができる。浮動小数点
加算装置は、一旦、結果のデータが得られると、それは
レジスタフアイルにロードされるのに加えて、演算装置
の入力に再び与えられるという点に、付加特徴がある。
内部フイードバツク性能によつてオンチツプ累積を可能
にし、よつて連続する浮動小数点加算器動作の待ち時間
を短縮する。
アレー処理装置18において発生するイベントの順序づ
けは、制御盤部90によつて制御されている。制御盤部は
マイクロコードシステムによつて上述の演算を実行する
ようにプログラムされている。
蓄積データに、一旦、十分な演算が実行されると、そ
のようなデータは再び、データメモリ22（第２図）に入
れられ、次いで画像再構成の逆投影部分に送られる。
この発明の良好な実施態様に関して説明してきた。前
述の詳細な説明を理解することにより種々の変化例等を
考えつくことは明らかである。そのような変化例等は添
付の特許請求の範囲の範囲内にある限り、本発明に含ま
れるものと考えられる。
【図面の簡単な説明】
第１図はコンピュータ断層撮影装置の線図、 第２図は第１図の装置の畳み込み装置のアレー処理装置
の単純化ブロツク図、 第３図は第２図のアレー処理装置の単一レジスタフアイ
ルバンクの拡大図、 第４図は、第３図のレジスタバンクへの入力について詳
細に拡大されたブロツク図、 第５図は第２図のアレー処理装置の拡大線図である。 図中、18はアレー処理装置、20はアドレス発生器、22は
データメモリ、24はレジスタフアイル、26,28,30は浮動
小数点演算装置、をそれぞれ示す。
フロントページの続き (72)発明者 ポール ジェイ．ハイランド アメリカ合衆国 オハイオ州 44266, ラヴェッナ，ローズローン 6388 (72)発明者 マイケル エム．カーバー アメリカ合衆国 オハイオ州 44106, クリーヴランド ハイツ，アパートメン ト ６ オーヴァールック ロード 2463 (72)発明者 ジェイムズ エム．ペクサ アメリカ合衆国 オハイオ州 44118 クリーヴランド ハイツ，カムプトン ロード 1583 (72)発明者 ジョン シドチ アメリカ合衆国 オハイオ州 44134, パーマ，クリアヴュー アヴェニュ 1007 (72)発明者 クリス ジェイ．ヴレットス アメリカ合衆国 オハイオ州 44060, メントー，サウス チェスナット 7389 (56)参考文献 特開 昭63−86079（ＪＰ，Ａ) 特開 昭61−241879（ＪＰ，Ａ) 特開 昭61−117665（ＪＰ，Ａ) 特開 昭60−160457（ＪＰ，Ａ) 特開 昭54−81095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 1/00 - 1/20 A61B 6/03

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】アドレスされた記憶場所においてディジタ
    ルデータ値を受容し、かつ、記憶し、そしてアドレスさ
    れた記憶場所から出力レジスタ（74A−74D）を介してデ
    ータ値を出力する内部データメモリ手段（22）と、デー
    タ値が記憶されそしてそこからデータ値が出力される記
    憶場所を表わす内部データメモリ手段（22）用アドレス
    を発生するアドレス発生手段（20）と、該アドレス発生
    手段（20）によってアドレスされた内部メモリ手段記憶
    場所から出力されたデータ値を直接に受容し複数の出力
    ポート（A,B,C,D）を有するレジスタファイル（24）
    と、複数の入力ポート（X,Y）を有しそのそれぞれが該
    レジスタファイル（24）の出力ポートに作動的に接続さ
    れて該レジスタファイル（24）から出力されたデータ値
    に数理演算を実行する演算手段（26,28,30）とを備えて
    おり、この演算手段（26,28,30）は該レジスタファイル
    （24）と作動的に接続されてそこに変更したデータ値を
    戻すことを特徴とするアレー処理装置。
  2. 【請求項２】前記演算手段（26,28,30）は、浮動小数点
    加算（26,28）及び乗算（30）装置を含む請求項１記載
    のアレー処理装置。
  3. 【請求項３】前記内部データメモリ手段（22）とレジス
    タファイル（24）と演算手段（26,28,30）の中のディジ
    タルデータ値を共通クロッキングパルスでクロックする
    クロッキング手段を更に含んでいる請求項１又は２記載
    のアレー処理装置。
  4. 【請求項４】前記レジスタファイル（24）の出力ポート
    （Ｄ）は、前記内部データメモリ手段（22）に作動的に
    接続されてそこにデータ値を戻す請求項１〜３のいずれ
    かに記載のアレー処理装置。
  5. 【請求項５】前記内部データメモリ手段（22）は、デー
    タ捕捉手段（Ｂ）からディジタルデータ値のワードを受
    信するワードメモリ手段（76A,76B）と、各ワードの最
    上位のビットを受信する１つのレジスタ手段（74C）及
    び各ワードの最下位のビットを受信する他のレジスタ手
    段（74D）であり、そして各々が前記レジスタファイル
    （24）の別々の入力に接続している少なくとも２つの出
    力レジスタ手段（74C,74D）とを含んでいる請求項４記
    載のアレー処理装置。
  6. 【請求項６】検査領域（12）を照射する透過放射線源
    （10）と、検査領域（12）を横断した放射線を受容し、
    そしてそれを表わす出力信号を発生する検出器アレー
    （14）と、検出器出力信号を受信し、そしてそこからｎ
    ビットディジタルデータ値を発生するデータ捕捉及び処
    理手段（B,C）と、ディジタルデータ値を処理するアレ
    ー処理装置（18）と、レジスタファイルから受信したデ
    ータ値を画像表示に再構成する手段（D,E,F）とを備え
    るコンピュータ断層（CT）撮影スキャナにおいて、該ア
    レー処理装置は請求項１〜５のいずれかに記載の処理装
    置から成ることを特徴とするコンピュータ断層撮影スキ
    ャナ。
  7. 【請求項７】コンピュータ断層装置の放射線強度信号か
    ら画像表示を再構成する方法であって、この方法は、Ｘ
    線強度データを数行のディジタルデータ値に編成する段
    階と、内部データメモリ手段（22）において１行のデー
    タ値を受信しかつ記憶する段階と、各データ行の部分を
    該内部データメモリ手段（22）の出力レジスタ（74A−7
    4D）を介してレジスタファイルメモリ手段（24）に直接
    に転送する段階と、演算手段（26,28,30）を有する該レ
    ジスタファイルメモリ手段（24）からのデータ値に関し
    て算術演算を行なう段階と、該レジスタファイルメモリ
    手段（24）のデータ行のデータ値の第１部分を該内部デ
    ータメモリ手段（22）にクロックバックしてそして、算
    術演算を有するデータ行の別の部分のデータ値に関して
    演算を行なう段階と、演算処理されたデータ値を該レジ
    スタファイルメモリ手段（24）に再循環する段階と、内
    部データメモリ手段からのデータ値を逆投影して画像表
    示にする段階とから成り、 データ値は前記内部メモリ手段（22）から前記レジスタ
    ファイルメモリ手段（24）へ、該レジスタファイルメモ
    リ手段（24）から前記演算手段（26,28,30）へそして該
    内部メモリ手段（22）へ、そして、該演算手段（26,28,
    30）から該レジスタファイルメモリ手段（24）へ共通ク
    ロックパルスでクロックされることを特徴とする画像表
    示再構成方法。
  8. 【請求項８】数理的に処理されたデータ値が前記内部デ
    ータメモリ手段（22）に転送されそして逆投影される前
    に、データ値が前記レジスタファイルメモリ手段（24）
    と演算手段（26,28,30）との間で複数回再循環される請
    求項７記載の画像表示再構成方法。
  9. 【請求項９】前記レジスタファイルメモリ手段（24）に
    転送されたデータ値及びレジスタファイルメモリ手段
    （24）から前記演算手段（26,28,30）に転送されたデー
    タ値に対する場所のアドレスを発生する請求項７又は８
    記載の画像表示再構成方法。
  10. 【請求項１０】前記内部データメモリ手段（22）から前
    記レジスタファイルメモリ手段（24）にデータを転送す
    る段階は、各ワードの最上位のビットを１つの出力レジ
    スタ手段（74C）に転送する段階と、最下位のビットを
    他の出力レジスタ手段（74D）に転送する段階と、最下
    位のビットと最上位のビットを該レジスタファイルメモ
    リ手段（24）に選択的に転送する段階とを含んでいる請
    求項７〜９のいずれかに記載の画像表示再構成方法。
  11. 【請求項１１】前記レジスタファイルメモリ手段（24）
    は、少なくとも２つのレジスタ（72U,72V）を含み、そ
    して更に、最上位のビットと最下位のビットを順次に転
    送する段階を含んでいる請求項10記載の画像表示再構成
    方法。
  12. 【請求項１２】前記算術演算段階は、最下位のビットの
    最下位のビットについて別々の算術演算を行なう段階を
    含んでいる請求項11記載の画像表示再構成方法。
  13. 【請求項１３】前記レジスタファイルメモリ手段（24）
    に転送されたデータ値に対し、又、該レジスタファイル
    メモリ手段（24）から前記演算手段（26,28,30）に転送
    されたデータ値に対して場所のアドレスを発生する請求
    項12記載の画像表示再構成方法。
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