JPS59501841A - コンボルバ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 コンボルバ装置 技術分野 本発明は、時間領域又は空間領域におけるコンビーータを使用した断層撮影装置 （ＣＴ）に主として適用されるフィルタを通されたパックプロジェクションアル ゴリズムの独立した一次元フィルタ処理段階を実行することを主たる目的とする ファームウエアコンデルパに関する。装置は前処理用ミニコンピユータのＤＭＡ チャンネルにインターフェーヌ接続することができ、任意のあたえられたプロジ ェクションのコンポリー−ションを実行することができる。

発明の背景 Ｘ線診断は人体の解剖学的構造の検査並びに人間の疫、病の診断において不可欠 な手段である。従来のＸ線技術の限界は、コンビーータを使用する断層撮影装置 （ＣＴ）の実現以来なくなったといえよう。この新しい図解法は１９７３年から 適用された。コンビーータを使用する断層撮影装置は人体の長手方向軸に対して 垂直な平面の二次元画像を再構成し、さらに正確にはこの平面のＸ線吸収値を計 算する。数学的には、二次元の層の周囲で測定される複数のプロジェクションが 与えられる限りはタスクがヂえられ、与えられる被検体の二次元画像を再構成す るためにアルゴリズムが必要とされる。

理論上、画像再構成は次の形態で実現することができる。

１、　直接マトリクヌ手順 ２、　反復方法 ３、分析的解法 理論上は最初の２つの方法が適していると思われるが、実際にはコンピュータの 問題：アルゴリズムの速度不足又は発散、きわめて大型の中央記憶装置が必要で あることなどによシ、実現することはできない。第３の方法はフーリエ変換に基 づき、基本的にはＣＴメーカーは画像再構成にこの方法を利用している。良く知 られている理由−ここでは詳細に述べない−によシ、通常の手順はいわゆるフィ ルタを通されたバックプロジェクションであシ、この場合、フィルタ処理は空間 領域におけるコンボリューションによシ実行される。

その基本的なコンピータ段階は次の通りである。

１、前処理（様々な修正、前フィルタ処理）２、フィルタ処理（コンボリューシ ョン）３、ハックプロジェクション ４、後処理 第２段階と第３段階においては、コンビーータの時間の大半がそれらの段階に費 されるために根本的な問題が生じた。コンポＩＪ、−ジョンの数学的定義は次の 通シである：２つの関数ｆ１及びｆ２が与えられたものと仮定する。これらの関 数のコンボリューション（もし行なわれれば）は下記の通り定義するこ不連続コ ンボリューションの場合、コンボリューション関数の存在によシあらゆるｍ要素 について定義大系の存在が要求されることは明白である。

理論上、このコンボリューションは ａ）アナログ式に ｂ）デジタル方法により によシ実行することができる。コンポリニージョンの公知の方法に関連する問題 は下記の理由によ多発生するニ ー適正に正確なコンポリー−ションはアナログ方法によっても、準アナログ方法 （たとえばＣＣＤ手段）によっても実行不可能である。

一コンボリューションのリアルタイム実行は、従来の断層撮影装置におけるソフ トウェアコンボリューションを殆ど助長しない 一大量の汎用ノ・−ドウエアを使用することによシ装置のきわめて高い価格をそ れ以上高くすることはできないので、解法は経済的であるべきである。

基本的には、コンビーータを使用する断層撮影装置の賃貸可能性は１スライスの １つの画像を形成するために必要な時間によって決まる。上述のことを、かなシ 良いパラメータを有するすぐれた市販ＯＣＴシステム（ＧＥＣＴ／Ｔ７８００） を例にとって示す： データ収集　＝６から１２秒 事後再構成時間：９０から１２０秒 −所望のフレキシビリティは高いコストによってのみ確保することができる。こ こで、フィルタ関数の問題について考えてみることにする。

文献は様々な理論的フィルタを説明しているが、公知の解法の１つはいわゆるＲ ａｍａｃｈａｎｄｒａｎ　−Ｌａｓｋｓｈｍ　１ｎａｒａｙａｎａｎフイルタで ある。

しかしながら、いくつかの特定の場合には、このような理論的フィルタを直接使 用することができないので、たとえば、へしドの走査に使用されるいわゆるエツ ジエンハンスメント形フィルタ又は機械に特定される（あるいは動作モードによ っても特定される）ノイズ低減のために使用されるフィルタについて考える。進 んだ画像再構成のフィルタの特性を固定することは殆ど進められていない。

市販ＯＣＴ装置は多くの場合、フィルタを通されたバックグロジェクションに基 づく再構成にょ多動作する。

画像再構成のための他の理論的方法に関連する実際上の問題はすでに詳細に述べ たこと全てから明らかである。

分析的画像再構成のフィルタ処理段階は理論的には２つの領域で実行することが できる：ａ）空間周波数領域 ｂ）空間領域 ａ）周波数領域におけるフィルタ処理は実際にはハードウェアによシ実行される 。フィルタ処理はＦＦＴプロセッサによシ実行されるが、多くの問題に直面する 。まず、変換を二方向に実行しなければならず、これは計算能力としての経済性 が低いと考えられる。

個別の特徴は補間を示唆するが、補間はこの領域ではさらに複雑なタスクである 。ＦＦＴプロセッサの汎用性によシ付加的なコストはかなり高くなり、この実現 モードは実際には殆ど使用されない。

ｂ）アナログフィルタの適用は下記の理由によシネ可能であるニ ー実現されるべきフィルタは因果関係をもたない、−巧妙な方法によシ因果関係 の困難性を取除くことはできるが、このようにして実現されるフィルタの精度は デジタル精度にはほど遠い、 −おそらく、第１世代ＯＣＴ装置についてはこの解法は経済的であるといえよう が、５００から６００個の検出器を考慮に入れれば、このようなフィルタは与え られた目的のために利用される高価なデジタルハードウェアよシさらに高価であ シ、すなわち経済性は低い、 一フィルタ特性は固定され、これは許容しがたい（最適フィルタがない）。

理論上、ソフトウェアコンボリューションは自明の方法であると考えられる。シ ステムにおいてコンビーータは必ず必要であシ、第１世代ＯＣＴ装置のデータ収 集システムの中程度の速度はン７トウェアコンポリ＝−ジョンを促進する。しか しながら、迅速なデータ収集を考慮すると、数分の後処理時間は許容しがたい（ データ収集に要するのは１分未満である）。

初期のシステム（ＣＧＲＤｅｎａｉｔｏｍｅ　、　Ｐｆｉｚｅｒ　ＡＣＴＡスキ ャナ）ニおいては、ソフトウェアコンボリューションは固定フィルタ構造も伴な っていた。

ハードウェアコンがリューションハ、アレイプロセッサ及びいわゆるビット−ス ライスプロセッサによシ実行される。

このような解決策は次のような結果を招く：ａ）このようなハードウェア素子は コンぎリーーション実行のために特別に設計されたものではない。

その汎用性により、必然的にいくつかの特性が含まれておシ、それらは、この十 分に規定されたタスクのために装置を殆ど最適化することはない。

ｂ）このよりなノ・−ドウエア素子は非常に高価である。その価格自体が中央コ ンビーータ＋本発明のコンボルバの価格を越えてしまう。

Ｃ）ハードウェア素子がさらに複雑なコンピュータにインターフェース接続され れば、効率の良い動作が保証される。

ＤＥＣの製品を考慮すると、このコンビーータとは少なくともＰＤＰ　１１／３ ４であるが、たとえばＳｉｅｍｅｎａ　ＳＯＭＡＴＯＭ　ＤＲのＰＤＰＩＩ／４ ４　のようにさらに複雑なコンビーータが考えられる。

ｄ）一般に、いくつかの現在生産されているコンピュータを使用する断層撮影装 置の再構成時間（再構成時間は秒単位で表わされる）を示す第１表に見ら以上述 べたことによれば、最良の選択はハードウェアコンボルバであるが、これまで列 挙した欠点は厳しい動作要件（サービス、空調、大型であることなど）によりさ らに複雑になる。

ＣＴシステムにおいて実行されるコンボリューションは、適正なハードウェア対 ソフトウェアの比を選択することによシ、すなわち汎用構造と専用構造との調和 によシ、すなわちファームウェア解法を適用することにより最良の解法を達成し うる分野であることを特徴としていると考えられる。

従って、本発明の目的は、デジタル精度と、ハードウェアの速度と、ソフトウェ アの７レキシビリテイとによシコンポリー−シコンを経済的に実行することがで きるファームウェア装置を開発することにょシ公知のコンボルバの欠点を除去す ることである。

発明の開示 本発明の目的は、コンピータによシ提供される前処理されたデータを記憶する入 力記憶装置が２つの並行する読出し／書込み区画から構成され、２つの交互バッ ファレジスタとマルチプレクサによシ支援され： マルチプレクサによシ選択される入力記憶装置のデータ出力端子は該マルチプレ クサ及びバッファレジスタの一方を介して乗算器／累算器の一方の入力端子に接 続されると共に、ライントライバを介してコンピュータのＤＭＡチャンネルの入 力線に接続され；レジスタを介して、ソフトウェアにょ多発生される憶装置の出 力端子に接続されると共に、別のライントライバを介して前述のＤＭＡ入方線に 接続され；フィルタ記憶装置のデータ入力端子はさらに別のバッファレジスタを 介してコンピュータのＤＭＡチャンネルの出力端子に接続され： 乗算器／累算器の出力端子は第３のバッファレジスタ及びさらに別のバッファレ ジスタを介して、コンゴリ−ジョンされたデータを受取る出力記憶装置の入力端 子に接続され； パックプロジェクタとの・母イブライン動作を支援するために、該出力記憶装置 は２つの並行する読出し／書込み区画に分割され、２つの交互バッファレジスタ と、マルチプレクサにょシ支援され°；マルチプレクサによシ選択される出力記 憶装置のデータ出力端子はパックプロジェクタに接続され及び／又はさらに別の バッファレジスタを介して前述のＤＭＡチャンネルの入力端子に接続され；最後 に、入力記憶装置及び出力記憶装置の双方をフィルタ記憶装置とは、個々のコン ボリューションの条件を満足するアドレス論理回路番具備すること本発明による 装置の好ましい実施例は、入力記憶装置のアドレス論理回路は、そのアドレス入 力端子に接続されるアドレスセレクタと、該アドレスセレクタの入力端子の一方 を駆動する共通書込みアドレスカウンタと、他′方の入力端子を駆動する共通読 出しアドレスカウンタと、そのプリセット入力端子に接続されるプリセットセレ クタと、プリセットセレクタの入゛力端子を駆動する２つのプリセットカウンタ とから構成され：２つのプリセットカウンタの一方はＬＳピットのコンゴリ−ジ ョンに必要とされる基底アドレスを提供し、他方のプリセットカウンタはＭＳビ ットのコンボリューションに必要とされる基底アドレスを提供し； さらに、・出力記憶装置のアドレス論理回路は、記憶装置のアドレス入力端子に 接続されるアドレスセレクタと、その一方の入力端子を駆動する共通書込みアド レスカウンタと、他方の入力端子を駆動する共通読出しアドレスセレクタと、ア ドレスセレクタの入力端子の一方に接続される読出しアドレスカウンタとから構 成され、読出しアドレスセレクタの他方の入力端子はパックプロジェクタのアド レス論理回路に接続することができ； 最後に、フィルタ記憶装置のアドレス論理回路は、フィルタ記憶装置のアドレス 入力端子に接続されるアドレスセレクタと、その一方の入力端子を駆動する書込 みアドレスカウンタと、他方の入力端子を駆動する読出しアドレスカウンタと、 読出しアドレスカウンタのプリセット入力端子に接続される゛プリセットセレク タと、その入力端子の一方に接続されるノリセットカウンタとから構成され、さ らに、プリセットセレクタの他方の入力端子はハード配線されることを特徴とす る。

本発明による装置の別の好ましい実施例は、個別的な直線補間を実行することが できる補間器によシ支援され、この場合、補間器は乗算器／累算器のバッファレ ジスタと出力記憶装置のバッファレジスタとの間に配置される。

別の好ましい実施例はパックプロジェクタとのパイプライン動作が可能である。

図面の簡単な説明 以下、添付の図面を参照して本発明の詳細な説明する。

第１ａ図及び第１ｂ図は、共に、本発明による装置のブロック線図、 第２図は、コンポリ、−ジョンの流れ図、第３ａ図は、コンボルバ試験のタイム チャート及び 第３ｂ図は、コンボルバとバックプロジェクタとのｉ４イノライン動作のタイム チャートである。

発明を実施するための最良の形態 第１ａ図及び第１ｂ図には、本発明によるコンボルバの好ましい実施例のブロッ ク線図が理解を容易にするように十分詳細に示されている。第１ａ図によれば、 装置はここでは２つの点においてコンビーータ（図示せず）に結合されることが 明らかである。

第１の接続路は、コンビーータのデータ出力端子をバッファレジスタ１及び２を 介して、２つの区画（ＭＡＬ及び凧２）から構成される入力記憶装置３に接続す るデータバスＤＭＡ（ＯＵＴ）　によシ示される。この入力記憶装置は、コンが リュージョン中のプロジェクションの要素ｆ１．・・・＋　ｆ５１２を記憶する 。入力記憶装置の２つの記憶区画（ＭＡＩ　、　ＭＡ２　）の出力端子はマルチ プレクサ５の入力端子に接続される。このマルチプレクサは、制御に従って、記 憶区画の一方がら読出されるデータをバッファレジスタ６の入力端子へ伝送する 。２つのバッファレジスタ１，２、マルチプレクサ５及びアドレス論理回路４− 後述する−の交互動作によシ、入力記憶装置３０２つの区画の並行動作は支援さ れる。すなわち、一方の区画がコンピュータにより新しいプロジェクションをロ ードされる間、他方の区画は同時にコンボリューションのために読出されるか、 又は・これと逆の動作になる。

バッファレジスタ６の出力パスは二方向に分岐される。出力パスは一方ではライ ンドライバフを介してデータバスＤＭＡ（ＩＮ）に接続され、これはコンビーー タへの第２の接続路となって試験の目的に利用され、他方では、この出力パスは 乗算器／累算器２４の入力端子の一方に接続される。この乗算器／累算器２４の 他方の入力端子はバッファレジスタ１７を介して、ソフトウェアによ多発生され るフィルタ係数Ｃ〆、Ｃ１，・・・、　Ｃ２５５がロードされているフィルタ記 憶装置１６のデータ出力端子に接続される。バッファレジスタ１７の出力端子は 一乗算器／累算器２４と直接接続されるのに加え一ラインドライバ１８を介して データバスＤＭＡ　（ＩＮ）に接続される。上記フィルタ係数は、コンビーータ からデータバスＤＭＡ（ＯＵＴ　）及びバッファレジスタ１５を介してフィルタ 記憶装置１６に書込むことができる。

乗算器／累算器２４の出力端子は、コンデリ−ジョンされる要素の正規化を実行 するシフトレジスタ２５に直接接続されると共に、・々ッファレジスタ２６及び 補間器２７を介してバッファレジスタ２８゜２９の共通入力端子に接続される。

補間器２７は、コンボリューションされた値の間のさらに別の要素を直線補間手 段によシ補間する。補間器で始まる部分は第１ｂ図のブロック線図に示されてい る、バッファレジスタ２８．２９の出力端子は、２つの区画（Ｍｏｌ及びＭＯ２ ）に分割される出力記憶装置３０のデータ入力端子に接続される。この出力記憶 装置は入力記憶装置３と同様に並行動作することができる。

乗算器／累算器２４においてコンポリ−ジョンされ、補間器２７で完成されたデ ータを前述のバッファレジスタ２８．２９によ多出力記憶装置３０の一方の区画 にロードすることができ、それと同時に、出力記憶装置の他方の区画から先にロ ードされていたデータをマルチプレクサ３２を介してコンポル・ぐの出力端子（ ＯＵＴ　）へ伝送することができる。出力記憶装置のアドレス入力端子を制御す ることによシ、アドレス論理回路３１は出力記憶装置のどのアドレスにデータを ロードすべきかを決定すると共に、他方の区画のどのアドレスを読出すべきかを 決定する。

最後に、コンボルバの出力端子（ＯＵＴ）はここでは図示されない（しかし、完 全にコンピユータ化されたＸ線断層撮影システムに属する）バックプロジェクタ に接続されると共に、バッファレジスタ３３　、３４を介してデータバスＤＭＡ 　（ＩＮ）に接続される。

次に、第１ａ図及び第１ｂ図に点線で囲んである回路をそれぞれ参照して前述の アドレス論理回路を詳細に説明する。アドレス論理回路４は、２つのアドレス源 の一方を入力記憶装置３のアドレス入力端子に接続する２つのアドレスセレクタ ８，９と、アドレスセレクタの第１の共通入力端子に接続される書込みアドレス カウンタ１０と、アドレスセレクタの第２の共通入力端子に接続される読出しア ドレスカウンタ１１と、２つのプリセットアドレスの一方を読出しアドレスカウ ンタに伝送するプリセットセレクタ１２と、プリセットセレクタの入力端子に接 続され、基底アドレスを発生するプリセットカウンタ１３，１４とから構成され る。アドレス論理回路４０は、２つのアドレス源の一方をフィルタ記憶装置１６ のアドレス入力端子に接続するアドレスセレクタ１９と、アドレス源を形成する 書込みアドレスカウンタ２０及び読出しアドレスカウンタ２１と、読出しアドレ スカウンタのプリセット入力端子に接続され、一定の基底アドレス（２５６）ま たは可変基底アドレスの何れか一方を伝送するプリセットセレクタ２２と、プリ セットセレクタ２２の一方の入力端子に接続され、変化する基底アドレスを発生 するプリセットカウンタ２３とから構成される。プリセットセレクタ２２の他方 の入力端子は値２５６にハ−ド配線される。

最後に、アドレス論理回路３１は、３つのアドレス源のうち１つを出力記憶装置 ３０のアドレス入力端子に接続するアドレスセレクタ３５．３６と、これらのア ドレスセレクタの一方の共通入力端子に接続され、第１のアドレス源として使用 される書込みアドレスカウンタ３７と、これらのアドレスセレクタの他方の共通 入力端子に接続される読出しアドレスセレクタ３８と、読出しアドレスセレクタ ３８の一方の入力端子に接続され、第２のアドレス源として使用される読出しア ドレスカウンタ３９とから構成される。読出しアドレスセレクタ３８の他方の入 力端子は、第３のアドレス源としてのパックプロジェクタ（図示せず）のアドレ ス論理回路に接続される。コンボルバとパックプロジェクタがパイプラインモー ドで並行動作される場合、このアドレス源は重要である。

本発明によるファームウェアコンボルバを詳細に説明する前に、原理のさらに具 体的な概念の概要を述べる。コンコリー−ジョンは、第２表及び第３表に示され るように実行される。

９ 従って、プロジェクションの長さは、サンプル２５６個又はサンプル５１２個と して与えられる（長さは動作モードによシ決定される）。考慮すべき環境を２５ ５要素に限定すると、コンポリー−ジョンの間に乗算され、累算されるべき係数 を第２表及び第３表に基づいて追って行くことができる。入力記憶装置３におい てコンポリ−ジョンされるべきｆ個の要素及びフィルタ配憶装置１６のフィルタ 関数Ｃの配列は下記の通シである。

２１ 」二−−−−／ニー この配列はコンビーータから入力記憶装置へのローディングという観点から有利 である（データは、前処理されたのと同じシーケンスで記憶装置に順次書込ｔｔ Ｌる）。コンポリー−ジョン中のフィルタ記憶装置の読出しアドレスシーケンス を第５表に要約して示−す。

第５表 ＬＳＢニガ、８．、、、、、、、、、、、、．２５５Ｍ５Ｂ：　２５６，２５７ ，２５８ ＬＳＢ：　１．ガ、、、、、、、、、、、、、、２５５Ｍ５Ｂ：　２５６，２５ ７，２５８ ＬＳＢ：　２＊Ｌ４Ｌ　＋　Ｈ＋　＋、ＨＨ＋　＋２５５Ｍ５Ｂ：　２５６，２ ５７．２５８ ＬＳＢ：　２５５，２５４．、、、、、、、、．２５５Ｍ５Ｂ：　２５６，２５ ７，２５８ ＬＳＢ：　２５５，２５４．、、、、、、、、．２５４Ｍ５Ｂ：　２５６，２５ ７，２５８ ＬＳＢ：　２５５，２５４．、、、、、、、、、ｐＭＳＢ：　２５６，２５７， ２５８ コンポリ−ジョンされるべき要素の読出しアドレスシーケンスは下記の通シであ る。

第６表 ＬＳＢ：　２５６．、、、．５１１ Ｍ５Ｂ：　２５５，２５６，２５７ ＬＳＢ：　２５６．、、、．５１２ Ｍ５Ｂ：　２５６，２５７，２５８ ＬＳＢ：　２５６．、、、．７６６ Ｍ５Ｂ：　５１０，５１１，５１２ ＬＳＢ：　２５７．、、、．７６７ 、ＭＳＢ：　５１１，５１２，５１３ ＬＳＢ：　２５８．、、、．７６７ Ｍ５Ｂ：　５１２，５１３，５１４ ＬＳＢ：　５１２．、、、．７６７ Ｍ５Ｂ：　７６６．７６７．７６８ ここで、フィルタ係数ＣＯ及びＣ１をグ表示の１６ビツトで受入れることができ ず、従って、フィルタ値はＣＯＬ−ＣＯＭ　、　ＣＩＬ−Ｃ１Ｍビットの形態で 連続して書込まれるべきであることに注意しなければならない。この場合、ＬＳ 部では略語りを付し、ＭＳ部については略語Ｍを付す。コンポリー−ジョン中、 式（２）に従って修正されたプロジェクション（ｆ個の要素）並びに対応するフ ィルタ係数（Ｃ値）は突合せ記憶装置から読出されるべき−であシ、その後、そ れらは対ごとに乗算され、個々゛の積が合計されることになる。読出されるべき アドレスの一致は下、記の表に示される。

２５６　２５５ ２５７　２５５ 第　７　表（続） ５１２　２５５ 表の左側には入力記憶装置における修正されたｆ個の要素のアドレスが示され、 その隣シには、フィルタ記憶装置における対応するフィルタ係数のアドレスが列 挙されている。この情報から、コンポリ−ジョンの要件に適合するアドレス論理 回路の構造を大まかに決定することができる（第１図参照）。

コンボリューション中、フィルタ係数のアドレスは読出しアドレスカウンタ２１ （実際にはこれはアツｆ／ダウンカウンタである）・によシ発生される。

このカウンタのプリセット入力端子は、ハード配線されるアドレス（２５６）又 はプリセットカウンタ２３の出力を伝送するプリセットセレクタ２２により駆動 される。。

始動時に、プリセットカウンタのクリアされた状態、すなわちゼロの基底アドレ スがプリセットされ、その後、読出しアドレスカウンタ２１がカウントを開始す る。最初の２５６要素のコンボリューションの間、読出しアドレスカウンタが２ ５６までカウントするまでに、ＬＳ値の乗算は完了する。その後、正規化（右へ の算術シフト）が行なわれ、乗算器／累算器２４は正規化された値に事前ロード される。

その後、ノリセットセレクタ２２は固定基底アドレス２５６を読出しアドレスカ ウンタ２１のプリセット入力端子に接続し、３つのＭＳ値が乗算される。

この時点で、累算器の内容はパッファレノスタ２６に書込まれ、同時に出力記憶 装置３ｏに対して新しいコンポリ−ジョンされた値の存在を指示する。

そこで、プリセットカウンタ２３は先へ進み、次の基底アドレスがノリセットカ ウンタから読出しアドレスカウンタ２１ヘゾリセ、トされる。従って、最初の２ ５６要素のコンボリューションの間、コンゴリ−ジョンされる１つの要素に属す るフィルタ係数の読出し基底アドレスは）ｆ、１，２．・・・・・・、２５５で ある。

最初の２５６要素のコンポリー−ジョンが完了すると、制御はわずかに変更され る。ＬＳ値の乗算の前に（一つの要素のコンポリー−ジョン開始時に）、ノリセ ットカウンタ２３の２５５における「スタック」状態が読出しアドレスカウンタ ２１に書込まれなければならない。ＭＳ値の乗算の前であれば、前述のように２ ５６がシリ′セットされるべきである。

ＬＳ値の乗算は、入力記憶装置３に属する読出しアドレスカウンタ１１が７６７ の値を含むときに完了する。

読出されるべき入力記憶装置の区画のアドレスは読出しアドレスカウンタ１１に よシ発生される。このアドレスカウンタのプリセット入力端子はノリセットセレ クタ１２を介して２つのプリセットカウンタ１３．１４の一方に接続される（Ｌ Ｓ値の乗算中はプリセットカウンタ１３との接続が成立し、ＭＳ値の乗算中には プリセットカウンタ１４に接続される）。プリセットカウンタ１３のプリセット 入力端子は２５６の値に接続され、ノリセットカウンタ１４のプリセット入力端 子は２５５の値に接続される。

制御は次のように行なわれる。最初の２５６要素のコンボリューションの間、コ ンボリューションサイクルの開始時に、２５６にブリ、セットされたプリセ、ト カウンタ１３の出力は読出しアドレスカウンタ１１に書込まれる。与えられる要 素のＬＳ部のコンゴリュージョンの間に、読出しアドレスカウンタ１１は基底ア ドレスとしてのこの初期値から始めてカウントアツプする。シフトレジスタ２５ において右への算術シフトとして実行される正規化の後、プリセットカウンタ１ ４の出力（初期値：２５５）は読出しアドレスカウンタ１１の入力にマルチプレ クスされ、３回のＭＳ乗算が実行される。その後、プリセットカウンタ１４は１ つだけカウントアツプするが、プリセットカウンタ１３はカウントせず、次の要 素のコンポリー−ジョンが開始される状態となる。

最初の２５６要素のコンボリューションが完了すると、制御はわずかに変更され る。ノリセットカウンタ１４は前述のように制御されるが、プリセットカウンタ １３の動作は異なる。この場合、プリセットカウンタ１３は「スタック」状態に はならず、各要素のコンポリー−ジョン後に１だけカウントアツプする。その結 果、コンボリューションサイクルはアドレス２５７．２５８　、・・・’、　５ １２から１つずつ開始されて行く。

第２図の流れ図によシ１つのプロジェクションのコンポリー−シコンを説明する ことができる。

具体的な具現化の目的は下記の試験のための手段を提供することであった。

１、それぞれの記憶装置を個別的に試、験することかできる。

２、　コンボルバ自体を試験することができる（コンビーータはコンポリ−ジョ ンされた値全ＤＭＡチャンネルを介して読出しを行なう）。

３、　コンボルバは、バックプロジェクションヲ支援する補間器を含むべきであ る。この補間器の入力端子は、ソフトウェアによシコンポリ−ジョンされたデー タを受取ることができる一バックプロジェクタと接続される場合−このデータが バックプロジェクタを試験するための入力であると考えることができる・。

４、　コンがルバは、ハードウェアバックプロジェクタとパイプラインモードで 並行動作することができるべきである（コンがルバーバックプロジェクタシステ ムの試験）。この場合、入力は前処理されたデータであシ、出力はバックプロジ ェクトされたデータである。

静的及び動的表周辺支援： 走査前−人力記憶装置３の区画ＭＡ２にｙ値をロードしなければならない。

入力記憶装置の区画Ｍ、Ａ１に／値をロードしなければならない。

コンビーータによシフィルタ記憶装置１６−に、動作モードによシ選択されるフ ィルタ関数をロードしなければならない。

前処理されたデータを待機させなければならない。

動的： 区画ＭＡＩ及びＭＡ２に前処理されたプロジェクション交互にロードし、コンゴ リュージョン済のデータを出力記憶装置３ｏの区画Ｍｏｌ及びＭＯ２からそれぞ れ読出して戻さなければならない（第３ａ図及び第３ｂ図を参照）。

本発明によるコンボルバの仕様限界は下記の通シである： 入力記憶装置（前処理されたデータ）：１区画について２ｋＸ１６ビツト フィルタ記憶装置（フィルタ係数）：２に×１６ビツ　ト 出力記憶装置（コンボリューションされたデータ）＝１区画について２ｋＸ３２ ビツト ２５６個の値のサンプルの場合：正確なコンポリ５１２個の値のサンプルの場合 ＝２５５要素の環境に限定されるコンポリー−シコン 正規化（コンビリ−ジョンされた値の３から１５回の右への算術シフト） 内部累算器＝３５ビット、交互符号又はかなシの減衰と共にフィルタの種類を考 慮すると（ＣＴ装置において画像再構成に使用されるフィルタはこの種のもので ある）、この容量で十分である正規化の適用により、１６ビツトより長い入力の 処理が支援される プロジェクションごとのコンテリュージョン（バックプロジェクションの要件に 適合する）ソフトウェアによシ発生され、動作モードに整合するフィルタに適用 することができる すぐ次の値の選択に基づいて、補間器なしに出力をバックプロジェクションに直 接使用することができ、補間器の支援があるときは出力を補間されたバックプロ ジェクションに使用することができる。

独立型コンボルバとして又は適正に設計されたバックプロジェクタと共にその「 前処理」要素として使用することができる。

あらゆる長さのプロジェクションのコンポリー−シコンに適するようにすること ができ、ある程度の仕様限界は排除できる（正規化についての注意書を参照） 本発明の採用によシ、ＭＥＤＩＣＯＲ断層撮影装置の事後再構成時間は約２秒で ある。

本発明による装置の利点は下記の通シである：コンビリージョンはハードウェア 速度で実行すれる。以下にタイミング関係を示す。我々が使用したコンピュータ （ＬＳＩ　１１／２３）は２つの整数値を２５μｓｅｃで乗算する。コンボリュ ーションの定義式（２）から、コンポリー−シコンは部分積の乗算と加算に他な らないことが明白である（算術演算が二重精度のものであることは言うまでもな い）。

このように部分積を発生するには、たとえば３０μｓｅｃ必要である。本発明に よるコンボルバはこの演算を２００μＳｅｅ　で実行する（２倍の差）。さらに 高速で動作することができるコンピータＰＤＰ１１／３４は、我々が適用したデ ータ構造によるソフトウェアコンポリニージョンに長い時間を要する。

本発明によるコンボルバはこのデータ量を１１秒で処理する。

装置はソフトウェアのフレキシビリティを維持する（オプションとして、走査ご とにでも変更できるソフトウェア発生ブイルタが使用される）。

あらゆるコンピュータのＤＭＡチャンネルへのインターフェーヌ接続が問題なく 可能である。

−ノやイブライン動作可能なノ１−ドウエアバックプロジェクタに直接接続する ことができる。

−理論上は、ＣＴに限定されることなくコンポリー−ジョンフィルタ処理を実行 するのに適する。

−高価な装置（アレイプロセッサ）の代わシとなる。

−経済的な解決策である（特殊な目的の実現に要する価格のみを支払えばよく、 さらに、中央コンピュータの構成は劣っていてもよい）。

−保守、操作が容易である（空調、サイズ、電源、サービスなどに関する問題は 全くない）。

浄書（内容に変更なＯ 手続補正書Ｃ方式） 特許庁長官　志　賀　掌紋 １　事件の表示 Ｐ　ＣＴ　／　ＨＵ　８３　／　０００４６２　発明の名称 コンボルバ装置 ３　補正をする者 事件との関係　特許出願人 名称　メディコル　ミューベック 氏名　弁理士（６５７９）青　木　朗 （外４名） ５　補正命令の日付 ６　補正の対象 ：ｌ）特許法第１８４条の５第１項の規定による書面の前記以外の発明者の欄 （２）図面翻訳文 ７　補正の内容 （１）別紙の通り （２）図面の翻訳文の浄書（内容に変更なし）８　添付書類の目録 （１）　特許法第１８４条の５第１項の規定による（２

Claims (1)

1. 【特許請求の範囲】 １　時間領域又は空間領域においてコンビーータを使用した断層撮影装置に適用 されるフィルタされたパックプロジェクションアルゴリズムの独立したー次元フ ィルタ処理段階を実行することを主たる目的とし、前処理用ミニコンビーータの ＤＭＡチャンネルにインターフェース接続され、任意のあたえられたプロジェク ションのコンボリューションを実行することができるファームウェアコンボルバ 装置において、コンビーータによシ提供される前処理されたデータを記憶する入 力記憶装置（３）は２つの並行する読出し／書込み区画から構成され、２つの交 互バッファレジスタ（１，２）と、マルチプレクサ（５）とによシ支援され； マルチプレクサによシ選択される入力記憶装置のデータ出力端子は該マルチプレ クサ及びバッファレジスタ（６）を介して乗算器／累算器（２４）の一方の入力 端子に接続されると共に、好都合なようにライントライバ（７）を介してコンピ ュータのＤＭＡチャンネルの入力線に接続され； 乗算器／累算器（２４）の他力の入力端子は別のバッファレジスタ（１７）を介 して、ソフトウェアによシ発生される任意フィルタの係数がロードされているフ ィルタ記憶装置（１６）の出力端子に接続されると共に、別のライントライバ（ １白）を介して前述のＤＭＡ入力線に接続され： フィルタ記憶装置のデータ入力端子は別のバッファレジスタ（１５）を介してコ ンビーータのＤＭＡチャンネルの出力端子に接続され； 乗算器／累算器（２４）の出力端子は第３のバッファレジスタ（２６）及びさら に別のバッファレジスタ（２８，２９）を介して、コンボリューションされたデ ータを受取る出力記憶装置（３０）の入力端子に接続されると共に、コンポリ− ジョンされた要素の正規化を実行するシフトレジスタ（２５）の入力端子／出力 端子に接続され；　゛　□ シフトレジスタ（２５）の出力端子は乗算器／累算器（２４）の出力端子に接続 され； パックプロジェクタとのノＥイブライン動作を支援するために、出力記憶装置（ ３０）は２つの並行する読出し／書込み区画に分割され、２つの交互バッファレ ジスタ（２８，２９）と、マルチプレクサ（３２）とによシ支援され； マルチプレクサによシ選択される出力記憶装置のデータ出力端子はパックプロジ ェクタに接続され及び／又はバッファレジスタ（３３、３４）を介してコンピュ ータのＤＭＡチャンネルの入力端子に接続され；最後に、入力記憶装置及び出力 記憶装置、の双方とフィルタ記憶装置とは、個々のコンボリューションの条件を 満足するアドレス論理回路（４，３１，４０）を具備することを特徴とするコン ボルバ装置。 ２、入力記憶装置（３）のアドレス論理回路（４）は、そのアドレス入力端子に 接続されるアドレスセレクタ（８，９）と、該アドレスセレクタの入力端子の一 方を駆動する共通書込みアドレスカウンタ（１０）と、他方の入力端子を駆動す る共通読出しアドレスカウンタ（１１）と、そのプリセット入力端子に接続され るプリセットセレクタ（１２）と、プリセットセレクタの入力端子を駆動する２ つのグリセットカウンタ（１３，１４）とから構成され、２つのプリセットカウ ンタの一方はＬ８ビットのコンボリューションに必要とされるプリセット値を提 供し、他方のプリセットカウンタはＭＳビットのコンボリューションに必要とさ れるプリセットの値を提供し：さらに出力記憶装置（３０）のアドレス論理回路 （３１）は、記憶装置のアドレス入力端子に接続されるアドレスセレクタ（３５ ，３６）と、一方の入力端子を駆動する共通読出しアドレスセレクタ（３８）と 、他方の入力端子を駆動する共通書込みアドレスカウンタ（３７）と、アドレス セレクタ（３８）の一方の入力端子に接続される読出しアドレスセレクタ（３９ ）とから構成され、読出しアドレスセレクタの他方の入力端子を任意にバックプ ロジェクタのアドレス論理回路に接続することができ；。 最後に、フィルタ記憶装置（１６）のアドレス論理回路（４０）は、フィルタ記 憶装置のアドレス入力端子に接続されるアドレスセレクタ（１９）と、その一方 の入力端子を駆動する書込みアドレスカウンタ（２０）と、他方の入力端子を駆 動する読出しアドレスカウンタ（２１）と、読出しアドレスカウンタのプリセッ ト入力端子に接続されるプリセットセレクタ（２２）と、その入力端子の一方に 接続されるプリセットカウンタ（２３）とから構成され、さらに、プリセットセ レクタの他方の入力端子はハード配線されることを特徴とする請求の範囲第１項 記載の装置。 ３、個別的な直線補間を実行することができる補間器（２７）によシ支援され、 この場合、その補間器は乗算器／累算器のバッファレジスタ（２６）と出力記憶 装置のバッファレジスタ（２８，２，９）との間に配置されることを特徴とする 請求の範囲第１項又は第２項記載の装置。 ４、装置はバックプロジェクタとのパイプライン動作が可能であることを特徴と する請求の範囲第１項から第３項のいずれか１項に記載の装置。 参照数字の表 ３　人力記憶装置 ４　アドレス論理回路 ５　マルチプレクサ ６　バッファレジスタ ７　ライントライバ ８．９　アドレスセレクタ １０　書込みアドレスカウンタ １１　読出しアドレスカウンタ １２　プリセットセレクタ １３　、１４　グリセットカウンタ １５　バッファレジスタ １６　フィルタ記憶装置 １７　バッファレジスタ １８　ライントライバ １９　アドレスセレクタ ２０　書込みアドレスカウンタ ２１　読出しアドレスカウンタ ２２　シリセットセレクタ ２３　プリセットカウンタ ２４　乗算器／累算器 ２５　シフトレジスタ ９ ２６　バッファレジスタ ２７　補間器 ２８　、２９　バッファレジスタ ３０　出力記憶装置 ３１　アドレス論理回路 ３２　マルチプレクサ ３３　、３４　バッファレジスタ ３５　、３６　アドレスセレクタ ３７　書込みアドレスカウンタ ３８　読出しアドレスセレクタ ３９　続出しアドレスカウンタ ４０　アドレス論理回路