JPH05503800A - カラー画像処理用シングル・チップ、モード切替可能マトリックス・マルチプライア及びコンボルバー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 カラー画像処理用シングル・チップ、モード切替可能マトリックス・マルチプラ イア及びコンボルバ−発明の背景 技術分野 本発明は、マトリックス・マルチプライアまたはコンボルバ−として用いられ、 構成変更可能な集積回路に関し、特に、最初のモードでは、色データをカラー・ ディスプレイにマツチするように変換、あるいは一つのカラー・スペースから他 のスペースへ変換（例えばＲＧＢがらＹＩＱへの変換）するなどのデータの変換 用マトリックス乗算に使用可能であり、次のモードでは、画像データの増強、デ ィスプレイに表示される画像の鮮明度の改善などのデータのコンボリューション 演算に使用可能なシングル・チップに関する。

背景技術 カラー画像形成装置に関連するデータ処理においては、直接露光（ＣＣＤカメラ の場合）、あるいはディジタル走査装置によって、３−チャンネルのカラー・デ ータか得られる。高品質のアウトプットを得るために、色と鮮明度についての属 性データを特別に処理する必要がある。スペクトル感度と完全な画像形成チェー ンの表示特性を考慮して、最適な色を再現するために、３ｘ３マトリックス乗算 変換演算が行われる。カラー・データの揮度チャンネルに対して、コンポリュー ンヨン演算が実行され、画像の鮮明度を増している。これらの演算専用のチップ が別に生産されてはいるが、伝統的には、これらの演算は、非リアル・タイム演 算を行う処理装置（コンピュータ）によって行われている。必要なことは、これ ら二つの演算の共通点を探し出して、これらの演算をシングル・チップ上で行う というハードウェアによる解決であり、これにより画像処理に必要な演算をリア ル・タイムで行うことができる。

発明の開示 本発明の目的は、画像処理装置に必要なマトリックス乗算とコンポリュション演 算のための一個の集積回路を提供することである。

本発明の他の目的は、マトリックス乗算モードからコンポリニージョン・モード へ切り替えることを可能にするために、プログラム可能な係数容量を有する回路 を作ることである。

本発明の他の目的は、マトリックス乗算とコンボリューション演算をテストする ための試験回路が組み込まれている回路を作ることである。

さらに、本発明の他の目的は、画像信号をリアル・タイムで処理可能なマトリッ クス乗算とコンポリニージョン用のバイブライン回路構造を提供することである 。

これらの目的は、同一の係数レジスタ回路、マルチプライアおよび加算器を使用 してマトリックス乗算とコンボリューション演算用の両方を行う集積回路により 達成される。この回路には、係数レジスタが接続されていて、すべての係数をロ ードすることができる。一連のマルチプレクサを使用してマルチプライアへ人力 を別ルートで送ることにより、いずれの演算モード用に容易に構成することがで きる。符号（ｓｉｇｎａｔｕｒｅ　）分析回路のみならず、内部疑似乱数発生装 置、テスト・データ走査−インと走査−アウド出力を用いることにより、回路を 内部でテスト可能である。

本発明の上述の目的とその他の目的と利点は、以下の説明、図面と請求の範囲よ り明かとなろう。図面では、同一の符号は、同一部品を表す。

図面の簡単な説明 第１図は、本発明の回路により実行されるマトリックス乗算演算を示す。

第２図は、本発明の回路により実行されるコンボリューション演算を示す。

第３図は、本発明のモード変更可能回路の実現に必要な時間遅延レジスタ、マル チプレクサ及び加算器を示す。

第４図は、−個の集積回路として構成されるときの本発明の構成要素のレイアウ トを示すブロック図である。

第５図は、第４図の被ラッチ（ｌａｔｃｈｅｄ　）　・マルチプライア２１６． ２１８の構成要素のブロック図である。

第６図は、第４図の被ラッチ・マルチプライア２２０の構成要素のブロック図で ある。

第７図は、第４図の波条重化マルチプライア２２４．２２６．２３２．２３４の 構成要素のブロック図である。

第８図は、第４図の波条重化マルチプライア２２８と２３６の構成要素のブロッ ク図である。

第９図は、第５図から第８図波条重化（Ｍｕｌｔｊｐｌｅｘｅｄ　）データ・レ ジスターの構成要素を示す。

第１０図は、第５図から第８図は被多重化データ・レジスター２６２の構成要素 を示す。

第１１図は、第５図から第８図の被多重化データ・レジスター２６６の構成要素 を示す。

第１２図は、第１１図の排他的ＯＲマルチプレクサ４３０−４５０の構成要素を 示す。

第１３図は、符号分析に使用される特性等価回路を示す。

第１４図は、第４図のカラム・チャンネル加算器２２２と２３０の構成要素を示 す。

第１５図は、第４図のカラム加算器２４０の構成要素を示す。

第１６図は、第４図のコンボリューション加算器２４６の構成要素を示す。

第１７図は、ビデオ・ディスプレイ作成の際の本発明によるマトリックス機能の 使用状態を示す。

第１８図は、コンボリューション機能を使用する画像のエツジ強調を示す。

第１９図は、カラー複写機への本発明の両機能の適用を示す。

第２０図は、カラー複写機の再構成可能モードへの本発明の適用を示す。

発明を実施するための最良の形態 本発明は、２つのアルゴリズムを実現する方法とそのための装置であり、最初の アルゴリズムはカラー・マトリックス演算用であり、２番目のアルゴリズムは２ 次元コンボリューション演算用であり、両者とも電子画像形成と電子コピーに用 いられる。本発明のシングル・チップは、これらの機能のいずれも実行するよう にプログラムされるか、構成される。９個のアレイ・マルチプライアが、３ｘ３ マトリックス乗算と、３ｘ３コンボリユーシヨン演算の両方を実現するのために 用いられる。マトリックス乗算に使用される３つの加算器が、もう一つの加算器 とともに、コンボリューション演算にも使用される。マトリックス乗算とコンボ リューション演算の両方に使用される係数を、係数蓄積レジスタに内容をシリア ルロードするか、係数を物理的に配線する金属層によって、プログラム可能であ る。組込型試験装置がシングル・チップに設けられていて、故障に対する保証を 行っている。

本発明による集積回路は、ユーザーが選択可能な３　ｘ　３咳（ｋｅｒｎｅｌ） マトリックス・マルチプライアあるいは、２次元コンボルバ−である。ジャンパ ー、スイッチまたはコンピュータで制御可能なモード選択ビンが設けられており 、２つのモードを切り替え可能である。本発明の回路が、１６ＭＨｚクロックで 動作する場合には、シングル・チップを使用してリアル・タイムのＮＴＳＣビデ オ処理が可能となる。本発明の入力ボートは、１０ビツト値の入力が可能である 。係数人力ボートも設けられていて、１０ビツト値の逐次（シリアル）あるいは 並列（パラレル）ローディングが可能である。並列にロードされる係数は、固定 係数が好ましい場合には、金属層を使用して配線できる。本発明には、２つの試 験方法論が組み込まれていて（走査路（スキャンパス）と符号分析（シグネチャ ーアナリシス））、使用者は完全な誤まり補償を得られる。乗算と加算の為の内 部データ路は、１６ビツトの幅があり、色信号処理に対する十分な精度を持って おり、マトリックス乗算の出力は、１６ビツトの語（ワード）長を持っている。

コンボリューション出力は、１６ビツト語であるが、最上位ビット（ＭＳＢ）に 対して、重み付け（ウェイト）か２ビツトシフトされている。本発明は符号灯数 加算（ｓｉｇｎｅｄ　ｎｕｍｂｅｒ　ａｄｄｌｔｌｏｎ）演算ては、オーバーフ ローがない。８４ビン・パッケージとして構成される場合には、出力はそれぞれ １０ビツトに切捨てされている。

前述のように、本発明には２つの演算モードがある。第１モードでは、モード選 択は０に設定されており、回路はマトリックス乗算を実行する。各出力は、すべ て３つの入力語の正みイ・ｊけ合５１である。例えば、対応するカラムにある赤 、緑と青（ＲＧＢ）の画素データは、静止（スタティック）シフト・レジスタに シフトされ、記憶されている係数を乗算されるか、あるいは随意に内部にあらか じめ配線されていて、単一マトリックスを構成する。３つのマトリックス化され た出力か、データかチップに与えられてから６クロノク・サイクルで出力ボート に得られる。データか６クロツク待ち時間の間と、以後連続的に与えられる場合 には、出力はその後ろクロック周期に対して有効となる。クロックの周期が単一 画素の間隔と等しく設定されている場合には、色データをリアル・タイムで処理 可能である。本発明による色マトリックス演算は、以下のように実行される。

ここで、ａＩＪは静止レジスタにロートあるいはハードワイアリングすることに よりプログラム可能な係数、Ｒ，ＧとＢは人力色信号、Ｒ’　、Ｇ’　とＢ゛は 処理された出力信号である。この演算は、第１図に示される回路接続構成により 表される。この回路では、係数レジスタ１０−１４の内容は、マルチプライア１ ６−２０のＬつの人力に送られる。これらのマルチプライア１６−２０は、他の 入力にて赤色信号を受け取る。係数レジスタ２２−２６の内容は、マルチプライ ア２８．３０と３２の入力の１つに送られ、一方マルチプライア２８−３２の他 の人力は、緑の入力色信号を受け取る。同様に、係数レジスタ３４−３８の内容 は、マルチプライア４０−４４の人力の一つに送られる。一方、マルチプライア ４〇−４４の他の入力は、青色信号を受け取る。マルチプライアの出ツノは、加 ′ｌＦ器４６−５０により加算され、出力値を得る。図示の如く、色出力は、そ れぞれ乗算係Ｍａｌｌ−ａ３３によりコントロールされる割合を持つ一個の画素 の３つの色人ツノのすべての組合わせである。

コンボリューション・モードでは、回路は３つの連続する画素人力周期（色信号 の一つのみ、例えば緑、がある場合には）において、それぞれ同時に３つの画素 の画像データ（それぞれ１つの色信号のみ、例えば緑）を受け取る。そして、回 路は９つの画素値を、静止レジスタに記憶されている９つの対応係数と乗算する 。２０ピントの積は、集積回路の材料を節約するために１４の最上位ビットに短 縮される。積は合算され、１６ビツトの出力を得る。しかし上述したように、本 発明を８４ビン・パッケージに適合させるには、１０個の最上位ビットを人出カ バノドに接続するのか好ましい。より精度を増すために１６ビツトが必要な場合 には、入出カバノド数のより多いパッケージを使用する必要かある。本発明では 、コンポリューノヨン演算を、方程式２を用いて実行する。

ここて、ＰｏｓとＰｉｎはコンポリューンヨン変換された出力と画像人力データ 、Ｓは咳のサイス、１とＪは相対性と列、そしてａ（ｉ、ｊ）は咳である。この 方程式は、以下の通りマトリックス形式に表すことかできる。

こ二て、ｎ　１．−　ｎ　１．９は、一つの色、例えば緑、の入力画素値である 。第２図に示されているように、上述の場合と同し係数記憶し／スフ１０−１４ ．２２−２６．３４−３８、マルチプライア１６−２０．２８−３２．４０−４ ４および加算器４６−５０と、これに加え加算器５２を用いて、コンボリユーシ ヨンされた出力を得ている。第１図と第２図の比較から分かるように、信号の人 力経路は異なっている。

マトリックス乗算に用いられるマルチプライアと加算器（第１図）から第２図の 構成（コンボリューション演算を実行するだめの）へ再構成するために、本発明 の装置では、時間遅延レジスタとマルチプレクサが第３図に示されるように用い られる。第３図において、Ａ２はマトリックス演算中の第１図におけるＢに対応 し、コンポリュージョン中の第２図のＤ３に対応する。Ａ１は第１図のＧに、そ ゛して第２図のＤ２に対応する。ＡＯは、第１図のマトリックス演算中のＲに対 応し、第２図のコンポリュージョン中のＤｌに対応する。入力レジスタ６ｏ−６ ４、マルチプレクサ６６−７４とレジスタ７６−８６は、信号遅延を発生し、１ つの色信号の３つのラインへの経路指定を行い使用者が選択したモード選択に応 して、適切なタイミングで、適切なマルチプライア１６−２０．２８−３２と４ ０−４４への信号入力を行う。例えば、マトリックス演算中、モード選択はマル チプレクサ６６．６８．６９．７０．７２．７４の左方の入力を通過させる。従 って、光入力信号かＡ０人力に与えられると、線入力信号が、Ａ１人力に与えら れ、貴人力信号がＡ２人力に与えられる。そして、同し罪人力値が、レジスタ６ ４．８０．８６にラッチされる。同し線入力値が、レジスタ６２．７８．８４に ランチされ、そして同し前人力値が、レジスタ６０．７６．８２にラッチされる 。

マルチプライア１６−２０．２８−３２．４０−４４は、方程式（１）の行（ｒ 。

Ｖ）の各々に対応する乗算を行う。方程式（１）の各行（ｒｏｗ）に対応する合 計が、バイブライン形式でレジスタ９０−１０６、加算器１１０−１１４、レジ スタ１．１６−１２４と加算器１３０−１３４を使って行われる。方程式（１） の各行（ｒｏｗ）の結果は、レジスタ１４０−１４４にラッチされる。これらの 結果は、レジスタ１４６．１６４−１７２によりさらに遅延されてＱＯ，Ｑｌ、 Ｑ２に出力される。このモード選択により、Ｑｌがマトリックス・モードで出力 可能となる。加算器１５０．１５２とレジスタ１５８．１６０は演算中であるが 、結果として得られる出力Ｐは、マルチプレクサ１７６によってブロックされて 、マトリックス・モードでは出力されない。これらの加算器とマルチプレクサは 、コンポリューンヨンモードで作動を始める。コンボリューション演算中、入力 線から同時にロードされているレジスタ６０−６４．７６−８０．８２−８６に 代わって、入力がステージされる。例えば、第１サイクル中、レジスタ６４は、 マルチプライア２０によって乗算されるＡ０人力を記憶する。次のサイクルでは 、レジスタ６４のデータが、レジスタ８０に記憶され、新しい人力値かレジスタ ６４にロードされる。このようにして、入力データは、レジスタ６０−６４から し／スタフ６−８０へ、さらにレジスタ８２−８６へと、このバイブライン形式 のコンポリューンヨン演算に必要な遅延された状態で、進行する。出力側では、 マルチプレクサ１７６は、方程式（２）に応して加算器１５０．１５２によって 得られるコンボリユーシヨンされた出力を選択する。レジスタ１６６．１７２の 出力は、このモートでは使用されない。

本発明の装置か、ンングル・チップ集積回路として実現される場合には、第４図 に示すような構成を有することが好ましい。この構成では、マトリックスは、３ 列２００−２０４と５行２０６−２１４の配列である。この回路は、従来の０Ｍ Ｏ５を用いて実現されることか好ましい。以下の説明と合わせて図面を理解し易 くするために、チップ・インターフェース信号の略号を次のように使用する。

ＬＲ システム・リセット用制御信号、この信号によりマルチプライアへの人力とマル チプライアからの出力を初期化し、システム・アウトを行う。

Ｈ−ＣＫ 係数シフト用クロック。

ＣＫ　ダイナミック・レジスタ用のシステム・クロックＭＯＤＥ−５ＥＬ マトリックス演算または２−Ｄコンボリューション用αモード選択。論理的低位 （ｌｏｇｉｃａｌ　ｌｏｗ）は、マトリックス乗算を選択。

ＨＤＷＲ−３ＥＬ ハートワイアされた係数またはプログラマブル係数の選択。論理的低位（ｌｏｇ ｆｃａｌ　ｌｏｗ）はプログラマブル係数を選択。

ＴＳＥＬＩ、ＴＳＥＬＯ ０１走査（スキャン）テスト・モード １　０　正常（ノーマル）演算モード １　１　疑似乱数発生器／符号分析器（ｓｉｇｎａｔｕｒｅ　ａｎａｌｙｚｅｒ ）モート ＩＮ２　画素データ人力、１０ビット語長ＩＮＩ　画素データ人力、１０ビット 語長ＩＮＯ画素データ人力、１０ビット語長Ｑ２　処理済み画素データ出力、１ ０ビット語長Ｑ１　処理済み画素データ出力、１０ビット語長ＱＯ処理済み画素 データ出力、１０ビ・ント語長Ｐ　コンボルバ−出力、１０ピント語長、ｑ２． ｑ２またはｑＯより４倍大きい重み 回路１９８への人力（ｉｎＯ−ｉｎ２、たたしＡＯ−ｉｎ２、Ａｌ−１ｎｌ、Ａ ２−１ｎＯ）は、行方向に沿って入り、出力（ｑＯ−ｑ２）が、列方向に生成さ れる。この回路のマルチプライアは、２つの基本マルチプレクサ（すなわちう・ ソチされたマルチプライアと多重化されたマルチプライア）から構成され、これ ら２種類の各々には、さらに２つのサブタイプがある。これらのサブタイプは、 後で詳述するように異なった入出力接続構成を有している。第４図に示されてい るように、１番目の列２００には、３つの被ラッチ・マルチプライア（Ｍ［ＩＬ ＴＩＰＬＥＸＥＤ　ＭＵＬＴＩＰＬＩＥＲ）　２１６−２２０がある。マルチプ ライア２１６と２１８は、第５図に詳細に示されており、マルチプライア２２０ は、第６図に詳細に示されている。マルチプライア・ブロック内の数字は、単位 マトリックスに対する好ましいハードワイアされた係数値を表しており、係数番 号は第１−３図で使用されている係数番号に対応している。マルチプライア２１ ６の出力ラベルと、カラム加算器２２２上の対応人力ラベルによって示されてい るように、被ラッチ・マルチプライア２１６−２１８の出力は、カラム加算器２ ２２へ送られる。以下の説明では、チップ上の種々の回路間の接続を英数字を用 いて示す。２番目の列（カラム）は、多重化されたマルチプライア２２４．２２ ６と２２８から構成されている。

マルチプライア２２４と２２６は第７図に、そしてマルチプライア２２８は第８ 図に詳細に示されている。さらに、第２列のマルチプライア２０２は、出力をカ ラム加算器２３０に供給する。第３行は、第２行とほとんど同様の構成であり、 多重化されたマルチプライア２３２．２３４．２３６を有している。マルチプラ イア２３２と２３４は第７図に、マルチプライア２３６は第８図に詳細に示され ている。これらのマルチプライアは、カラム加算器２４０に出力を供給する。カ ラム加算器２２２と２３０は第１４図に、カラム加算器２４０は第１５図に詳細 に示されている。カラム加算器は、対応する列にある３つのマルチプライアから 得られる積を合算し、マトリックスとコンボリューション演算の間、必要なパイ プライン・ステージングを行う。第５行目には、従来のマルチプレクサ２４２． ２４４と、列２００−２０４の各々にあるカラム加算器２２２．２３０．２４０ に接続されているコンポリューンヨン用加算器２４６がある。マルチプレクサ２ ４２と２４４は、マトリックスとコンボリューション演算には不要であるが、テ スト出力を通常のチップ出力と多重化するために使用され、チップの試験中余分 な入出力の必要か無くなる。入力５ｃｘｉｎと５ｃｐｄｉｎと、出力５ｃｙｏｕ ｔと５ｃｐｄｏｕｔは、試験モード中走査チェーンに使用される。第４図の回路 は、第３図に示す本発明を小型の集積回路を用いて実現しており、使用材料を最 小限にしている。

被ラッチ・マルチプライア２１６．２１８（第５図に示す）は、データ転送バス ２５６と２５８、被多重化係数レジスタ２６０（第９図）と、被多重化データ・ レジスタ２６２（第１０図）を有しており、通常の符号付（ｓｉｇｎｅｄ）マル チプライア２６４に供給し、出力を生成している。マルチプライア２６４の出力 は、信号分析結果レジスタ２６６（第１１図）に送られ、記憶される。チップ外 部から係数を初期ローディングする間、ハードワイアされた係数のローディング と異なって、静止レジスタ２６０に、シングル係数バスからの９つのクロック・ サイクルの間にシリアルロードされる。例えば第３図に示すようなレジスタ３６ と２４間の直列接続によって、係数は、逐次レジスタ２６０にロードされる。逐 次ローディング用入力は、上部屋からレジスタ２６０に入ることが図示されてい る。

被多重化係数レジスタ２６０は、係数レジスタ２６０の内容と被多重化データ・ レジスタ２６２の内容の積を得るためのマルチプライア２６４に対応する係数を 受けとって、記憶するかあるいは、ハードワイアされた係数を選択する。他のマ トリックスもハードワイア可能であるが、このハードワイアされた係数は、単一 のマトリックスの実現に使用するのが好ましい。第５図から分かるように、被多 重化係数レジスタ２６０の出力は、垂直係数転送バス２６８によって、カラム（ 列）内の次のランチされたマルチプライアにも供給される。このバス２６８は、 演算に先立つ逐次係数ローディングに使用される。走査テスト用の走査人出力は 、レジスタ２６０．２６６の最右部から入り、最左低部から出る。第６図の被ラ ッチ・マルチプライア２２０は、同し構成要素２６０−２６６を有するが、係数 転送バス２７０は、垂直と水平方向にあり、係数を隣接カラムに転送可能である 。

第４図の被子重化マルチプライア２２４．２２６．２３２．２３４は、第６図の 構成要素２６０−２６６と同じものと垂直方向を向いた係数転送バスを有してい るが、さらに、人力データを隣接カラムに転送するためのデータ転送バスと共に 、第７図に示す従来の人力マルチプレクサ２７４を有している。第４図の被子重 化マルチプライア２２８と２３６は、第７図の構成要素と同じものを有している が、第８図に示すようにさらに水平と垂直係数転送バス２７８を有している。

第５図−ｉ８図の被多重化係数レジスタ（１４ＵＬＴＩＰＬＥＸＥＤ　Ｃ０ＥＰ ＩＣＩＥＮＴ　［１ＥＧＩＳＴＥＲ）２６０は、第９図に示すように、従来のシ ングル・ビット２：１マルチプレクサ２９０−３０８を有している。これらのマ ルチプレクサは、選択信号に応じてまたは、ハードワイアされた係数または逐次 係数ルースの人力係数を選択する。前述のように、各レジスタ２６０は、レジス タを接続している逐次係数バスを介して、９係数のローディング・サイクルの一 つの間にロードされる。これらのマルチプレクサは、係数を従来の１−ビット静 上記憶レジスタ３１０−３２８に供給する。静止レジスタ３１０−３２８の出力 は、シングル・ビット２二１マルチプレクサ３３０−３４８に供給される。シン グル・ビット・マルチプレクサ３３〇−３４８は、静止レジスタ３１０−３２８ の内容を逐次出力するように設計されている。マルチプレクサ３５０がある場合 には、逐次試験信号を従来のダイナミック・レジスタ３５３−３７０にロード可 能であり、レジスタ３５２−３７０と共にマルチプレクサ３３０−３５０を、後 述するように疑似乱数発生器として構成することも可能である。これにより、ダ イナミック・レジスタ３５２−３７０は、内容を符号付（Ｓｉｇｎｅｄ）マルチ プライア２６４と同時に出力するか、出力を試験のために逐次入出力させること が可能である。ダイナミック・レジスタの逐次ロード試験値路を、破線で示す。

選択入力（ｔｓｅｌｏとｔｓｅｌｌ）は、走査試験とこの回路の演算の通常ある いは符号分析（ｓｉｇｎｅｄ　ａｎａｌｙｓｔｓ　）モードを制御する。走査モ ードでは、データはスキャン−イン演算中入力され、スキャン−アウト演算中は 記号付（ｎｏｔｅａ　）信号回線を介して出力される。符号分析モード中、排他 的Ｏｒ試験信号入力か、第１０図に示すようにレジスタ２６２からマルチプレク サ３５０に供給される。

第１０図の被子重化データ・レジスタ２６２は、被多重化係数レジスタ（第９図 ）の右側部分とほぼ同してあり、１−ビット２．１マルチプレクサ３８０−３９ ８と従来の１−ビット・ダイナミック・レジスタ４００−４１８を有している。

これらにより、乗算すべきデータの並列人力と並列出力のみならず、試験データ の逐次ローディングと逐次出力が可能となる。被多重化データ・レジスタ２６２ はさらに、従来の排他的ＯＲ回路４２０を有しており、これはテスト・パターン 発生回路を実現するためのものであり、レジスタ２６０に信号を出力するように なっている。レジスタ２６０について上述のように検討したモードが、このレジ スタ２６２にも当てはまる。レジスタ２６０と２６２は、直列に（ｓｃａｎ−。

ｕｔと５ｃａｎ−ｉｎ間）、そしてレジスタ２６２の排他的Ｏｒ比出力らのフィ ーＦハック路とともに、レジスタ２６０の入力であるマルチプレクサ３５０に接 続されていて、疑似乱数発生器を形成している。この発生器は、理論的には一連 の非反１２０−ビット２進数を２０２０−１周期の開発生ずる。この２進数の１ ０ビツトはレジスタ２６０に、１０ビツトはレジスタ２６２にある。

符号分析（ｓｉｇｎａｔｕｒｅ　ａｎａｌｙｓｉｓ）回路は、２０次の他項式の 他項式分割を行って、２２°−１の異なった出力を発生する。この出力の係数は 、０またはｌてあり、Ｘ０Ｒ４２０によって実現されるように、下記の他項式を 使って使って、各クロック・サイクルにおけるレジスタ２６０と２６２の内容に よって決められる。

ｘ２°−１（４） レジスタ２６０と２６２の各出力は、自己試験中マルチプレクサへの人力として 使用される。レジスタ２６０と２６２は、走査路を有しているため、試験し易い ようになっている。５ｃａｎ−４ｎ入力は走査試験に使われ、ｘｏ　ｒｏｕ　を 路はテスト・パターンの作成に使用される。疑似乱数発生に先立ち、レジスタ２ ６０と２６２に非零値をロードする必要がある。

第１１図の信号分析結果レジスタは、排他的ｏｒマルチプレクサ４３０−４５０ を有している。これらは、第１２図に詳細に示されている。マルチプレクサ４３ ０−４５０は、第５−８図の符号付マルチプライア２６４から出力を受け、シン グル・ピント・ダイナミック・レジスタ４５２−４７２へ１−ビット出力を送り 込む。第１１図には符号分析結果レジスタ用の１１ビツトしか示されていないか 、このレジスタは実際には１４ビツトを保持し、記憶するようになっている。

ダイナミック・レジスタ４５２−４７２には、前回の走査レジスタからの５ｅａ ｎ−ｏｕｔデータから、または−緒にマルチプレクサ４７４を介して、疑儲ラン ダム・テスト初期値をロードすることができる。

第１２図に示されているように、排他的Ｏｒマルチプレクサ４３０−４５０の各 々は、２つの従来のＮＡＮＤゲート４８０−４８２と１つの排他的ｏｒ回路４８ ４を有している。これらの回路は、符号付マルチプライア２６４により作られる 積出力、ｍｕｘ４７４に逐次ロードされる値、または２６４のｎ番目ビットのＸ ０Ｒ１及び前回のｎ−１番目ビットのレジスタ４５２−４７２内の値のいずれか を選択する。後のモードは、マルチプライア２６４から符号分析を得るための並 列人力として使われる。９個のマルチプライア２１６−２２０．２２４−２２８ と２３２−２３６の各々は、各自の出力を試験的に発生し、符号を分析すること かできるため、これらの回路は並列に作動可能である。

第１１−１．３図の多重入力符号分析回路は、符号分析に使用され、レジスタ４ ５２−４７２から３．７．１２と１３番目の出力を受ける３つの排他的ｏｒゲー ト４９０−４９４と、第１２図に示すｍｕｘ回路を有している。この回路は、既 約特性方程式（５）を使用して、並列符号分析を行う。

ｓ　ａ−ｘ１４＋ｘ１０＋ｘ６＋ｘ＋１　（５）この方程式と直列に接続された レジスタが、不規則な順序でマルチプライアへの全ての可能な人力の組合わせを テストする。これにより、マルチプライアとレジスタを完全にテストできること になる。方程式（４）と（５）は、テストされる回路に基づいて選択され、繰返 し長さは、その回路に最適であるように決められる。第１３図のｘｏｒフィード バックと共に、前回のレジスタの内容と、ビット毎に排他的に−Ｏｒされるマル チプライアの出力は、２２０−１クロツク・サイクル後に、レジスタ４５２−４ ７２に合成値を発生する。この数値は、マルチプライアの１４ピントの合成出力 を表す１個の圧縮された符号である。この符号は、マルチプライアの正しい演算 を高い確率で決定する。

第１４図に示すように、カラム加算器２２２と２３０（第４図）は、それぞれ１ 個の従来の２−人力１５ビツト加算器５００を有している。この加算器５００は 、従来のダイナミック・レジスタ５０２に記憶される出力を作り出す。２番目の 従来のダイナミック・レジスタ５０４は、カラム加算器への第３の人力を受け取 り、記憶し、１６ビント出力を生み出す２番目の加算器５０６へ供給する。こ− の出力は、従来のダイナミック・レジスタ５０８に供給され、記憶される。ダイ ナミック・レジスタ５０８の出力は、直接コンポリューンヨン加算器２４６（第 ４図）へ送られるか、あるいは従来のダイナミック・レジスタ５１０と５１２に よって遅延補償される。カラム加算器２４０（第４図）は、第１５図に示される ように、第１４図の加算器と同し構成要素を使用しているが、従来の加算器２４ ６への出力は、１ステ一ジ余分に遅延されている。

コンポリューンヨン加算器２４６の構成要素が、第１６図に示されている。コン ポリューンヨン加算器２４６への人力は、従来の加算器５２０に供給される。

加算器５２０の出力は、走査レジスタ５２２に供給される。この走査レジスタ５ ２゛２は、第１０図のレジスタと同し構成であるが、排他的０「回路を持ってい ない。コンポリューンヨン加算器は、第３の入力を受け取る２番目の加算器５２ ４を存している。この加算器は、結果を記憶レジスタ５２６に記憶する。記憶レ ジスタ５２６の出力は、マルチプレクサ５２８へ送られる。マルチプレクサ５２ ８は、マトリックス乗算演算中、コンポリューンヨン演算によって得られる出力 と、対応カラム加算器からの入力のいずれかを選択する。

第１７図には、イメージ・センサ６００、例えばコダソクＫＡＦ−１００、から の画像信号変換に使用される本発明の実施例が示されている。このコダソクＫＡ Ｆ−１００は、コグツク３Ｇカラー・フィルタ・アレイ有していて、ディノタル 信号プロセッサ６０２によって赤、緑と青のカラー信号に変換される一個の出力 信号を発生する。このような場合、本発明の装置がマトリックス・マルチプライ アロ０４として構成されると、マルチプライアロ０４は、画像形成チェーンのカ ラーを最も効果的に再現する。このカラー再現は、従来のガンマＲＯＭ６０６に よってビデオ・ディスプレイに適用できる適切な信号に変換される。

第１８図は、画像のエツジ増強のためのコンボリューション回路６１０として実 現される本発明の装置を示す。この場合、コンボリューション回路６１０は、− 個のエツジ・デーテイル信号を発生する。この信号は、従来のＲＯＭルックアッ プ・テーブル６１２によって使用され、増強に適するブースト信号を得る。回路 ６１０への人力は、一つの色、例えば緑、の３回線であり、プロセッサ６０２が 、記憶用に３回線を有しているか、そのような記憶装置か回路６１０への人力に 設けられている必要かある。

第１９図は、本発明の回路の２つがカラー像形成チェーンに使用されていること を示している。先ず、本発明はマトリックス・マルチプライアロ２０として使わ れ、前述のエッソ増強用に従来のＲＯＭルックアップ・テーブルと共に使用され るコンポリューンヨン回路６２２がついている。エツジ増強カラー出力は、ビデ オ・ディスプレイあるいはハード・コピー装置などの出力装置６２６に供給され る。回路６２２への入力に記憶用の３回線が必要である。

第２０図には、本発明を他の画像形成チェーンに適用した例が示されており、こ こでは同じ回路６２８が、マトリックス・マルチプライアからコンポリューンヨ ン回路として再構成され、コンボリューションに先立ってフレーム・ストア６３ ０に中間的に記憶される。カラー・マトリックス化されたデータが、フレーム・ ストアに記憶されてから、エツジ増強信号が生成される前に、９個の画素用に一 個のカラー画素値が、エツジ増強信号が生成される前に、コンボルバ−６２８に パイプラインされねばならない。エツジ増強信号が生成されると、９個の画素の ために対応ＲＧＢデータが生成され、テーブル６３２からのエツジ増強信号と結 合される。フレーム・ストアからの出力は、コンボリューションされ、エツジ増 強信号をつくり、これはフレーム・ストア出力と組合わされる。本発明をこのよ うな構成で使用する場合には、チップの待ち時間があるため、エツジ増強演算中 、フレーム・ストアの二重の出力のタイミングを注意深く正確に決めねばならな い。

走査試験路、徹底的な（ｅｘｈａｕｓｔｉｖｅ）テスト・パターン発生器、符号 分析回路か、マルチプライア２１６−２２０．２２４−２２８と２３２−２３６ のそれぞれに設けられるため、回路内の乗算機能を容易にテスト可能である。例 えば、走査テスト中、入力がロードされ、チップは１回循環され、出力が正しい か否かがチェックされる。組込み自己テストの間、チップは、必要サイクル数た けクロックされ、従来の符号分析技術に基づき予想される８カに照らして、符号 かチＪ−’７りされる。加算器２２２．２３０．２４０と２４６に等価試験回路 を付加して、加算器の機能をテスト可能であることは、いうまでもない。

この回路は、ビデオ・ディスプレイのための画像処理やカラー・コピー機の演算 ばかりでなく、ＣＡＴ走査、ＮＭＲや超音波装置によって生成される医療画像を 増強するために、チップが使用される健康科学分野にも有効である。さらに、本 回路は、双−次補間口路に使用できる。この補間回路では、本発明のチップが複 数接続され、シフトされ、循環され、または位取りされた（ｓｃａｌｅｄ）デー タの計算に使用される。

チップのプログラム生成の可能性を高めるために、ＲＡ　ＭあるいはＥＰＲＯＭ の影響てチップ記憶装置を設けることが可能であり、これは、選択されたモード と、モード内の演算の種類に応じて係数記憶レジスタにロードされる数組の係数 を記憶する。例えば、２組のマトリックス乗算係数を記憶でき、１組はカラー再 生用であり、もう一つはＲＧＢスペースから、例えばＹＩＱスペースへの変換に 使われる。この記憶装置により、必要があれば、各クロック・サイクル中、係数 を変化させることが可能となる。

本発明の多数の特徴と利点は、詳細な説明から明かとなり、このような特徴と利 点は、請求の範囲に網羅されており、本発明の範囲に含まれるものとする。さら に、当業者にはさまざまな変更か容易であるから、前述の説明と図示の構造と動 作に本発明は限られるものではなく、全ての適切な変更とそれに類するものは、 本発明の範囲に含まれるものとする。

ＦＩＧ、５ ＦＩＧ、　６ ＦＩＧ、　７ ＦＩＧ、　８ ＴＳＥＬＯｃｌｐ　ｐｙ＋＋　ｐａｔ＞　ＦＩＧ、　１０ＦＩＧ、１１ ＦＩＧ、１６ ＦＩＧ、　１９ ＦＩＧ、　２０ 要約書 本発明は、同一の係数レジスタ、マルチプライアと加算器を使用して、マトリッ クス乗算とコンボリューション演算を実行するための集積回路に関する。マルチ プライアは、行と列に配列され、対応する行に設けられるマトリックス乗算加算 器と、行の一つに設けられているコンボリューション加算器を有している。モー ト選択スイッチにより、選択されたモートに基づき入力データ経路を変更する。

全ての係数または、ハードワイアされた係数の選択が、この回路により可能とな る。マルチプレクサを使って人力をマルチプライアに送ることにより、本回路を いずれかの演算モードに構成可能である。マトリックス乗算中、行に対応する出 力を直接出力するか、またはコンボリューション加算器に送ることができる。内 部疑似乱数発生器、試験データ用の逐次人力と出力、及び符号分析信号発生器を 設けることにより、回路を内部で容易にテスト可能である。

＋ｅ＋相、１．ｍＡｍ−−ｗＮｏＰｃ工／１１５９１１０５９１４国際調査報告

Claims (15)

【特許請求の範囲】
1. １．マトリックス乗算とコンポリューション演算を選択的に行う回路であって、 マトリックス乗算モードとコンポリューション・モードのいずれかの選択に応じ て入力の経路を指定する入力経路指定手段と、選択に応じて経路の指定された入 力を用いてマトリックス乗算とコンポリューション演算のいずれかを実行する演 算手段を有することを特徴とする。
2. ２．前記入力経路指定手段が、入力を記憶し前記演算手段に送り込むバッファ・ レジスタとマルチプレクサを有することを特徴とする請求項１記載の回路。
3. ３．前記演算手段が、 係数を記憶する係数記憶レジスタ、 前記入力経路指定手段と前記係数記憶レジスタに接続されているマルチプライア と、前記マルチプライアに接続されている加算器を有することを特徴とする請求 項１記載の回路。
4. ４．前記演算手段がさらに前記加算器にマルチプライアの出力を送り込む出力経 路指定手段を存することを特徴とする請求項３記載の回路。
5. ５．前記回路は複数のデータ入力と一つのモード入力を有し、前記入力経路指定 手段が、 データ入力と前記演算手段に接続されている入力バッファ・レジスタ、データと モード選択入力と前記入力バッファ・レジスタに接続されている第１マルチプレ クサ、 前記第１マルチプレクサと前記演算手段に接続されている第１記憶バッファ・レ ジスタ、 データとモード選択入力と前記第１記憶バッファ・レジスタに接続されている第 ２マルチプレクサ、及び 前記第２マルチプレクサと前記演算手段に接続されている第２記憶バッファ・レ ジスタより構成されていることを、特徴とする請求項第１記載の回路。
6. ６．前記演算手段が、 係数記憶用係数レジスタ、 前記入力バッファ・レジスタと前記係数レジスタに接続されている第１マルチプ ライア、 前記第１記憶バッファ・レジスタと前記係数レジスタに接続されている第２マル チプライア、 前記第２記憶バッファ・レジスタと前記係数レジスタに接続されている第３マル チプライア、 前記第１マルチプライアに接続されている第１加算器、前記第２マルチプライア に接続されている第２加算器、前記第３マルチプライアに接続されている第３加 算器、及び前記第１、第２と第３加算器に接続されている第４加算器を有するこ とを、特徴とする請求項５記載の回路。
7. ７．データ入力を介して入力を受け、モード入力を介してモード選択を行って選 択的にマトリックス乗算とコンポリューションを行うための回路であって、前記 データ入力に接続されている第１入力レジスタ、第１係数レジスタ、 前記第１入力と係数レジスタに接続されている第１マルチプライア、前記第１マ ルチブライアに接続されている第１出力レジスタ、前記第１出力レジスタに接続 されている第１加算器、前記データ入力、前記第１力レジスタと前記モード選択 入力に接続されている第１マルチプレクサ、 前記第１マルチプレクサに接続されている第２入力レジスタ、第２係数レジスタ 、 前記第２入力と係数レジスタに接続されている第２マルチプライア、前記第２マ ルチプライアに接続されている第２出力レジスタ、前記第２出力レジスタに接続 されている第２加算器、前記データ入力、前記第２入力レジスタと前記モード選 択入力に接続されている第２マルチプレクサ、 前記第２マルチプレクサに接続されている第３入力レジスタ、第３係数レジスタ 、 前記第３入力と係数レジスタに接続されている第３マルチプライア、前記第３マ ルチプライアに接続されている第３出力レジスタ、前記第３出力レジスタに接続 されている第３加算器、前記第１、第３と第３加算器に接続されているバッファ ・レジスタ、前記バッファ・レジスタに接続されている第４加算器、及び前記第 ２と第４加算器と前記モード入力と接続されている出力マルチプレクサより構成 されることを特徴とする。
8. ８．マトリックス乗算とコンポリューションを選択的に実行するための集積回路 であり、 基板上に行と列のマトリックスに配列されているマルチプライア、対応する行の 前記マルチプライアに接続され、前記マルチプライアの対応する行に設けられて いる加算器、及び 前記加算器に接続され、行の一つに設けられているコンポリューション加算器よ り構成されることを特徴とする。
9. ９．前記マルチプライアの各々が、逐次あるいは並列にロードまたはアンロード 可能な係数レジスタを有することを特徴とする請求項８記載の集積回路。
10. １０．前記マルチプライアの各々がさらに、逐次あるいは並列にロードまたはア ンロード可能なデータ・レジスタを有することを特徴とする請求項９記載の集積 回路。
11. １１．前記マルチプライアの各々がさらに、逐次あるいは並列にロードまたはア ンロード可能な結果レジスタを有することを特徴とする請求項１０項記載の集積 回路。
12. １２．マルチプライアの各々がさらに、前記結果レジスタの並列出力と前記結果 レジスタの逐次入力の間、前記マルチプライアの出力、そして前記結果レジスタ のステージ間に接続されている符号分析回路を有することを特徴とする請求項１ １項記載の集積回路。
13. １３．前記マルチプライアの各々がさらに、前記係数記憶レジスタに接続され、 前記記憶レジスタにロード可能な入力またはハードワイアされた係数を供給する ことを特徴とする請求項９項記載の集積回路。
14. １４．マトリックス乗算とコンポリューションを選択的に実行するための集積回 路であって、 基板上に列と行のマトリックス配置されるマルチプライア、このマルチプライア は、 ハードワイアされた入力の一つと入力係数を選択するためのマルチプレクサを有 し、疑似ランダムテスト信号を逐次ロード可能な係数レジスタ、結果レジスタ、 この結果レジスタは信号分析逐次出力回路、疑似ランダム・テスト信号を生成す るデータ・レジスタ、及び前記係数レジスタ、結果レジスタ及びデータ・レジス タに接続されている符号付きマルチプライアを有する、対応する行の前記結果レ ジスタに接続され、対応する行に設けられているカラム加算器、及び 前記カラム加算器に接続され、行の一つに投げられているコンポリューション加 算器より構成されることを、特徴とする。
15. １５．マトリックス乗算とコンポリューション演算を選択的に実行する回路であ り、 入力記憶レジスタと、 記憶された入力を用いてマトリックス乗算とコンポリューシヨン演算のいずれか を実行する選択的演算回路を有することを特徴とする。