JPS63684A

JPS63684A - 補間拡大演算回路

Info

Publication number: JPS63684A
Application number: JP61142933A
Authority: JP
Inventors: Takao Nagaoke; 永桶　隆雄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-06-20
Filing date: 1986-06-20
Publication date: 1988-01-05
Anticipated expiration: 2011-12-25
Also published as: JP2568179B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要〕画像の拡大補間は複数の画素データを順次読出して演算
するため、全画面を演算するのに多大な時間を必要とす
る。本発明は少な（とも１ラインの画像データをライン
バッファに格納するとともに、演算に必要な画素データ
をほぼ同時に読出して演算し、得られた画像データをほ
ぼ同時に出力のラインバッファに格納して、演算処理の
高速化を計っている。

〔産業上の利用分野〕

本発明は画像処理装置に係り、特に画像情報を補間拡大
する補間拡大演算回路に関する。

〔従　来　技　術〕

一般的に画像情報はｍ　ｘ　ｎなる画素で構成されるが
、例えば高精度表示可能な表示装置で表示す場合には画
像情報を拡大しなくてはならない。

例えば−辺が２倍の表示密度を有する表示装置の場合に
は、画像情報の１１ＦＢのドツトを２×２ドツトすなわ
ち４ドツトに割当てて表示しなくてはならない。単に１
個のドツトを同一情報として４個のドツトに割当てるよ
うにした場合には、高精度表示であるにもかかわらず表
示画像は４個のドットが１画素となってしまう。これを
防止する為、従来では画像情報の補間拡大を行っている
。

補間拡大の方法には各種あるが、−船釣にはｍ×ｎ画素
より構成される画像情報の１列分をＭ×Ｎ画素より構成
される画像情報の複数列に補間拡大し、さらに次の入力
のｍ×ｎ画素の１列分の情報を拡大してＭＸＮ画素より
構成される複数列分の画像情報に変換する等のように順
次補間拡大する方法が多く用いられている。

〔発明が解決しようとする問題点〕

前述した従来の補間拡大の方法は、ＭＸＮ画素の補間拡
大情報を得るためにｍ×ｎ画素の情報を１画素単位で読
出して処理しなくてはならない。

また、得られたＭＸＮ画素の補間拡大情報をフレームメ
モリ等に格納するためには、同様に一画素単位で格納し
なくてはならない。

このため、補間拡大演算処理が高速でできたとしても、
全画面の処理を行うと、処理が遅くなってしまうという
問題を有していた。

本発明は上記従来の欠点に鑑み、全画面の補間拡大処理
を高速で行う補間拡大演算回路を提供することを目的と
する。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

１はｍ　Ｘ　ｎ画素より構成される画像情報の少なくと
も１個の画素データが入力端子ＩＮより加わり、そのデ
ータを順次シフトして複数ドツトの画素データを並列に
出力するラインバッファ、２はラインバッファより出力
される複数ドツトの画素データを用いてＭＸＮ画素を構
成する画像情報の複数個の画素の補間拡大データを出力
する補間拡大演算回路である。

〔作　　　用〕

ｍ×ｎ画素より構成される画像情報の少なくとも１個の
画像データが入力端子ＩＮに順次加わり、ラインバッフ
ァ１はそのデータを順次シフトする。

そして、補間拡大回路２で補間拡大すべきデータ例えば
ｍ×ｎ画素のうちの特定の範囲のｋＸβ画素のデータを
並列に出力する。その出力データは補間拡大演算回路２
に加わり、補間拡大データを作成し出力する。その出力
される補間拡大データはＭＸＮ画素より構成される画像
情報を構成するデータであり、特定範囲単位での画像デ
ータが順次加わるので、パイプライン処理が可能となる
。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例の回路構成図である。

ｍ×ｎ画素を構成する画像データは、横１判続いて次の
横１列のように画像を構成する画素をスキャンするごと
く順次画素単位で入力端子ＩＮに加わる。そして、ｈ段
のシフトレジスタ３と２段のシフトレジスタ４に入力し
て、制御回路６より加わる基本クロックで順次シフトす
る。例えばｍ個の画素データが加わった時にはｍ個の画
素データすなわち画像を構成する横１列のデータがシフ
トレジスタ３に記憶される。

ｈ段のシフトレジスタの出力は２段のシフトレジスタ５
に加わっている。本発明の実施例においては、１列の画
像情報すなわちｍ個の画像情報の最終データに空白デー
タを加えて、最終端の画像情報を処理している。後述す
るがたとえば２×２で処理する時には、１個の空白画素
データを必要とする。すなわちｈａのシフトレジスタは
（ｍ＋１）段のシフトレジスタである。よって、横１列
のデータ（空白データを含む）がシフトレジスタ３に記
憶された後に、２個の画素データが入力されると、シフ
トレジスタ５には最初に入力した画素データとその次に
入力したデータとが格納される。また、シフトレジスタ
４には、２段目の画素データの最初とその次の画素デー
タが格納される。

たとえば第４図（ａ）に示すように３×３の画素データ
である時には、３個のデータＣ１ｌ、Ｃ１２゜Ｃ１３が
ｈｌシフトレジスタ３に格納された後、２個のクロック
で２個のデータＣ１１，Ｃ１２が２段シフトレジスタ５
に格納されると同時にｍｆｌｌの後につづく２個のデー
タＣ２１，Ｃ２２が２段シフトレジスタ４に格納される
。すなわち、２段シフトレジスタ４．５にはデータｃｔ
ｉ、Ｃ１２゜Ｃ２１，Ｃ２２が格納される。そして、次
のクロックで２段シフトレジスタ５にはデータＣ１２゜
Ｃ１３，２段シフトレジスタ４にはＣ２２，Ｃ２３とな
る。尚、本発明の実施例においては後述するが、４個の
組合せたデータで４個の補間拡大を行い、画素を右方向
ヘシフトした４個のデータで４個の補間拡大を行ってい
る。そして、その取り込み処理を順次行っている。

前述した４個のデータは順次補間拡大回路７に加わる。

第３図は補間拡大演算回路７の詳細な回路図であり、４
個の演算回路１３〜１６と制御回路７より成る。演算回
路１３〜１６には入力Ｄ１〜Ｄ４がそれぞれ加わってい
る。そして、演算回路１３〜１６にはさらに制御回路１
７からの演算制御信号が加わる。

第３図に示した本発明の実施例においては、３×３の画
像データを６×６の画像データに補間拡大する回路であ
る。第４図（ａ）は３×３画素の画像データを説明する
図、第４図（ｂｌは６×６画素の画像データを説明する
図である。

本発明の実施例では、第４図（ａ）における３×３画素
の内の２×２画素を用いて第４図ｆｂｌにおける２×２
画素のデータを第２図の演算処理回路１３〜１６によっ
て作成している。第５図（ａ）〜第１３図（ａｌは演算
処理回路１３〜１６に加える２×２画素の切り出しデー
タを説明する図であり、第５図（ｂｌ〜第１第１由た演算処理回路１３〜１６によって演算処理して得られ
た２×２画素の補間拡大データを対応する位置に格納す
る説明図である。前述したように３×３画素の画像デー
タはそれぞれ上下左右で隣合う即ちＣ１１・Ｃ１２・Ｃ
２１・Ｃ２２，ＣＩ２・Ｃ１３・Ｃ２１・Ｃ２３，Ｃ１
３・Ｃ２３，Ｃ２１・Ｃ２２・Ｃ３１・Ｃ３２，Ｃ２２
・Ｃ２３・Ｃ３２・Ｃ３３，Ｃ２３・Ｃ３３，Ｃ３１・
Ｃ３２、Ｃ３２・Ｃ３３，Ｃ３３を順次切り出す、叩ち
画像メモリ　（図示しない）より読出してｈ段しジスタ
３、２段レジスタ４，５によって演算処理回路１３〜１
６に加えている。そして、これらの画像データより４個
（２　ｘ　２）の補間拡大データを求め出力０１〜０４
している。この出力０１〜０４は６×６画素の画像デー
タＳｌｌ・Ｓ１２・Ｓ１３・Ｓ１４．Ｓ２１・Ｓ２２・
Ｓ２３・Ｓ２４、Ｓ３１・Ｓ３２，３３３・Ｓ３４，Ｓ
４１・Ｓ４２・Ｓ４３・Ｓ４４，Ｓ５１・Ｓ５２・Ｓ５
３・Ｓ５４．Ｓ６１・Ｓ６２・Ｓ６３・Ｓ６４。

Ｓ７１・３７２・Ｓ７３・３７４，Ｓ８１・Ｓ８２・Ｓ
８３・Ｓ８４，Ｓ９１・３９２・Ｓ９３・３９４にそれ
ぞれ対応している。尚、２×２画素のデータのうち、右
端や下端において存在しない画素の場合には例えば空白
データを用いて、演算処理回路３〜６は演算する。

各演算回路３〜６にはそれぞれ切り出した４個のデータ
が加わっており、この４個のデータから１個（画素）の
画像データを求めている。この４個の画像データから１
個の補間拡大データを得る為の演算は制御回路７からの
演算制御信号によって決定される。

第１４図は演算処理回路３の詳細な回路構成図である。

入力データＤ１〜Ｄ４は演算回路１８〜２１に対応して
加わっている。演算回路１８〜２１は後述するが、乗算
器、加算器、割算器を有している。

制御回路７からはランダムアクセスメモリ　（ＲＡＭ）
２２に対し、アドレス信号ＡＤ＋〜ＡＤ３とデータ信号
ＤＸ＋〜ＤＸａが加わっており、演算に必要なデータ例
えば加数、乗数、割数等が格納される。そして、アドレ
ス信号ＡＤ＋〜ＡＤ３で指示された内容のデータが演算
回路工８〜２１に加わる。この定数を用いて演算回路は
、加算、乗算、割算等を行う。演算回路１８〜２１は制
御回路１７からの選択信号ＳＥＩ，ＳＥ２が加わってお
り、演算回路１８〜２１はこの選択信号ＳＥ＋。

ＳＥ２で指示される演算結果を選択して合成回路２３に
加える。合成回路２３は固定の演算を行う回路であり、
例えば４個の演算回路１８〜２１から加わる演算結果を
累算して補間拡大の１画素のデータとして出力する。演
算処理回路１４〜１６も同様の回路であり、これらの４
個の回路によってそれぞれ各１画素のデータ０１〜ｏ４
が得られる。

第１５図は演算回路１８の詳細な回路構成図である。入
力データ即ち２×２画素のうちの１個のデータＤ１が乗
算器２４、加算器２５、割算器２６に加わっている。そ
して、ランダムアクセスメモリ２２が出力される１１固
のデータがレジスタ２７．２８．２９を介してそれぞれ
乗算器２４．加算ｒｒ２５．割算器２６に加わっている
。乗算器２４は入力データＤ１とレジスタ２７より加わ
るデータを乗算する回路、加算器２５は入力データＤ１
とレジスタ２８より加わるデータを加算する回路、割算
器２６は入力データＤ１をレジスタ２９の内容で割算す
る回路である。

レジスタ２７〜２９にはランダムアクセスメモリ２２か
らのデータが共通に加わるように接続されているが、レ
ジスタ２７〜２９には図示しないが取込クロック信号が
加わっているので、ランダムアクセスメモリ２２より出
力される演算データを取込む。この取込みによって、前
述した乗算、加算、割算等の演算における定数はそれぞ
れ異なった値とすることができる。これらの乗算器２４
、加算器２５、割算器２６によって演算された結果はセ
レクタ３０で選択されて前述した合成回路２３で合成さ
れる。セレクタ３０は制御回路１７から出力される選択
信号ＳＥＩ、ＳＥ２によって例えば順次乗算結果、加算
結果、割算結果を選択し、合成回路２３は制御回路１７
より出力される選択信号ＳＥＩ、ＳＥ２で選択された演
算結果を合成する。第１４図では、演算回路１８の詳細
な回路であるが、第１３図の演算回路１９．　２０．　
２１も同様であり、これらの回路１８〜２１によって４
個の補間拡大データが得られる。

これらの各演算における定数は予めランダムアクセスメ
モリ２２に格納されており、アドレス信号ＡＤ＋〜ＡＤ
３によって選択されてそれぞれのレジスタ２７〜２９に
格納され、さらに制御回路１７の制御によって１個の画
像データに対する演算が選択されて合成回路２３で合成
される。よって、合成回路２３で得られる即ち合成回路
２３から出力される１−ドツトに対する補間拡大データ
は切り出した４個の画像データを考慮した演算結果とな
る。この演算結果は、セレクタ３０で選択できるととも
に、演算における定数も目的の値とすることができるの
で、合成回路２３より得られる補間拡大データは、各回
路で決定されるのではなく、制御回路から出力される各
種の信号によって決定される。即ち制御回路の制御と演
算に必要な定数を変えることによって各種の補間拡大方
法による拡大画像データを得ることができる。

第２図にもどって再度説明する。

前述した動作によって補間拡大演算回路７は４個の切出
した画素データから４個の補間拡大データを出力する。

そしてそのデータは選択回路８に加わる。本発明の実施
例においては、補間拡大した結果は４画素のデータ０１
〜０４であるが、データ０１，０２とデータ０３，０４
とは結果が格納される列が異なる。これを選択するのが
選択回路日の出力が加わる選択回路９である。この２（
固の選択回路によってデータ０１．０２が上位ラインバ
ッファ１０．データ０３，０４が下位ラインバッファ１
１に加わる。すなわち１　＋［！］の画像データが加わ
り、補間拡大演算回路７で補間拡大されたデータ０１〜
０４のうちのデータＯ＋かまず選択回路８で選択される
とともに、選択回路９でラインバッファ１０に出力され
る。次には選択回路８でデータ０２が選択され２選択回
路９でラインバッファ１０に出力される。次のデータ０
３．０４が各々選択回路８で選択された時には選択回路
９でラインバッファ１１に出力される。

補間拡大演算回路７によって１列分のデータが処理され
た時には、ラインバッファ１０とラインバッファ１１に
は各列の補間拡大データが格納される。選択回路１２に
はラインバッファ１０，１１の出力が加わっており、１
列分のデータを選択して図示しない拡大画像メモリに列
単位で続出して出力する。例えば、６×６の補間拡大画
像データを得る時には６データを１列とした単位で、出
力される。前述した、選択回路８，９．１２は制御回路
６の制御信号によって選択動作し、ラインバッファ１０
．１１は制御回路６からの取込みがクロックによってデ
ータを取込むとともに、出力クロックによってデータを
選択回路１２に出力する。

一方、次の列を演算する時には、ｈ段のシフトレジスタ
には次の列を処理する。例えば第４図に示すデータＣ１
ｌ、Ｃ１２，Ｃ１３が格納されていて前述した処理がな
された後ではｈ段シフトレジスタ３にはＣ２１，Ｃ２２
，Ｃ２３が格納されている。これにより、前述した動作
と同様に１列分の拡大補間がなされる。この動作の繰り
返しによって、順次拡大補間処理がなされる。なお、第
５図〜第１３図に示すように、３×３の画像の右端と下
端部は空白データを用いて処理を行うため、１列のデー
タ３個を取込んだ後には１個の空白データを取込むよう
に制御回路６は図示しない画像メモリをアクセスする。

また、選択回路１２によって１列車位での書込みは、同
様に制御回路６によって図示しない拡大画像メモリに格
納される。すなわち、第４図に示すような補間拡大処理
の時には、６個の画素データを１列として、２列分を書
込む。この書込みの時には前述した補間拡大処理は停止
している。

第２図、第３図、第１４図、第１５図における各入力、
各出力の画像データは１本の線で表しているが、これは
１ビツトデータではなく、複数のビットデータを表して
いる。またこの処理は白黒とは限らず例えば３原色の各
色に対し行うように図示しない回路によって制御される
。

第２図に示した本発明の実施例においては、３×３画素
の画像データを２×２画素で切り出して２×２画素の拡
大データを求めているが、これに限らず例えば４×４画
素切り出しと演算を可能なように構成しておけば、２×
２画素、３×３画素、４×４画素における補間拡大演算
が任意に行え、さらにその演算処理も任意に行える補間
拡大回路が可能となる。

〔発明の効果〕

以上のべたように、本発明は補間拡大処理を行う時に必
要とするデータを順次レジスタに取込んで１クロツクで
複数個のデータの組を補間拡大回路に加えるものであり
、本発明によれば、全画面の補間拡大処理を高速で行う
補間拡大演算回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例の回路構成図、第３図は補間拡
大回路の回路構成図、第４図（ａｌは３×３画素の画像データを説明する図、第４図（ｂ）は６×６画素の画像データを説明する図、第５図（ａｌは２×２画素の切り出しを説明する図、第
５図（ｂ）は２×２画素の補間拡大を説明する図、第６
図（ａ）は２×２画素の切り出しを説明する図、第６図
（ｂ）は２×２画素の補間拡大を説明する図、第７図（
ａｌは２×２画素の切り出しを説明する図、第７図（ｂ
）は２×２画素の補間拡大を説明する図、第８図［ａ）
は２×２画素の切り出しを説明する図、第８図（ｂ）は
２×２画素の補間拡大を説明する図、第９図（ａ）は２
×２画素の切り出しを説明する図、第９図（ｂ）は２×
２画素の補間拡大を説明する図、第１０図（ａ）は２×
２画素の切り出しを説明する図、第１０図（ｂ）は２×２画素の補間拡大を説明する図、第１１図（ａ）は２×２画素の切り出しを説明する図・第１１図（ｂｌは２×２画素の補間拡大を説明する図、第１２図（ａｌは２×２画素の切り出しを説明する図、第１２図（ｂ）は２×・２画素の補間拡大を説明する図
、第１３図（ａ）は２×２画素の切り出しを説明する図、第１３図（ｂ）は２×２画素の補間拡大を説明する図、第１４図は演算処理回路の詳細な回路構成図、第１５図
は演算回路の詳細な回路構成図である。１・・・ラインバッファ、２・・・補間拡大回路。

Claims

【特許請求の範囲】ｍ×ｎ画素より構成される画像情報の少なくとも１個の
画素データが順次加わり、シフトして前記画像情報の複
数個の画素データを出力するラインバッファ（１）と、該ラインバッファ（１）より加わる複数個の画素データ
から、Ｍ×Ｎ画素を構成する画像情報の複数個の画素の
補間拡大データを作製し出力する補間拡大演算回路（２
）とより成ることを特徴とした補間拡大演算回路。