JPH06230768A

JPH06230768A - 画像メモリ装置

Info

Publication number: JPH06230768A
Application number: JP5014376A
Authority: JP
Inventors: Yoichi Katayama; 陽一片山; Hidenobu Harasaki; 秀信原崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-02-01
Filing date: 1993-02-01
Publication date: 1994-08-19
Anticipated expiration: 2011-01-10
Also published as: US5376973A; JPH081556B2

Abstract

(57)【要約】【目的】複数のフレームメモリから補間に必要な複数の
画像データを同時平行的に取り出し、補間処理を短縮さ
せることを可能とする。【構成】補間に必要な画像データ数に等しい数のデコー
ダ２０〜２３を設け、外部からの補間命令に応じて２次
元アドレスをアドレス発生回路１０で発生させ、前述の
デコーダ２０〜２３に加え、それぞれのデコーダ２０〜
２３により予め与えられてある変換規則により２次元ア
ドレスを変換した変換アドレスを出力させ、これら変換
アドレスを予め画像データを記憶しているデコーダ２０
〜２３と同数のフレームメモリ３０〜３３に加え、フレ
ームメモリ３０〜３３から該当する画像データをデータ
並び替回路４０に出力させ、画像データの並び替を行
い、その出力を補間演算回路４１に加え、別途加えられ
る２次元アドレスと前述の画像データにより画像データ
の線形補間を行い外部に出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像メモリ装置に関し、
特に動画像処理において、フレームメモリから補間デー
タを連続的に得る画像処理装置に関する。

【０００２】

【従来の技術】従来、ディジタル画像データをフレーム
メモリから、画像データに基づいて補間演算を行ない読
み出す方式については、特開昭６０ー２１６７７号公報
に記載されているような技術が知られている。

【０００３】この従来方式は、画像データを格納するフ
レームメモリが、奇数ラインの画像データを格納する奇
数フィールドメモリと偶数ラインの画像データを格納す
る偶数フィールドメモリとからなり、Ｈ（水平）方向及
びＶ（垂直）方向にそれぞれ１部を重複させるような態
様でフレームメモリから順次に読み出すことにより、近
傍補間に必要なデータをフレームメモリから読み出すこ
とを可能とし、フレームメモリに格納されていない任意
の座標データも高速に補間処理することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
従来技術では、フレームメモリからのデータの読み出し
はライン毎に交互に行なわれ、かつフレームメモリから
順次にデータを読み出す方式になっている。更に、補間
演算を可能とするために、フレームメモリからのデータ
読み出しにおいて、画素データを重複させるという複雑
な読み出し方式になっている。そのため、例えば単純な
４点補間計算の際に、ライン毎に２回に分けてデータを
読み出さなければならず、更に各ラインごとのデータ読
み出しも逐次に行なわれ、補間に必要なデータを同時に
読み出すことは不可能である。また、上述の従来技術で
は、データ読み出しのためのタイミング制御回路を必要
としている。

【０００５】本発明の目的は、データの読み出しにおい
てタイミング制御回路を要さず、しかも容易にフレーム
メモリから補間に必要なデータを同時に読み出すことに
より、補間データを連続的に読み出せる手段を提供する
ことにある。

【０００６】

【課題を解決するための手段】本発明の画像メモリ装置
は、外部から座標位置を指定した補間命令が入力される
と、前記指定された座標位置に対応した２次元アドレス
を生成し出力するるアドレス発生回路と、予め外部から
入力された前記座標位置の周囲近傍の画像データを一時
記憶し変換アドレスが入力されると前記変換アドレスに
対応する画像データを出力する複数のフレームメモリ
と、前記フレームメモリに出力側が１対１に接続され前
記２次元アドレスを入力とし前記入力された２次元アド
レスに対して予め定められた互いに異る変換規則により
前記フレームメモリ中に存在するデータの持つアドレス
の内の一つのアドレスにそれぞれ変換し前記変換アドレ
スとしてそれぞれ同時に平行して個別に出力する複数の
アドレスデコーダと、前記複数のフレームメモリの出力
する画像データのすべてを個別の入力とし前記アドレス
を基に前記フレームメモリの出力する画像データに対応
する前記変換アドレスが予め定められた順序になるよう
に前記複数の画像データの並び替えを行ない前記それぞ
れの画像データ別にそれぞれ同時に平行して出力するデ
ータ並び替回路と、前記２次元アドレスおよび前記デー
タ並べ替回路から出力される複数の画像データを個別の
入力とし前記２次元アドレスを基に予め定められた演算
式に基づいて前記外部から指定された座標位置の画像デ
ータの補間値を算出し出力する補間演算回路とを備えて
構成されている。また、第２の発明の画像メモリ装置
は、外部から座標位置を指定した補間命令が入力される
と、前記指定された座標位置に対応した２次元アドレス
を生成し出力するアドレス発生回路と、予め外部から入
力された前記座標位置の周囲近傍の複数の画像データを
一時記憶し変換アドレスが入力されると前記変換アドレ
スに対応する画像データを出力する複数のフレームメモ
リと、前記フレームメモリに出力側が１対１に接続され
前記２次元アドレスを入力とし前記入力された２次元ア
ドレスに対して予め定められた互いに異る変換規則によ
り前記フレームメモリ中に存在するデータの持つアドレ
スの内の一つのアドレスにそれぞれ変換し変換アドレス
としてそれぞれ同時に平行して個別に出力する複数のア
ドレスデコーダと、前記複数のフレームメモリから出力
される画像データすべてを入力とし前記入力された複数
の画像データを画像データのレベルについて昇順または
降順の何れか一つの順に並べ予め定められた順位の一つ
のデータを抽出し補間データとして出力するかあるいは
予め定められた特定の複数の順位に該当するそれぞれの
画像データの平均値を算出し補間データとして出力する
補間演算回路とを備えて構成されている。

【０００７】

【作用】本発明においては、複数のフレームメモリをイ
ンターリーブ構成にし、予めこれらの複数のフレームメ
モリに画像データを一時的に記憶させておき、これらの
フレームメモリに互いに相異なる換算式に基づくフレー
ムメモリに加える変換アドレスを複数のアドレスデコー
ダにより生成し、同時平行的に複数のフレームメモリに
それぞれ加え、補間すべき座標位置の近傍データをこれ
ら複数のフレームメモリより同時に出力させ、これらの
近傍データを補間演算回路に同時に平行して入力させ、
パイプラインに所望の係数を発生させ、この係数と前述
の近傍データとの予め定められた演算式に基づく積和演
算を行い補間データを算出し出力させるか、または、同
時入力データの非線形演算をパイプライン演算を行う補
間演算回路を備えることにより、フレームメモリに記憶
されていない中間の所望の座標位置の補間データ出力を
１データアクセス時間で得ることを実現する。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００９】図１は本発明の画像メモリ装置の一実施例
を示すブロック図である。

【００１０】本実施例の画像メモリ装置は、図１に示す
ように、外部から座標位置を指定した補間命令が入力さ
れると該当する２次元アドレス（水平方向と垂直方向の
アドレス）を生成し出力するアドレス発生回路１０、ア
ドレス発生回路１０から２次元アドレスが出力される
と、入力された２次元アドレスに対して予め定められた
変換規則に従って補間点についてのアドレスをそれぞれ
生成し変換アドレスとして出力するアドレスデコーダ２
０〜２３と、外部から加えられるシステムクロックに同
期して外部から加えられる画像データを記憶し、アドレ
スデコーダ２０〜２３の内の何れか一つから前述の変換
アドレスが出力されると、その内部の変換アドレスに記
憶している画像データを後述するデータ並び替回路４０
にそれぞれ出力するインターリーブ構成のフレームメモ
リ３０〜３３と、フレームメモリ３０〜３３から出力さ
れる画像データをその変換アドレスについて予め定めら
れている順になるように並び替え、その結果を出力する
データ並び替回路４０と、データ並び替回路４０の出力
を基に補間データを生成し前述のシステムクロックに同
期して出力する補間演算回路４１とから構成されてい
る。

【００１１】以下に、周囲４近傍の補間を行う場合の図
１に示されている画像メモリ装置の動作を説明する。

【００１２】図１中で、構成要素を結ぶ線上に斜線が記
入されているものは、実際には複数の線が存在するが、
これら複数の線を一本の線で代表していることを示して
いる。後述する図２においても同様な表示がなされてい
る。

【００１３】アドレス発生回路１０は、外部から補間す
べき座標位置を指定した補間命令が加えられると、この
補間命令で指定される補間したい座標に該当するフレー
ムメモリ内の読み出したいデータのｘ（水平）およびｙ
（垂直）方向の座標に該当する２次元アドレスをアドレ
スデコーダ２０〜２３のそれぞれと補間演算回路４１お
よびデータ並び替回路４０に出力する。

【００１４】デコーダ２０〜２３のそれぞれはアドレス
発生回路１０から出力される座標について、以下に示す
アドレス変換規則に従った変換アドレスを生成し、フレ
ームメモリ３０〜３３へそれぞれ出力する。

【００１５】すなわち、アドレスデコーダ２０が生成す
る変換アドレスはフレームメモリ３０へ、アドレスデコ
ーダ２１が生成する変換アドレスはフレームメモリ３１
へ、以下、同様にして、アドレスデコーダ２２の生成す
る変換アドレスはフレームメモリ３３へ出力される。

【００１６】図３は、アドレスデコーダ２０〜２３のそ
れぞれが出力する変換アドレスの変換規則の一例を示す
説明図である。

【００１７】図３において、ＸとＹとは、各アドレスデ
コーダ２０〜２３に対して入力されるアドレス発生回路
１０の出力する水平方向および垂直方向の座標値（アド
レス発生回路１０の出力するｘ方向およびｙ方向の２次
元アドレス）すなわち、２次元アドレスの整数部を示
し、図３に示してあるアドレス整数部の括弧内の値、す
なわち、Ｘについてのｘ_n-1…ｘ₁ｘ₀は２進数表記で
のＸの値を表わし、Ｙについてのｙ_n-1…ｙ₁ｙ₀は二
進数表記でのＹの値を示すものとする。

【００１８】また図３図中のｘ₀およびｙ₀はそれぞれ
ＸとＹとの整数部の２進数表記の値についてのＬＳＢ
（リースト・スィグニフィカント・ビット）を表わし、
ｘ_n-1とｙ_n-1は、それぞれＸとＹの整数部の二進数表
記での最高位の桁の値である。

【００１９】図３中の「ｔｈｒｏｕｇｈ」および「ａｄ
ｄ＋＋」は入力されたアドレスの値であるＸとＹに対す
る出力処理を表わし、「ｔｈｒｏｕｇｈ」は入力成分を
そのまま変換アドレス値として出力し、「ａｄｄ＋＋」
は入力成分に対し１を加算したものを変換アドレス値と
して出力することを表わす。各アドレスデコーダ２０〜
２３は入力されたＸ方向およびＹ方向の２次元アドレス
値（ｘ，ｙ）の内でその整数部分のＬＳＢの値が０か１
であるかに従って、図３に示されている変換規則に従っ
て、入力されたアドレス値の内の整数部分をそのまま出
力するか、あるいは、入力されたアドレスの値の整数部
分に１を加算したものの内の何れか一方を出力すること
になる。たとえば，アドレス発生回路１０が２次元アド
レスとして（４．５，５．５）をアドレスデコーダ２０
〜２３に対し出力したとすると、Ｘの値（Ｘ方向のアド
レス値の整数部）は１０進数で４であり、これを２進数
表記にすると１００であるから、ＬＳＢは０であるの
で、アドレスデコーダ２０は、アドレスデコーダのＸ方
向のアドレス入力４．５の整数部４をそのままＸ方向の
変換アドレス値として出力する。また、アドレスデコー
ダ２０〜２３に入力されるＹ方向の２次元アドレスの一
つは５．５であり、この２進数表記は１０１であり、そ
のＬＳＢは１であるから、入力された５．５の整数部に
１を加算した値である６をＹ方向の変換アドレス値とし
てアドレスデコーダ２０がフレームメモリ３０に出力す
る。

【００２０】アドレスデコーダ２１は、上述の入力の内
でＸ方向のアドレス値に対しては、入力された整数値４
をそのまま出力し、Ｙ方向のアドレス値である５．５の
整数部５をそのまま出力する。以下、同様に、上述と同
一のアドレス発生回路１０からの出力に対して、アドレ
スデコーダ２２はＸ方向の変換アドレス値として５を、
またＹ方向の変換アドレス値として６を出力し、アドレ
スデコーダ２３は、それぞれ、Ｘ方向の変換アドレスと
して５を、Ｙ方向の変換アドレスとして５を出力する。

【００２１】これらアドレスデコーダ２０〜２３の出力
は、それぞれ、フレームメモリ３０〜３３に対して変換
アドレスとして加えられる。フレームメモリ３０〜３３
にはそれぞれ、たとえば、画像データ（動画像データ）
１画面分のデータが、画面上に表示すべきアドレスに対
応して、上述の変換アドレスが加えられる直前となるご
とに、図示されていない外部から入力され記憶される。

【００２２】アドレスデコーダ２０〜２３からの上述し
た変換アドレスがそれぞれフレームメモリ３０〜３３に
加えられると、フレームメモリ３０〜３３のそれぞれか
ら、入力された変換アドレスに該当するアドレスに記憶
されている動画像データがデータ並び替回路４０に同時
にパイプライン状（平行的）に出力される。

【００２３】ここで、補間演算回路４１は、以下の
（１）式に示す線形補間演算である積と和の演算を行
い、補間したデータであるｄａｔａ［ｘ，ｙ］を出力す
るように構成されている。ｄａｔａ［ｘ，ｙ］＝ｄｘ・ｄｙ・ｄａｔａ［Ｘ＋１，Ｙ＋１］＋（１−ｄｘ）・ｄｙ・ｄａｔａ［Ｘ，Ｙ＋１］＋ｄｘ・（１−ｄｙ）・ｄａｔａ［Ｘ＋１，Ｙ］＋（１−ｄｘ）・（１−ｄｙ）・ｄａｔａ［Ｘ，Ｙ］…（１）ただし、ｘとｙはそれぞれアドレス発生回路１０が出力
するＸ方向およびＹ方向の２次元アドレスであり、ｄｘ
とｄｙとは、アドレス発生回路１０が出力する２次元ア
ドレスについてのＸ方向およびＹ方向のアドレス値のそ
れぞれ小数部であり、ＸとＹとはそれぞれその整数部で
あり、ｄａｔａ［Ｘ，Ｙ］は、垂直方向と水平方向のア
ドレスがそれぞれＸおよびＹであるフレームメモリに記
憶されている画像データの値である。

【００２４】すなわち、所望の位置ｘ，ｙにおける画像
データの補間データであるｄａｔａ［ｘ，ｙ］が補間演
算回路４１により算出され出力される。

【００２５】補間演算回路４１の入力線Ａ〜Ｄ、すなわ
ち、データ並び替回路４０からの入力線はそれぞれ、図
１上で上方から下方へ順に、たとえば、入力線Ａがｄａ
ｔａ［Ｘ＋１，Ｙ＋１］対応、入力線Ｂがｄａｔａ
［Ｘ，Ｙ＋１］対応、入力線Ｃがｄａｔａ［Ｘ＋１，
Ｙ］対応および入力線Ｄがｄａｔａ［Ｘ，Ｙ］対応とな
るようにそれぞれの入力線Ａ〜Ｄを設定してある。

【００２６】しかるに、図３に示してあるように、アド
レスデコーダ２０〜２３にアドレッシングを割振った場
合に、各フレームメモリ３０〜３３のそれぞれが出力す
るデータの該当アドレスが、常に一定の相対関係を持っ
ているとは限らない、たとえば、アドレス発生回路１０
から出力される２次元アドレス（ｘ，ｙ）が（４．５，
５．５）のときには、アドレスデコーダ２０が出力する
変換アドレスは、Ｘ方向のアドレスが４であり、Ｙ方向
のアドレスが６となり、これはｄａｔａ［Ｘ，Ｙ＋１］
を指定するアドレスである。

【００２７】また、アドレスデコーダ発生回路１０から
出力される２次元アドレス（ｘ，ｙ）が（５．５，６．
５）のときには、アドレスデコーダ２０が出力する変換
アドレスは、Ｘ方向のアドレスが６となり、Ｙ方向のア
ドレスが６となるので、これはｄａｔａ［Ｘ＋１，Ｙ］
を指定する変換アドレスとなる。このとき、さらに、ア
ドレスデコーダ２１が出力する変換アドレスはｄａｔａ
［Ｘ＋１，Ｙ＋１］を指定する変換アドレスであり、ア
ドレスデコーダ２２が出力する変換アドレスはｄａｔａ
［Ｘ，Ｙ］を指定する変換アドレスとなり、アドレスデ
コーダ２３が出力する変換アドレスはｄａｔａ［Ｘ，Ｙ
＋１］を指定する変換アドレスとなる。

【００２８】後者の場合に、データ並び替回路４０は、
アドレス発生回路１０から出力される２次元アドレスを
入力とし、フレームメモリ３０〜３３がアドレスデーコ
ーダ２０より受信する２次元アドレスと同一のアドレス
を受信し、この２次元アドレスを基に上述のアドレスデ
コーダ２０〜２１の出力する変換アドレスの値（Ｘおよ
びＹ方向の）をそれぞれ算出しＸ方向とＹ方向のそれぞ
れについて、順位付けを行い、それぞれのアドレスデコ
ーダ２０〜２３の出力する変換アドレスが（１）式の右
辺のどの項に該当する変換アドレスかを見い出し、補間
演算回路４１の入力線Ａ〜Ｄの内のどれにフレームメモ
リ３０〜３３の出力のそれぞれが該当するかを求め、こ
の該当する入力線Ａ〜Ｄに対応するようにフレームメモ
リ３０〜３３から出力されるデータを並び変えて出力す
る処理を行う。

【００２９】データ並び替回路４０は、たとえば、アド
レス発生回路１０が２次元アドレスとして上述した
（５．５，６．５）を出力したとき、以下に示すように
並び替えを行う。

【００３０】フレームメモリ３０からの出力を入力線Ｃ
へ、フレームメモリ３１からの出力を入力線Ａへ、フレ
ームメモリ３２からの出力を入力線Ｄへ、フレームメモ
リ３３からの出力を入力線Ｂへ、それぞれ並び替えて出
力する。

【００３１】なお、補間演算回路４１はアドレス発生回
路１０から出力される２次元アドレスを受信し、前述の
ｄｘとｄｙとを入力した２次元アドレスから抽出し、す
でに説明した入力線Ａ〜Ｄを介して入力されるデータと
前述のｄｘおよびｄｙを基にして上述の線形補間演算処
理を行う。

【００３２】以上のようにして得られた補間データｄａ
ｔａ［ｘ，ｙ］が図１に示された画像メモリ装置から外
部へ出力される。

【００３３】前述したような線形補間は、データの座標
による補間計算のため、フレームメモリ２０〜２３の出
力する画像データと、アドレス発生回路１０が出力する
２次元アドレスとを入力とし、フレームメモリの画像デ
ータがどの部分であるかを判定し、補間演算回路４１へ
出力するために、データ並べ替え回路４０を必要とす
る。

【００３４】また、上述した４近傍補間の特別な場合と
して、変換アドレスがちょうど格子上に来る場合と２デ
ータが構成する辺上に来る場合があるが、これらの場合
は、ｄｘ＝０で、かつ、ｄｙ＝０であるか、あるいは、
ｄｘとｄｙの何れか一つが０の場合であり、前記線形補
間式（１）を見ても分かるように、回路に何ら変更を加
えることなく正しい結果を出力する。

【００３５】また、４近傍補間の線形補間の代りに３近
傍以上の任意の数の近傍を基に線形補間を行うこともで
きる、このような場合には、近傍数と等しい数のアドレ
スデコーダとフレームメモリを使用し、これらフレーム
メモリからの画像データを同時平行的に出力させ、これ
らフレームメモリからの画像データの出力を図１に示す
と同様にすべて入力し、これら入力された画像データの
アドレスに応じて画像データを並び替えて出力するよう
にデータ並び替回路を構成し、このデータ並び替回路か
らの出力をすべて入力とし、所定の線形補間を行い出力
するような補間演算回路を設ければよい。

【００３６】図２は本発明の別の実施例の構成を示すブ
ロック図である。周囲４近傍の補間を例にとる。図２に
おいては、図１に示されている補間演算回路において、
データ並び替回路４０は省略され、補間演算回路４１の
代りに補間演算回路４２が使用されており、この補間演
算回路４２にはフレームメモリ３０〜３３のそれぞれの
出力が個別に加えられる。

【００３７】上述した以外の構成は図１に示した画像メ
モリ装置と同一である。

【００３８】補間演算回路４２は、各フレームメモリ３
０〜３３からの出力である画像データをそれぞれ同時平
行的に入力し、たとえば、入力された画像データのレベ
ルを比較し、レベルの大なるものから小なるものへと順
位付けを行い、予め定められた順位、たとえば、第２番
目の順位に該当する入力された画像データを抽出し補間
データとして出力するように設定しておく。

【００３９】あるいは、第２番目の順位と第３番目の順
位の入力された画像データの和の１／２を演算し、補間
データとして出力させるように補間演算回路４２を設定
してもよい。

【００４０】さらに、４近傍補間の代りに、３近傍補間
あるいは５近傍以上の補間をさせてもよい、これらの場
合には、近傍点数と同数のアドレスデーコーダとフレー
ムメモリを１対１に接続し、これら複数のフレームメモ
リから補間の対象とする近傍点数と等しい画像データを
補間演算回路に出力させ、これら画像データのレベルを
比較し、特定の予め定められた順位の一つの画像データ
あるいは、特定の予め定められた複数の順位に該当する
画像データの算術平均値を補間データとして出力させて
もよいことは明らかである。

【００４１】

【発明の効果】以上説明したように、本発明の画像メモ
リ装置は、連続的にシステムクロックごとに出力される
アドレス発生回路からのアドレスに対してそれぞれ予め
定められた変換規則に従った互いに異る変換アドレスを
アドレスデコーダにより生成させ複数のフレームメモリ
へ同時平行的に出力し、これら複数のフレームメモリか
ら、それぞれ該当する変換アドレスに該当する画像デー
タを同時平行的に出力させ、これら画像データを基に線
形補間を画像データついて算出し補間データとして出力
させることにより、従来では不可能であった、複数の画
像データについての抽出を同時平行処理（パイプライン
的処理）させることを可能とすることができ、所望の補
間データの算出を短時間で得ることが可能となるという
効果を有している。

【図面の簡単な説明】

【図１】本発明の画像メモリ装置の一実施例を示すブロ
ック図である。

【図２】図１とは別の本発明の画像メモリ装置の実施例
を示すブロック図である。

【図３】図１に示されているアドレスデコーダの変換規
則の説明図である。

【符号の説明】

１０アドレス発生回路２０〜２３アドレスデコーダ３０〜３３フレームメモリ４０データ並び替回路４１〜４２補間演算回路

Claims

【特許請求の範囲】

【請求項１】外部から座標位置を指定した補間命令が
入力されると、前記指定された座標位置に対応した２次
元アドレスを生成し出力するるアドレス発生回路と、予
め外部から入力された前記座標位置の周囲近傍の画像デ
ータを一時記憶し変換アドレスが入力されると前記変換
アドレスに対応する画像データを出力する複数のフレー
ムメモリと、前記フレームメモリに出力側が１対１に接
続され前記２次元アドレスを入力とし前記入力された２
次元アドレスに対して予め定められた互いに異る変換規
則により前記フレームメモリ中に存在するデータの持つ
アドレスの内の一つのアドレスにそれぞれ変換し前記変
換アドレスとしてそれぞれ同時に平行して個別に出力す
る複数のアドレスデコーダと、前記複数のフレームメモ
リの出力する画像データのすべてを個別の入力とし前記
アドレスを基に前記フレームメモリの出力する画像デー
タに対応する前記変換アドレスが予め定められた順序に
なるように前記複数の画像データの並び替えを行ない前
記それぞれの画像データ別にそれぞれ同時に平行して出
力するデータ並び替回路と、前記２次元アドレスおよび
前記データ並べ替回路から出力される複数の画像データ
を個別の入力とし前記２次元アドレスを基に予め定めら
れた演算式に基づいて前記外部から指定された座標位置
の画像データの補間値を算出し出力する補間演算回路と
を備えることを特徴とする画像メモリ装置。
【請求項２】外部から座標位置を指定した補間命令が
入力されると、前記指定された座標位置に対応した２次
元アドレスを生成し出力するアドレス発生回路と、予め
外部から入力された前記座標位置の周囲近傍の複数の画
像データを一時記憶し変換アドレスが入力されると前記
変換アドレスに対応する画像データを出力する複数のフ
レームメモリと、前記フレームメモリに出力側が１対１
に接続され前記２次元アドレスを入力とし前記入力され
た２次元アドレスに対して予め定められた互いに異る変
換規則により前記フレームメモリ中に存在するデータの
持つアドレスの内の一つのアドレスにそれぞれ変換し変
換アドレスとしてそれぞれ同時に平行して個別に出力す
る複数のアドレスデコーダと、前記複数のフレームメモ
リから出力される画像データすべてを入力とし前記入力
された複数の画像データを画像データのレベルについて
昇順または降順の何れか一つの順に並べ予め定められた
順位の一つのデータを抽出し補間データとして出力する
かあるいは予め定められた特定の複数の順位に該当する
それぞれの画像データの平均値を算出し補間データとし
て出力する補間演算回路とを備えることを特徴とする画
像メモリ装置。