JPH10333669A - 画像メモリ制御装置 - Google Patents
画像メモリ制御装置Info
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- JPH10333669A JPH10333669A JP9145493A JP14549397A JPH10333669A JP H10333669 A JPH10333669 A JP H10333669A JP 9145493 A JP9145493 A JP 9145493A JP 14549397 A JP14549397 A JP 14549397A JP H10333669 A JPH10333669 A JP H10333669A
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- Japan
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- image memories
- memories
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【課題】 フリップフロップやラインバッファを用いず
に、解像度変換を含む画像のフィルタリング等を行うこ
とを可能とする。 【解決手段】 本発明に係る画像メモリ制御装置は、４
個の画像メモリ２１〜２４と、画像メモリ２１〜２４に
入力画像を１ラインずつ順次に書き込む書き込み制御部
１０と、画像メモリ２１〜２４から４本のラインを同時
に読み出す読み出し制御部１３とを備えている。すなわ
ち、垂直方向に４タップのフィルタリングを行うもので
ある。
に、解像度変換を含む画像のフィルタリング等を行うこ
とを可能とする。 【解決手段】 本発明に係る画像メモリ制御装置は、４
個の画像メモリ２１〜２４と、画像メモリ２１〜２４に
入力画像を１ラインずつ順次に書き込む書き込み制御部
１０と、画像メモリ２１〜２４から４本のラインを同時
に読み出す読み出し制御部１３とを備えている。すなわ
ち、垂直方向に４タップのフィルタリングを行うもので
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、解像度変換処理や
画像フィルタリング処理等の画像処理関係の分野で用い
られる画像メモリ制御装置に関する。
画像フィルタリング処理等の画像処理関係の分野で用い
られる画像メモリ制御装置に関する。
【０００２】
【従来の技術】従来、固定解像度をもつ格子状ディスプ
レイデバイスにおいて、異なる解像度を有する映像信号
を表示する場合には、入力画像の隣り合うドット又は隣
り合うラインをフリップフロップやラインバッファに貯
え、直線補間などのフィルタリング処置により解像度変
換を行っている。例えば、図５及び図６に示すように、
一度画像をフレームバッファ１に貯え、その出力をライ
ンバッファ２やフリップフロップ５に貯え、ラインバッ
ファ２やフリップフロップ５の出力をフィルタリングに
用いている。
レイデバイスにおいて、異なる解像度を有する映像信号
を表示する場合には、入力画像の隣り合うドット又は隣
り合うラインをフリップフロップやラインバッファに貯
え、直線補間などのフィルタリング処置により解像度変
換を行っている。例えば、図５及び図６に示すように、
一度画像をフレームバッファ１に貯え、その出力をライ
ンバッファ２やフリップフロップ５に貯え、ラインバッ
ファ２やフリップフロップ５の出力をフィルタリングに
用いている。
【０００３】
【発明が解決しようとする課類】しかしながら、これら
の従来技術は、出力画素の生成に不必要な入力画素も順
次フィルタに送られるため、必要となる入力画素を判断
しなければならない。そのため、ラインバッファ２やフ
リップフロップ５の制御が複雑化する欠点を持ってい
た。また、フィルタリングされた画素の出力は時間的に
連続でない場合があるため、フィルタリング後にバッフ
ァ４が必要になるという欠点を持っていた。
の従来技術は、出力画素の生成に不必要な入力画素も順
次フィルタに送られるため、必要となる入力画素を判断
しなければならない。そのため、ラインバッファ２やフ
リップフロップ５の制御が複雑化する欠点を持ってい
た。また、フィルタリングされた画素の出力は時間的に
連続でない場合があるため、フィルタリング後にバッフ
ァ４が必要になるという欠点を持っていた。
【０００４】
【発明の目的】そこで、本発明の目的は、フリップフロ
ップやラインバッファを用いずに、解像度変換を含む画
像のフィルタリング等を行うことのできる、画像メモリ
制御装置を提供することにある。
ップやラインバッファを用いずに、解像度変換を含む画
像のフィルタリング等を行うことのできる、画像メモリ
制御装置を提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の画像メモ
リ制御装置は、Ｎを２以上の整数とすると、Ｎ個の画像
メモリと、これらの画像メモリに入力画像を１ラインず
つ順次に書き込む書き込み制御部と、前記Ｎ個の画像メ
モリからＮ本のラインを同時に読み出す読み出し制御部
とを備えたものである。
リ制御装置は、Ｎを２以上の整数とすると、Ｎ個の画像
メモリと、これらの画像メモリに入力画像を１ラインず
つ順次に書き込む書き込み制御部と、前記Ｎ個の画像メ
モリからＮ本のラインを同時に読み出す読み出し制御部
とを備えたものである。
【０００６】Ｎ個に分割された画像メモリを有し、書き
込み時に入力画像を１からＮまでの画像メモリに１ライ
ンずつ順次に書き込み、この書き込み動作を繰り返すこ
とで１画面分の映像を１からＮまでの画像メモリに貯
え、読み出し時に１からＮまでの画像メモリから同時に
読み出すことで、Ｎ本の複数のラインを同時に読み出
す。
込み時に入力画像を１からＮまでの画像メモリに１ライ
ンずつ順次に書き込み、この書き込み動作を繰り返すこ
とで１画面分の映像を１からＮまでの画像メモリに貯
え、読み出し時に１からＮまでの画像メモリから同時に
読み出すことで、Ｎ本の複数のラインを同時に読み出
す。
【０００７】請求項２記載の画像メモリ制御装置は、Ｍ
を２以上の整数とすると、Ｍ個の画像メモリと、これら
の画像メモリに入力画像を１ドットずつ順次に書き込む
書き込み制御部と、前記Ｍ個の画像メモリからＭ個のド
ットを同時に読み出す読み出し制御部とを備えたもので
ある。
を２以上の整数とすると、Ｍ個の画像メモリと、これら
の画像メモリに入力画像を１ドットずつ順次に書き込む
書き込み制御部と、前記Ｍ個の画像メモリからＭ個のド
ットを同時に読み出す読み出し制御部とを備えたもので
ある。
【０００８】Ｍ個に分割された画像メモリを有し、書き
込み時に入力画像を１からＭまでの画像メモリに１ドッ
トずつ順次に書き込み、この書き込み動作を繰り返すこ
とで１画面分の映像を１からＭまでの画像メモリに貯
え、読み出し時に１からＭまでの画像メモリから同時に
読み出すことで、Ｍ個の複数のドットを同時に読み出
す。
込み時に入力画像を１からＭまでの画像メモリに１ドッ
トずつ順次に書き込み、この書き込み動作を繰り返すこ
とで１画面分の映像を１からＭまでの画像メモリに貯
え、読み出し時に１からＭまでの画像メモリから同時に
読み出すことで、Ｍ個の複数のドットを同時に読み出
す。
【０００９】請求項３記載の画像メモリ制御装置は、Ｎ
及びＭを２以上の整数とすると、Ｎ×Ｍ個の画像メモリ
と、これらの画像メモリに入力画像を１ドットずつ順次
に書き込む書き込み制御部と、前記Ｎ×Ｍ個の画像メモ
リからＮ×Ｍ個のドットを同時に読み出す読み出し制御
部とを備えたものである。
及びＭを２以上の整数とすると、Ｎ×Ｍ個の画像メモリ
と、これらの画像メモリに入力画像を１ドットずつ順次
に書き込む書き込み制御部と、前記Ｎ×Ｍ個の画像メモ
リからＮ×Ｍ個のドットを同時に読み出す読み出し制御
部とを備えたものである。
【００１０】水平方向にＭ分割かつ垂直方向にＮ分割さ
れた画像メモリを有し、ｍを０から（Ｍ−１）までの整
数、ｎを０から（Ｎ−１）までの整数、ａ及びｂを１か
ら始まる任意の整数とし、入力画像の（ａＭ＋ｍ，ｂＮ
＋ｎ）に位置する画素を水平ｍ番目、垂直ｎ番目の画像
メモリに書き込み、読み出し時にすべての画像メモリか
ら読み出すことで、フィルタリングに必要な複数の画素
を同時に得ることができる。換言すると、請求項３記載
の画像メモリ制御装置は、請求項１記載の画像メモリ制
御装置と請求項２記載の画像メモリ制御装置とを併せ持
ち、Ｍ×Ｎの範囲の画像データを同時に読み出すもので
ある。
れた画像メモリを有し、ｍを０から（Ｍ−１）までの整
数、ｎを０から（Ｎ−１）までの整数、ａ及びｂを１か
ら始まる任意の整数とし、入力画像の（ａＭ＋ｍ，ｂＮ
＋ｎ）に位置する画素を水平ｍ番目、垂直ｎ番目の画像
メモリに書き込み、読み出し時にすべての画像メモリか
ら読み出すことで、フィルタリングに必要な複数の画素
を同時に得ることができる。換言すると、請求項３記載
の画像メモリ制御装置は、請求項１記載の画像メモリ制
御装置と請求項２記載の画像メモリ制御装置とを併せ持
ち、Ｍ×Ｎの範囲の画像データを同時に読み出すもので
ある。
【００１１】また、請求項１乃至３の画像メモリ制御装
置を用いて、解像度変換処理や画像フィルタリング処理
を行う構成としてもよい。
置を用いて、解像度変換処理や画像フィルタリング処理
を行う構成としてもよい。
【００１２】
【発明の実施の形態】図１は、本発明に係る画像メモリ
制御装置の第一実施形態を示すブロック図である。以
下、この図面に基づき説明する。
制御装置の第一実施形態を示すブロック図である。以
下、この図面に基づき説明する。
【００１３】本実施形態の画像メモリ制御装置は、４個
の画像メモリ２１〜２４と、画像メモリ２１〜２４に入
力画像を１ラインずつ順次に書き込む書き込み制御部１
０と、画像メモリ２１〜２４から４本のラインを同時に
読み出す読み出し制御部１３とを備えている。すなわ
ち、本実施形態は、垂直方向に４タップのフィルタリン
グを行うものである。
の画像メモリ２１〜２４と、画像メモリ２１〜２４に入
力画像を１ラインずつ順次に書き込む書き込み制御部１
０と、画像メモリ２１〜２４から４本のラインを同時に
読み出す読み出し制御部１３とを備えている。すなわ
ち、本実施形態は、垂直方向に４タップのフィルタリン
グを行うものである。
【００１４】書き込み制御部１０は、書き込み垂直位置
ｗｙを４で割った余りから画像メモリ２１〜２４を選択
するチップセレクト信号１７を生成し、書き込み垂直位
置ｗｙを４で割った値から画像メモリ２１〜２４の共通
書き込みアドレス信号１８を生成する。こうすること
で、画像メモリ２１〜２４に順次に連続したラインが書
き込まれる。図２に、画像メモリ２１〜２４に書き込ま
れるラインを示す。なお、チップセレクト信号１７は、
チップセレクト信号生成部１２で生成され、共通書き込
みアドレス信号１８は共通書き込みアドレス信号生成部
１１で生成される。
ｗｙを４で割った余りから画像メモリ２１〜２４を選択
するチップセレクト信号１７を生成し、書き込み垂直位
置ｗｙを４で割った値から画像メモリ２１〜２４の共通
書き込みアドレス信号１８を生成する。こうすること
で、画像メモリ２１〜２４に順次に連続したラインが書
き込まれる。図２に、画像メモリ２１〜２４に書き込ま
れるラインを示す。なお、チップセレクト信号１７は、
チップセレクト信号生成部１２で生成され、共通書き込
みアドレス信号１８は共通書き込みアドレス信号生成部
１１で生成される。
【００１５】読み出し制御部１３は、読み出し垂直位置
ｒｙを４で割った余り（セレクタ信号２０）を生成する
セレクタ信号生成部１４と、読み出し垂直位置ｒｙを４
で割った値を生成する読み出しベースアドレス信号生成
部１５と、セレクタ信号生成部１４の値により、読み出
しベースアドレス信号生成部１５の値（読み出しアドレ
ス信号１９）に０又は１を加算し各画像メモリ２１〜２
４に分配する読み出しオフセット加算部１６とからな
る。
ｒｙを４で割った余り（セレクタ信号２０）を生成する
セレクタ信号生成部１４と、読み出し垂直位置ｒｙを４
で割った値を生成する読み出しベースアドレス信号生成
部１５と、セレクタ信号生成部１４の値により、読み出
しベースアドレス信号生成部１５の値（読み出しアドレ
ス信号１９）に０又は１を加算し各画像メモリ２１〜２
４に分配する読み出しオフセット加算部１６とからな
る。
【００１６】セレクタ信号生成部１４の値が０のとき
は、読み出しベースアドレス信号生成部１５の値が画像
メモリ２１〜２４に与えられる。セレクタ信号生成部１
４の値が１のときは、読み出しベースアドレス信号生成
部１５の値が画像メモリ２２〜２４に与えられ、１加算
された値が画像メモリ２１に与えられる。セレクタ信号
生成部１４の値が２のときは、読み出しベースアドレス
信号生成部１５の値が画像メモリ２３，２４に与えら
れ、１加算された値が画像メモリ２１，２２に与えられ
る。セレクタ信号生成部１４の値が３のときは、読み出
しベースアドレス信号生成部１５の値が画像メモリ２４
に与えられ、１加算された値が画像メモリ２１〜２３に
与えられる。こうすることで、画像メモリ２１〜２４は
連続した４ラインを同時に出力することができる。
は、読み出しベースアドレス信号生成部１５の値が画像
メモリ２１〜２４に与えられる。セレクタ信号生成部１
４の値が１のときは、読み出しベースアドレス信号生成
部１５の値が画像メモリ２２〜２４に与えられ、１加算
された値が画像メモリ２１に与えられる。セレクタ信号
生成部１４の値が２のときは、読み出しベースアドレス
信号生成部１５の値が画像メモリ２３，２４に与えら
れ、１加算された値が画像メモリ２１，２２に与えられ
る。セレクタ信号生成部１４の値が３のときは、読み出
しベースアドレス信号生成部１５の値が画像メモリ２４
に与えられ、１加算された値が画像メモリ２１〜２３に
与えられる。こうすることで、画像メモリ２１〜２４は
連続した４ラインを同時に出力することができる。
【００１７】その後、４−１セレクタ２６が画像メモリ
２１〜２４の出力をセレクタ信号生成部１４の値によっ
て並べ替えて４タップフィルタに送り出し、フィルタリ
ングが行われる。
２１〜２４の出力をセレクタ信号生成部１４の値によっ
て並べ替えて４タップフィルタに送り出し、フィルタリ
ングが行われる。
【００１８】水平方向の４タップフィルタリングも、書
き込み垂直位置ｗｙを書き込み水平位置に、読み出し垂
直位置ｒｙを読み出し水平位置に置き換えることで同様
に行うことができる。
き込み垂直位置ｗｙを書き込み水平位置に、読み出し垂
直位置ｒｙを読み出し水平位置に置き換えることで同様
に行うことができる。
【００１９】図３は、本発明に係る画像メモリ制御装置
の第三実施形態を示すブロック図である。以下、この図
面に基づき説明する。
の第三実施形態を示すブロック図である。以下、この図
面に基づき説明する。
【００２０】本実施形態は、４×４の２次元フィルタリ
ングを行うものである。本実施形態における書き込み制
御部及び読み出し制御部（メモリ制御部２９）は、画像
メモリ数に合わせて異ならせる部分を除き、第一実施形
態の書き込み制御部及び読み出し制御部と同様である。
第一実施形態で説明した技術を垂直方向と水平方向とに
用い、画像メモリ３１〜４６に入力画像を取り込む。こ
のとき、入力画像の各画素は、例えば図４に示すよう
に、画像メモリ３１〜４６に格納される。そして、画像
メモリ３１〜４６を同時に読み出すことで、垂直水平と
もに連続した４×４の画素を得ることができ、４×４の
２次元フィルタリングが可能となる。
ングを行うものである。本実施形態における書き込み制
御部及び読み出し制御部（メモリ制御部２９）は、画像
メモリ数に合わせて異ならせる部分を除き、第一実施形
態の書き込み制御部及び読み出し制御部と同様である。
第一実施形態で説明した技術を垂直方向と水平方向とに
用い、画像メモリ３１〜４６に入力画像を取り込む。こ
のとき、入力画像の各画素は、例えば図４に示すよう
に、画像メモリ３１〜４６に格納される。そして、画像
メモリ３１〜４６を同時に読み出すことで、垂直水平と
もに連続した４×４の画素を得ることができ、４×４の
２次元フィルタリングが可能となる。
【００２１】
【発明の効果】以上説明したように、本発明による画像
メモリ制御装置によれば、入力画像上の任意の位置の連
続した画素を同時に読み出すことができる。このため、
ラインバッファやフリップフロップなどを取り除くこと
ができ、それらの制御部も省くことができる。また、出
力は時間的に連続であるため出力バッファを取り除くこ
とができる。
メモリ制御装置によれば、入力画像上の任意の位置の連
続した画素を同時に読み出すことができる。このため、
ラインバッファやフリップフロップなどを取り除くこと
ができ、それらの制御部も省くことができる。また、出
力は時間的に連続であるため出力バッファを取り除くこ
とができる。
【図１】本発明に係る画像メモリ制御装置の第一実施形
態を示すブロック図である。
態を示すブロック図である。
【図２】図１の画像メモリ制御装置における画像メモリ
に書き込まれるラインを示す図表である。
に書き込まれるラインを示す図表である。
【図３】本発明に係る画像メモリ制御装置の第二実施形
態を示すブロック図である。
態を示すブロック図である。
【図４】図３の画像メモリ制御装置における画像メモリ
に書き込まれる画素を示す図表である。
に書き込まれる画素を示す図表である。
【図５】従来の画像の垂直フィルタリングのブロック図
である。
である。
【図６】従来の画像の水平フィルタリングのブロック図
である。
である。
１ フレームバッファ ２ ラインバッファ ３ ４タップフィルタ ４ バッファ ５ フリップフロップ １０ 書き込み制御部 １１ 共通書き込みアドレス信号生成部 １２ チップセレクト信号生成部 １３ 読み出し制御部 １４ セレクタ信号生成部 １５ 読み出しベースアドレス信号生成部 １６ 読み出しオフセット加算部 １７ チップセレクト信号 １８ 共通書き込みアドレス信号 １９ 読み出しアドレス信号 ２０ セレクタ信号 ２１〜２４ 画像メモリ ２５ フレームバッファ ２６ ４−１セレクタ ２９ メモリ制御部（書き込み制御部及び読み出し制御
部） ３０ フレームメモリ ３１〜４６ 画像メモリ
部） ３０ フレームメモリ ３１〜４６ 画像メモリ
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/907 Ｇ０６Ｆ 15/68 ４００Ｊ
Claims (3)
- 【請求項１】 Ｎを２以上の整数とすると、Ｎ個の画像
メモリと、これらの画像メモリに入力画像を１ラインず
つ順次に書き込む書き込み制御部と、前記Ｎ個の画像メ
モリからＮ本のラインを同時に読み出す読み出し制御部
とを備えた画像メモリ制御装置。 - 【請求項２】 Ｍを２以上の整数とすると、Ｍ個の画像
メモリと、これらの画像メモリに入力画像を１ドットず
つ順次に書き込む書き込み制御部と、前記Ｍ個の画像メ
モリからＭ個のドットを同時に読み出す読み出し制御部
とを備えた画像メモリ制御装置。 - 【請求項３】 Ｎ及びＭを２以上の整数とすると、Ｎ×
Ｍ個の画像メモリと、これらの画像メモリに入力画像を
１ドットずつ順次に書き込む書き込み制御部と、前記Ｎ
×Ｍ個の画像メモリからＮ×Ｍ個のドットを同時に読み
出す読み出し制御部とを備えた画像メモリ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145493A JP3022405B2 (ja) | 1997-06-03 | 1997-06-03 | 画像メモリ制御装置 |
| US09/088,515 US6233658B1 (en) | 1997-06-03 | 1998-06-02 | Memory write and read control |
| GB9811953A GB2327168B (en) | 1997-06-03 | 1998-06-03 | Memory write and read control and method of operation |
| US09/713,647 US6557086B1 (en) | 1997-06-03 | 2000-11-15 | Memory write and read control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145493A JP3022405B2 (ja) | 1997-06-03 | 1997-06-03 | 画像メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333669A true JPH10333669A (ja) | 1998-12-18 |
| JP3022405B2 JP3022405B2 (ja) | 2000-03-21 |
Family
ID=15386545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145493A Expired - Fee Related JP3022405B2 (ja) | 1997-06-03 | 1997-06-03 | 画像メモリ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6233658B1 (ja) |
| JP (1) | JP3022405B2 (ja) |
| GB (1) | GB2327168B (ja) |
Cited By (1)
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|---|---|---|---|---|
| WO1999038119A1 (fr) * | 1998-01-22 | 1999-07-29 | Matsushita Electric Industrial Co., Ltd. | Procede et dispositif de conversion d'image |
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| CN1241416C (zh) * | 1999-02-09 | 2006-02-08 | 索尼公司 | 编码系统和方法、编码及解码、记录及再现的设备和方法 |
| JP2001285775A (ja) * | 2000-03-29 | 2001-10-12 | Fuji Photo Film Co Ltd | 画像処理装置および画像処理方法 |
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| US20030112248A1 (en) * | 2001-12-19 | 2003-06-19 | Koninklijke Philips Electronics N.V. | VGA quad device and apparatuses including same |
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| JP6674309B2 (ja) * | 2016-04-18 | 2020-04-01 | キヤノン株式会社 | メモリ制御装置及びメモリ制御方法 |
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-
1997
- 1997-06-03 JP JP9145493A patent/JP3022405B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-02 US US09/088,515 patent/US6233658B1/en not_active Expired - Lifetime
- 1998-06-03 GB GB9811953A patent/GB2327168B/en not_active Expired - Fee Related
-
2000
- 2000-11-15 US US09/713,647 patent/US6557086B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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