JPS6361691B2 - - Google Patents

Description

【発明の詳細な説明】

発明の背景 この発明はデイジタルコンピユータに関し、特
にLSI（大規模集積）構成に適しモジユラ方式多
重処理システムに多種多様な機能を与えるマイク
ロプログラム可能デイジタル構成装置に関するも
のである。 情報処理システムの能力を増加させるため各種
のタイプのシステム構成法が創造されている。複
数のプロセサ、およびインターロツクスイツチ装
置を介して１個以上のメモリモジユールをアクセ
スするように構成された入力／出力（Ｉ／Ｏ）制
御器をもつた多重処理システムが考案されてい
る。このような多重処理システムは、異なつたプ
ログラムを同時に実行し、または各プロセサが汎
用プロセツサである場合１つのプログラムのいく
つかの部分を同時に実行するように構成できる。
他の多重処理システムでは、各プロセサは例えば
行列乗算、反転などの機能を実行するように構成
された特定用途のプロセサでよい。 多重処理システムの傾向に追随するため、先行
技術によつて超小型から超大型に至るまで夫々事
務および科学用途だけでなくデータ伝送、データ
取得などの制御を実行できる各種のコンピユータ
処理システムが開発されている。数百、数千の反
復ステツプを必要とする大掛りな計算問題が含ま
れている場合、命令実行の所定のサイクル内に処
理できる処理スピードおよびデータのビツト数が
重要視される。このような場合、システムはデー
タに対し実行するのに必要な長いデータおよび多
数のアルゴリズム的なプロセスを処理できるよう
に設計されていた。命令実行のスピードを上げる
ため、このようなシステムは直接結線された回路
にて構成されていた。しかし、主としてこのよう
な考慮をするため、大型または科学用コンピユー
タは極めて高価で厄介な機械であつた。 他方、データ処理業界のなかでもより廉価なコ
ンピユータを要望する分野では、コンピユータシ
ステムは命令実行のスピードとは逆に価格フアク
タを考慮に入れて設計されていた。その結果、設
計された回路およびシステムは比較的簡略化さ
れ、各種のアルゴリズムはプログラマによつて具
体化されていた。さらに大型かつ高能力の処理シ
ステムと比較した場合、廉価なシステムはプログ
ラムの各個のステツプを実行しなければならず、
またその回路を保護するため比較的短いデータ、
情報を処理するように設計されていたので、プロ
グラム実行に必要な時間は相対的に遅かつた。そ
の結果、両タイプのシステムの設計者は各システ
ムに対し異なつた２個の算術および論理ユニツト
を設計し製造しなければならず、ただ１個の装置
の大量生産によつて得られるであろう経済上の利
点を失うことになる。 上記した設計上の考慮は計算および他の論理操
作の制御と同時に入出力操作の制御に必要な十分
な規模をもつた多重処理システムにとつて固有で
ある。このような別個の入出力制御装置は類似
し、時には演算装置をそなえ、多くの場合には局
部記憶能力をそなえた本来の汎用デイジタルコン
ピユータでさえある。しかし、入出力制御装置の
機能および設計はなおそれと関連した汎用プロセ
ツサとは相違している。 異なつた設計による多重処理システムの他の欠
点は別のシステムへのプログラミングの互換性が
無いことである。大型かつ高能力のシステムでル
ーチンが回路によつて具体化されている場合、１
つのルーチンを遂行するには１つの命令のみが必
要となる。しかし、小型のシステムでは、同じル
ーチンを実行するのに複数個の命令が必要とされ
る。各設計者は長さの違つた別々の命令書式を使
用しまた命令書式でも違つたフイールド寸法を使
用しているので、このようなプログラムの互換性
の欠如は違つたハードウエア会社で設計されたシ
ステム間においてより一層致命的であつた。 「機械語」のこのような相違を克服するため、
各種各様のプログラミング言語が開発され、その
なかでもFORTRAN、COBOL、ALGOLが一般
的である。このような高レベルのプログラミング
言語で書かれたプログラムはコード解読され異な
つたコンピユータシステムで使用されるが、この
ようなプログラムはまず特定のシステムの機械語
に翻訳されなければならない。この翻訳は時には
コンパイラと呼ばれる監視プログラムによつて達
成され、もしこのような監視プログラムが特定の
プログラミング言語用に設けられていない場合に
は、コンピユータユーザは自身のプログラムを自
身のシステムが有するコンパイラに適した言語に
書き直さなければならない。 その結果、回路すなわちハードウエア、および
プログラミングすなわちソフトウエア両者の互換
性の無さをなくすような各種のタイプのシステム
構成法が考案されている。ある特定の生産ライン
ではある程度の成果が得られたが、各種のプログ
ラミング言語間の非互換性をなくそうとする試み
によつて本質的にはより多くのプログラミング言
語が創作されただけである。 先行技術で使用されていた特定の構成法では、
附加的な処理装置を追加することによつてシステ
ムの容量を増加でき、一方記憶装置を追加するこ
とによつてシステムの記憶容量を増加できるよう
なモジユーラ処理装置および記憶装置の設計法が
あつた。別の技術では各部の生産ラインに対し基
本単位セグメントの整数倍となるようにデータ通
路の幅を設計し、また生産ラインに対しその基本
セグメントの整数倍となるように命令書式を採用
している。 コンピユータの設計およびコンピユータのプロ
グラミングでのより融通性を可能とする特定の構
成法と言えばマイクロプログラム即ちマイクロ命
令の思想である。初期においてマイクロ命令とは
単に１つのマクロ命令書式で使用される制御ビツ
ト群として教示されていた。このような制御ビツ
トは乗算命令、シフト命令などの実行期間矯正的
な判断基準を提供する。マイクロプログラミング
の思想が次第に拡張されるにつれて、マイクロ命
令は２つの演算数の加算のような実行すべきある
ルーチンを特定するようになつた。マクロ命令の
実行はマイクロ命令の実行のシーケンスによつて
達成され、各マイクロ命令は夫々異なつたシーケ
ンス時間でセツトすべき所望のゲートを特定する
ものであつた。複数のマクロ命令は有限な複数群
のマイクロ命令で具体化できるので、これらの同
じマイクロ命令は明らかに別個のマクロ命令の実
行にあたつてあるシーケンスでアドレスされる１
個の記憶装置に記憶させることができた。さらに
マイクロ命令の各種のシーケンスはある操作を実
行し任意の記憶装置に別個に記憶されるように系
統立てることができた。したがつて、極めて多種
類のルーチンを実行するためマイクロ命令の極め
て多種類のシーケンスを作ることができ、コンピ
ユータシステムが特定のルーチンを実行するよう
に設計されている場合、記憶されるであろうマイ
クロ命令の必要なシーケンスのみをこのような特
定のルーチンの実行のため呼び出すことができ
る。 その後、マイクロ命令あるいはマイクロプログ
ラムの思想はプログラマには隠された複数補助命
令群の思想となり、プログラマによつて要求され
るべき多数の特定ステツプを極少とすることによ
つて特定のプログラムの記述は簡略化された。さ
らに、マイクロプログラミングの概念によつてコ
ンピユータ設計者にとつて各個の機能を手で結線
された回路で具体化する必要性はなくコンピユー
タ使用者に極めて多種類のルーチンを提供できる
一層低廉なコンピユータシステムを設計すること
が可能となつた。 さらに、マイクロプログラミングはワードを基
本として構成され記憶装置に記憶される制御信号
のシーケンスによつてデイジタルコンピユータシ
ステムの制御機能を設計し具体化する技法として
広く評価されるようになつてきた。従来技術で
は、通常の制御ユニツトは比較的変則的な特別な
方法でフリツプフロツプ（例えば、レジスタ、カ
ウンタ）およびゲートを使用することによつて設
計されていた。一方、マイクロプログラム可能な
プロセサの制御ユニツトは十分構成された記憶素
子を使用して構成され、十分構成され融通性のあ
る制御機能を提供する。もしメモリユニツトが変
更可能であれば、機械言語のレベルで着限すると
マイクロプログラミングはシステム構成法の変更
を可能とする。したがつて、同一のハードウエア
であつても多種多様のシステム構造として表わ
れ、遂行すべき各タスクに対し最良の処理能力を
発揮する。マイクロプログラムメモリを変更しう
るこのような能力はリードオンリーメモリ
（ROM）で使用されているスタテイツクマイク
ロプログラミングと対比してダイナミツクマイク
ロプログラミングと呼ばれる。 ダイナミツクに変更しうる制御記憶装置および
他のマイクロプログラミング技法の出現によつ
て、マイクロプログラミング装置は夫々異なつた
問題またはタスク上の要求に適応するように変更
しうる命令実行能力をもつたものとして設計され
るようになつた。このようなマイクロプログラム
可能ユニツトは価格の点からみれば処理能力に関
し大型および小型コンピユータのギヤツプを埋
め、上記したような回路すなわちハードウエアの
互換性のなさおよびプログラミングすなわちソフ
トウエアの互換性のなさを実質的に一挙に解消し
た。多重処理の応用に際し、必要とされる入出力
制御はプログラム可能ユニツトの処理するタスク
の一部として組込まれる。 上記のごとき機能上の特徴をもつたプログラム
可能ユニツトは1969年５月19日に提出されこの出
願と同一の渡受人に譲渡されたフエイバー等のア
メリカ合衆国特許出願第825569号に開示されてい
る。そこに開示されているプログラム可能ユニツ
トは構造がモジユラ方式であつて、多レベルの複
数群の補助命令または複数群のマイクロ命令によ
つて制御される。最下位レベルの補助命令の命令
定義だけは手で結線された回路によつて固定され
ているが、高位レベルの定義は変更可能であつ
て、それぞれのマイクロ命令列は現在実行されて
いかなるプログラムの要求に応じても交換しうる
ものである。 したがつて、このようなプログラム可能ユニツ
トはある時に入出力データ転送制御のために使用
でき、別の時には特定の高レベルプログラム言語
で書かれたプログラムを実行するのに使用でき、
さらに別の時には他のプログラミング言語で書か
れたプログラムを実行するのに使用できる。この
ようなプログラム可能ユニツトの融通性のため、
２個以上のユニツトを多重処理システムに使用で
き、入出力制御などの特定の機能にかまわず附加
的なユニツトを追加して多重処理システムの能力
を増加させることができる。 上記のフエイバー等の出願で記載しているよう
なシステムの或る特徴はそれぞれのマイクロ命令
を補助命令のより下位のレベルで解釈しコード解
読する点にあり、このためマイクロ命令の意義を
異なつた応用例に応じて変更できる。このタイプ
のシステムで得られる重要かつ特別の利点は複数
のマイクロ命令をオーバーラツプしながら実行で
きる点にあり、その結果、あるタイプのマイクロ
命令は条件付きであつてその実行はそれぞれの状
態のテストまで遅延され、別のマイクロ命令はこ
のようなテストの結果が出来るまで読込まれる。
フエイバー等のシステムはマイクロプログラム内
での分岐を可能とする。他のマイクロプログラム
システムと同様に、１つのマクロ命令は夫々１つ
のレジスタから他のレジスタへのデータ転送、論
理操作あるいはこれらに類するものを特定する１
列のマイクロ命令の実行によつて実行される。 上記したようなフエイバー等の出願に係るシス
テムにおいて、各マイクロ命令は情報転送のため
に必要とされるそれぞれのゲートをセツトする制
御信号群によつて具体化される。このような制御
信号は制御メモリから選択され、制御メモリのタ
イプにしたがつてダイナミツクに変更できる。マ
イクロ命令はメモリおよび装置の操作、データシ
フトを含んだ論理操作（入出力制御）を特定し、
また他のマイクロ命令の実行のため必要とされる
リテラル情報（データ、飛越しアドレス、シフト
けた数）を含むことができる。 上記したフエイバー等の出願に開示されたシス
テムは技術上の顕著なる進歩を示しているが、卓
上計算器、簡単な制御器（例えば、遠隔現金出納
器、テレタイプ交換機カード、プリンタなど）か
ら実質的に小型の情報端末器（例えば、キイーテ
ープ／デイスク、店頭取付機器など）に至るまで
の単純な「作業機能」を具体化する低廉かつ小型
のマイクロプログラム可能なプロセツサの出現が
なお望まれている。上記のフエイバー等の出現に
開示されているシステムの本質的な構造上の特徴
はリテラルタイプの割当てを特定するマイクロ命
令以外のあらゆるマイクロ命令が論理操作が必要
とされているか否かに関係なく論理装置を結合す
ることにある。この特徴は主としてフエイバー等
システムにおける命令実行がオーバーラツプしな
がら行われることに起因する。装置またはメモリ
制御器のような極少の論理操作を含んだ単純な作
業機能によつてあらゆる情報の転送操作のために
論理装置が結合される。効率および価格の点から
みれば上記のフエイバー等の出願で開示されてい
るプログラム可能ユニツトはこのタイプの単純な
「作業機能」を遂行するには不適当である。 したがつて、この発明の主たる目的は今日の多
重処理システムの特徴である基本機能を具体化す
る簡単、小型かつ低廉なプログラム可能ユニツト
を提供することにある。 この発明のマイクロプログラム可能ユニツトは
特にキーボード、バツジリーダ、デイスク、デー
タコムなどの人間−機械インターフエイスを含ん
だ簡単なハードウエアインターフエイスとして適
当である。従来技術による設計では、これらのイ
ンターフエイスは所要のドライバ、レベル変換器
およびバツフアをそなえた特定用途の制御器（例
えば、カードリーダ制御器、磁気テープリーダな
ど）の形をとつていた。これらの制御器は夫々論
理設計、パツケージ、調達、応用および手直し、
さらには予備並びに保守の手順を含んだそれらの
構成のための別個かつ完全な設計サイクルを必要
とする。 この発明の他の目的は特定の機能に応用される
までそれ自体の機能が限定されない改良型プログ
ラム可能汎用制御器構成ブロツクを提供すること
にある。 汎用制御器構成ブロツクは極少のハードウエア
を介して機能をマイクロプログラミングすること
によつてインターフエイスに対し特有とされる。
プログラム可能論理制御器は(1)、リレー接点、リ
ミツトスイツチ、端子装置、押釦、弁などの入力
を走査し、(2)、入力をプログラムで特定された状
態と比較し、(3)、データを給送しプログラムされ
た命令にしたがつて出力を駆動もしくは停止する
ことによつて、シーケンス操作を遂行する。 したがつて、この発明の他の目的はかなり省略
された設計サイクル、制御器の多種多様の応用に
対しても同一の構成ブロツクの大量生産、更新の
容易さ、予備部品在庫の軽減並びに保守、訓練で
の大幅なコストダウンによつて大幅に製造原価を
低減できる改良型マイクロプログラム可能制御器
を提供することにある。 この発明のマイクロプログラム可能ユニツトが
指向する典型的な作業機能は略500−1000個の論
理ゲートによつて実行される。今日の半導体技
術、特に金属酸化膜半導体（MOS）技術によつ
て、この発明のマイクロプログラム可能ユニツト
の複雑さは十分１チツプ技術の範囲内に組込まれ
る。 したがつて、この発明の他の目的は１個の半導
体チツプ上に構成できるように設計されたプログ
ラム可能プロセツサを提供することにある。 過去において一般的な多くの回路をLSI構成す
るのに最大の障害はデータ転送および制御に必要
とされる外部接続ピンの数が極めて多いことが原
因であつた。 したがつて、この発明の他の目的はLSI技術を
使用してモノリシツクシングルチツプとしてリー
ドオンリーマイクロプログラムメモリを含んだ１
個の多ピン付きパツケージの内部に構成できるよ
うに設計されたマイクロプログラム可能プロセツ
サを提供することにある。 この発明の他の目的は改良された動作環境を実
現し比較的簡単なオンラインプログラムの手直
し、分析および診断を容易にするマイクロプログ
ラム可能な人間−機械インターフエイスを提供す
ることにある。 この発明のさらに別の目的は、外部読み書きマ
イクロプログラムメモリを利用して、特定の作業
機能に対し最適のビツトパターンを導出し、特定
の作業機能に合つたモジユールになるようにプロ
グラム可能ユニツトの不変論理部に関連して使用
されるROMパターンマスクを発生するマイクロ
プログラミング可能処理ユニツトを提供すること
にある。 この発明の附加的な目的は機械言語とは無関係
な改良型マイクロプログラム可能データプロセツ
サを提供することにある。 この発明のさらに別の目的は夫々がマイクロプ
ログラムを介して特定の「作業機能」に仕立てら
れた複数個のマイクロプログラム可能ユニツトを
使用するモジユーラ方式多重処理システムを提供
することにある。 この発明のさらに別の目的は局所的または遠隔
的に中央コンピユータと簡単にインターフエイス
できるマイクロプログラム可能な制御器を提供す
ることにある。 この発明のさらに他の目的はこの分野の熟練者
にとつて以下の明細書および前述の特許請求範囲
を研究することによつて明白となろう。 発明の概要 この発明はマイクロプログラミング技法ととも
にソフト機械構成法を使用する内蔵型バイト直列
式プロセツサに向けられる。命令群の個々の命令
を実行するためのある回路は単純かつ極少のレベ
ルで維持され、大規模集積技術によつてメモリ、
論理、制御およびアドレス機能をすべて構成でき
る。特に、マイクロプログラムのレベルにて命令
群が与えられ、コンピユータの基本操作を実行す
る時にプロセツサの特定の回路を制御する。本質
的に、特定の回路は最小限度に委託された論理回
路すなわちハードウエアであつて、このハードウ
エアは命令群で作られた制御信号によつて特定の
タスクが委託される。論理、制御およびアドレス
機能は基本的操作、コンピユータ操作を実現する
のに必要なゲート、レジスタ、ドライバおよび関
連の論理回路を含んだ回路によつて達成される。
マイクロプログラムにおいて完全に作業機能を指
示することによつて所要の外部接続ピンの数は減
少される。 好ましい実施例の詳細な説明 この発明のプログラム可能処理ユニツト１０
（第１図）は５個の機能部品によつて構成される。
即ち、所要のシフト、演算および論理機能を実行
し、さらにスクラツチパツトレジスタ機能を与え
る論理ユニツト１２（LU）；いくつかのワードは
リテラルを有し他のワードはマイクロプログラマ
によつて特定された特定の制御信号を有するマイ
クロプログラムのシーケンスを与えるマイクロプ
ログラムメモリ１４（MPM）；マイクロプログ
ラムアドレスのためレジスタ機能を与えるメモリ
制御ユニツト１６（MCU）；タイミング、状態制
御、後続（次の命令）決定および命令コード解読
を与える制御ユニツト１８（CU）；並びに外部イ
ンターフエイス２０（EXI）によつて構成され
る。これらの機能ユニツトは以下概略的に説明
し、そ後詳細に説明する。 好ましい実施例において、論理ユニツト１２は
夫々レジスタＡ１，Ａ２，Ａ３で表わされる３個
の８ビツト再循環シフトレジスタ２２，２４，２
６、Ｂレジスタで表わされる８ビツト再循環シフ
トレジスタ２８、直列加算器３０および関連する
ゲートによつて構成される（第２図参照）。Ａレ
ジスタ２２，２４，２６、およびＢレジスタ２８
は再循環シフトレジスタであるので、情報は各入
力Ａレジスタの内容を変化させることなく加算器
３０に転送することができる。この特徴は理想的
にMOSダイナミツク論理構成に適するものであ
る。 すべてのＡレジスタ２２，２４，２６は機能的
に同一である。これらのレジスタはプログラム可
能ユニツト１０内のデータを一時的に記憶し、各
Ａレジスタへの入力を決定する選択ゲート網３６
を介して加算器３０の出力が読込まれることもあ
る。選択ゲート網４０によつていずれかのＡレジ
スタ２２，２４，２６の内容がＸ入力７０で表わ
される加算器３０への一方の入力として使用され
る。 Ｂレジスタ２８は外部インターフエイス２０を
介して多重処理システムのメインメモリ（第１図
で「データイン」として示されている）からの１
次のインターフエイスである。Ｂレジスタ２８は
また加算器３０への第２、即ちＹ入力７２として
作用し、算術操作のサイド効果を集める。選択ゲ
ート網３８を介して、Ｂレジスタ２８には選択ゲ
ート３６を通過してきた加算器３０の出力、外部
インターフエイス２０を介して外部より与えられ
た「データイン」、あるいはＢレジスタ自体の
「真値」内容がロードされる。さらに、マイクロ
プログラムメモリ１４に記憶されているあるマイ
クロ命令からコード解読されたリテラル値がマイ
クロ命令解読器４６から直接Ｂレジスタ２８に供
給される。Ｂレジスタ２８の出力は真為ゲート網
４２を有し、ゲート網４２はＢレジスタ２８の真
値内容を加算器３０へのＹ入力７２に与え、また
はＢレジスタ２８の内容の１の補元をＹ入力に与
えるように動作する。 論理ユニツト１２内の加算器３０は周知の直列
加算器である。したがつて、この動作の詳細はこ
こでは記載せず、のちほどその特定の回路を説明
するときに十分に記述する。Ａレジスタ２２，２
４，２６およびＢレジスタ２８に加えて、加算器
３０の出力はその行先として代替マイクロプログ
ラムカウントレジスタ（AMPCR）３２あるいは
外部レジスタ（第２図で「データアウト」として
示されている）への出力線３４のいずれかを有す
る。 AMPCRレジスタ３２も再循環シフトレジスタ
であつて、選択ゲート網４２を介して加算器３０
へのＹ入力７２として作用する。 メモリ制御装置（MCU）１６は２個の８ビツ
トレジスタ、即ち、マイクロプログラムカウント
レジスタ（MPCR）４４および代替マイクロプ
ログラムカウントレジスタ（AMPCR）３２によ
つて構成される。MPCRレジスタ４４は８ビツ
トカウンタであつて、その内容は１づつまたは２
づつ増加し、マイクロプログラムメモリ１４から
次の命令を選択するのに使用される。AMPCRレ
ジスタ３２はマイクロプログラム内のプログラム
飛越しおよびサブルーチン復帰のための飛越しま
たは復帰アドレスを含む。通常AMPCRレジスタ
３２内のアドレスは復帰すべき位置より少ないア
ドレスである。このレジスタ３２にはゲート網３
６を介してMPCRレジスタ４４から加算器３０
の出力が読込まれ、あるいはマイクロプログラム
メモリ１４に記憶されているあるマイクロ命令よ
りコード解読されたリテラル値が読込まれる。 この発明のプログラム可能処理ユニツト１０は
処理装置の操作を定義づけるためマイクロプログ
ラム命令のソースを必要とする。好ましい実施例
においてこのソースはマイクロプログラムメモリ
１４によつて与えられる。メモリ１４は処理装置
の機能を定義するプログラムを記憶するリードオ
ンリーメモリ（ROM）である。代わつて、マイ
クロプログラムメモリ１４はランダムアクセスメ
モリ（RAM）であつてもよい。とにかく、メモ
リ１４に記憶されているプログラムは最適の方法
で特定のタスクを遂行するように処理ユニツト１
０を特徴づける。 処理ユニツト１０の設計論理は、利用すべき特
定の命令群があるというのではなくむしろ達成す
べきタスクに向かつて機能を最適に統合するよう
に使用できる１群のレジスタ系路および制御シー
ケンスがあるという仮定にもとずいている。それ
ぞれの応用に対し１個のMOSLSIモノリシツク
チツプ上に所定のビツトパターンにしたがつて
ROMをマスクするためのコストは特に多数の複
写を償却する時に低減されるので、マイクロプロ
グラムメモリ１４のROM構成は比較的多量の装
置を要するような応用に好ましい。 代りの方法として、読出し書込みマイクロプロ
グラムメモリを利用して構成された処理ユニツト
１０は実験目的あるいは処理ユニツト１０の機能
が変更されることがあるときに使用できる。この
読出し書込み動作モードでは、所望のレベルへそ
の動作が実行されるまで、特定の応用に処理ユニ
ツト１０を特徴づけるプログラムを挿入し、テス
トしかつ修正することができる。この時点にて、
所要のビツトパターンは適当なROMパターンを
発生させるのに利用され、ROMパターンは後述
するような特定の応用に調整されたモジユールあ
るいは構成ブロツクとなる処理ユニツト１０内の
不変論理部に関連して使用される。 今、説明のためROMメモリのみを考慮する。
好ましい実施例では、マイクロプログラムメモリ
１４は各ワードが長さ12ビツトである合計256ワ
ードによつて構成される。メモリ１２は実行可能
な命令のみを記憶し、プログラム制御によつても
変更されない。マイクロプログラムメモリ１４に
記憶されているマイクロプログラムを構成する各
マイクロ命令は長さが12ビツトであつて、制御ユ
ニツト１８の一部である解読器４６によつてコー
ド解読される。各命令の12ビツトは４つのタイプ
のいずれかにコード解読される。即ち、(1)リテラ
ル、(2)状態、(3)論理、および(4)外部のいずれかで
ある。このような４つのタイプの命令はのちほど
詳細に説明する。 制御ユニツト１８はマイクロ命令コード解読器
４６、後続（次の命令）決定論理回路４８、状態
選択論理回路５０、状態レジスタ５２によつて構
成される。後続決定論理回路４８、状態選択論理
回路５０および状態レジスタ５２はマイクロ命令
解読器４６の出力によつて駆動される。さらに、
加算器３０は、加算器出力の全てのビツトが真値
「１」である場合、状態レジスタ５２に４個の状
態ビツト、すなわち最下位ビツト真値（LST）
状態74、最上位ビツト真値（MST）状態76、加
算器オーバーフロービツト（AOV）78、および
指示ビツト（ABT）80（それぞれ第４図に示され
る）を供給する。後続決定論理回路４８はマイク
ロプログラムメモリ１４に記憶されている次の命
令をアドレスするため１あるいは２だけ増加する
MPCRレジスタ４４の内容を使用すべきか
AMPCRレジスタ３２の内容を使用すべきかを決
定する。 状態レジスタ５２は３個のリセツト可能な局所
状態ビツト82、84、86（夫々LC1ビツト82、LC2
ビツト84、LC3ビツト86）を記憶し、８個の状態
ビツト（４個の加算器状態ビツト、MSTビツト
76、LSTビツト74、AOVビツト78、ABTビツト
80、外部状態ビツトEXT88、および状態レジス
タ５２に記憶されている３個の局所状態ビツト
LC1、LC2、LC3）のうちの１つを選択する。 コード解読器４６からAMPCRレジスタ３２へ
の８ビツト転送経路５６はマイクロプログラムメ
モリ１４に記憶されているマイクロ命令からコー
ド解読された８ビツトリテラル値を転送するため
に存在する。８ビツトリテラル値の転送のため、
同じ８ビツト転送経路５４がコード解読器４６と
Ｂレジスタ２８の間に存在する。ある命令のた
め、外部制御経路９０の４ビツトは符号化され外
部インターフエイス２０に給送される。のちほど
詳細に説明するこれらの４ビツトはプログラム可
能装置１０が所定の時間にいかなるタイプの命令
を実行しているかを周辺機器に通知することによ
つてインターフエイスを介してデータを使用し給
送し受信する方法を外部インターフエイス２０に
通知する。制御ユニツト１８はタイミング発生器
５８を介してプログラム可能ユニツト１０の動作
のためのタイミングを提供する。 外部インターフエイス２０はプログラム可能ユ
ニツト１０を多重処理システムに関連した外部素
子に接続する。この接続はプログラム可能ユニツ
ト１０を起点とする８ビツトの直列転送を助ける
のに使用される内部的に作成された１列のクロツ
クによつて同期して行われる。状態レジスタ５２
への外部同期入力EXT（第２図参照）はEXT状
態ビツト88という形式で周辺機器からの信号伝達
に使用され、一方既述した４本の外部制御線９０
は外部レジスタの使用を制御するのに使用され
る。 さてプログラム可能ユニツト１０の主要な機能
的構成要素を概略的に説明したので、ビツトパタ
ーンを対応させながら４つのタイプのマイクロ命
令を詳細に説明する。 上記したように、好ましい実施例ではマイクロ
プログラムメモリに記憶されているマイクロ命令
はすべて長さが12ビツトである。第１のタイプの
マイクロ命令はリテラル割当て命令６４（第３
図）である。リテラル割当て命令６４の第１−第
８ビツトは変数または定数からなり、受信レジス
タはリテラル割当て命令６４の第９−第12ビツト
からなる命令の複数の指令ビツトによつて絶対的
に特定される。リテラル値は夫々の８ビツト転送
経路５４，５６を介してＢレジスタ２８
（LITERAL TO Ｂ命令６４ｂ）あるいは
AMPCRレジスタ３２（LITERAL TO
AMPCR命令６４ａ）のいずれかにのみ導入する
ことができる。 もしリテラル割当て命令６４の第11、第12ビツ
トの両者が「０」であれば、LITERAL TO
AMPCR命令６４ａは実行され、転送先は転送経
路５６を介したAMPCRレジスタ３２となる。も
し第９−第12ビツトが1011であれば、LI−
TERAL TO Ｂ命令６４ｂは実行されその転送
先は転送経路５４を介したＢレジスタ２８とな
る。LITERAL TO AMPCR命令６４ａの変更
はGO TO LITERAL命令６４ｃによつて行われ
る。この命令は命令の第11ビツトが「１」第12ビ
ツトが「０」であるときに実行される。この命令
が実行されるとき、命令によつて特定されたリテ
ラル値は転送路５６を介してAMPCRレジスタ３
２に導入され、さらに転送経路９２を介して
AMPCRレジスタ３２の内容がMPCRレジスタ
４４に転送される。GO TO LITERAL命令６４
ｃの機能はマイクロプログラムメモリ１４に記憶
されているマイクロプログラムが特定した飛越し
アドレスをMPCRレジスタ４４に導入すること
にある。LITERAL TO AMPCR命令６４ａお
よびGO TO LITERAL命令６４ｃに対し、これ
らの命令のビツト９、10はプログラム可能ユニツ
ト１０によつても内部的に使用されない。 LITERAL TO Ｂ命令６４ｂが実行されると
き、特定された入力ビツトはリテラルＢがレジス
タ２８に導入される過程で補元がとられる。これ
はLITERAL TO AMPCR命令６４ａの場合に
行われず、この場合入力ビツトはマイクロ命令解
読器４６から受信したものを変更することなく導
入される。 第２のタイプのマイクロ命令は状態テスト命令
６６（第４図）である。状態命令は５つのフイー
ルドによつて構成され、即ち、状態フイールド９
４、テストフイールド１００、真値後続フイール
ド９６、偽値後続フイールド９８および指令コー
ドフイールドによつて構成される。この命令は状
態テスト命令６６の第１−第３ビツトからなる状
態フイールドによつて特定された８つの状態の１
つに対しテストを実行する。もし状態フイールド
９４によつて特定された１つの状態のテストが好
結果つまり真値となつたとき、状態テスト命令６
６の第６、第７ビツトからなる真値後続フイール
ド９６によつて指定された真値後続は次の命令の
アドレスを決定する。もし真値後続選択に加えて
テストすべきとして選択された状態が真値であれ
ば状態テスト命令６６の第４、第５ビツトによつ
て定義されたセツトフイールド１００がチエツク
され、３つの局所状態ビツトLC1、LC2、LC3の
１つをセツトすべきか否かを決定する。第10−第
12ビツトは指令コードを定義し、状態命令６６に
対しすべてが常時「１」である。 既述したように、状態レジスタ５２は次の目
的、即ち、制御信号の条件付きまたは無条件の転
送、局所状態ビツトのセツトおよび／またはリセ
ツト、の１つまたはその組合せ、のために使用さ
れる８つのテスト可能な状態ビツトを記憶する。
８つの状態とは４つの加算器状態（LSTビツト
74、MSTビツト76、AOVビツト78およびABT
ビツト80）、外部基準レベルビツトEXT88および
局所状態ビツト（LC1ビツト82、LC2ビツト84、
LC3ビツト86）からなる。 加算器３０からの最下位即ち第１位ビツトが２
進値「１」のときLST状態はセツトされ、「０」
のときリセツトされる。最上位即ち第８位ビツト
が２進値「１」のときMST状態はセツトされ、
「０」のときリセツトされる。加算器３０からの
ビツトがすべて２進値「１」であればABT状態
はセツトされその他の場合にはリセツトされる。
AOV状態は加算操作でオーバーフローが発生し
たことを表わす。 局所状態ビツト82、84、86（LC1、LC2、LC3）
はテストのときリセツトされ、セツトフイールド
１００は局所状態をセツトするのに使用される。
ここで注意すべき点は、局所状態をセツトできる
ようにするためには真値状態をテストする必要が
ある。外部状態ビツトEXT88は外部インターフ
エイス２０によつて完全に制御され、通常各装置
アドレスによつてゲートされたいくつかの装置に
対する割込みOR論理の結果として表われ、それ
以外ではタイミング用途に使用される。４つの加
算器状態（LST、MST、ABT、AOV）は後述
する最後の論理ユニツト命令の結果を表わす。こ
れらの命令ビツト74、76、78、80はテストによつ
てもリセツトされず、他の論理タイプの命令が実
行されるまで持続される。 状態のセツトおよびリセツトの概要は第１表に
示されている。 状態のセツトおよびリセツト

【表】

【表】 ＊ 論理装置命令によつてのみ変
化する
Ｂレジスタ２８、AMPCRレジスタ３２のいず
れかへの読込みを特定できるリテラル割当て命令
６４は加算器３０への入力の値を変化できるが、
加算器３０の出力によつて与えられたいかなる状
態ビツトの値も変化できない。さらに、いくつか
の論理ユニツト操作は論理ユニツト命令と関連し
てより詳細に説明するが、特定の加算操作に対し
て一般的でないサイド効果を有する。 第１局所状態（LC1）はプログラム可能ユニツ
ト１０内の論理状態を一時的に記憶するのに使用
され、その状態はLC1ビツト８２によつて表わさ
れる。これはプログラム可能ユニツト１０によつ
て局所的にセツトされ、テストによつて局所的に
リセツトされる。第２局所状態（LC2）および第
３局所状態（LC3）は第１局所状態（LC1）の機
能および操作と同じである。 MST状態ビツト76のテストを特定するため、
状態テスト命令66の最初の３ビツトが「000」と
して表わされる。もし最初の３ビツトの第３ビツ
トのみが「１」（001）であれば、AOV状態ビツ
ト78がテストされ、一方状態テスト命令６６の最
初の３ビツトの第２番目のビツトのみが「１」
（010）であれば、LST状態ビツト74がテストさ
れる。状態テスト命令６６の最初の３ビツトの第
１番目のビツトのみが「０」（011）であれば、
ABT状態ビツト80がテストされる。状態テスト
命令６６の最初の３ビツトの第１番目のビツトの
みが「１」（100）であれば、LC1状態ビツト82が
テストされ、一方状態テスト命令６６の最初の３
ビツトの第２番目のビツトのみが「０」（101）で
あれば、LC2状態ビツト84がテストされる。状態
テスト命令６６の最初の３ビツトの第３番目のビ
ツトのみが「０」（110）であれば、LC3状態ビツ
ト86がテストされる。状態テスト命令６６の最初
の３ビツトがすべて「１」（111）であれば、外部
EXTビツト88がテストされる。 状態テスト命令６６の第６、第７ビツトによつ
て定義された真値後続あるいは状態テスト命令６
６の第８、第９ビツトによつて定義された偽値後
続のいずれかがはつきりと選択され、実行すべき
次の命令のアドレスを決定させなければならな
い。無条件の後続については、真値および偽値後
続フイールド９６，９８の両者において同じ後続
が選択されなければならない。各後続に対する４
つの選択とは、(1)、１だけ増えたMPCRレジス
タ４４の内容によつて定義されたようなシーケン
ス中の次の命令へステツプするSTEP後続102、
(2)、２だけ増えたMPCRレジスタ４４の内容に
よつて定義されたようなシーケンス中の１つおき
の次の命令へスキツプするSKIP後続104、(3)、
AMPCRレジスタにおいて１だけ増えたMPCR
レジスタ４４の現在のアドレスをステツプし節約
するSAVE後続106、および４、次の命令のアド
レス決定制御をAMPCRレジスタ３２に記憶され
ているアドレスに転送するJUMP後続108、であ
る。 他のあらゆるタイプのマイクロ命令は上記した
ような絶対的なSTEP後続を有する。 マイクロプログラムメモリ１４をアドレスする
ときの後続指令の動きを要約すれば、STEP後続
指令102は次の命令のアドレスとして１だけ増え
たMPCRレジスタ４４の内容を指定し、この新
たなアドレスはMPCRレジスタ４４（第５図）
の内容となる。SKIP後続指令104は次の命令のア
ドレスとして２だけ増えたMPCRレジスタ４４
の内容を指定し、MPCRレジスタ４４の新たな
内容は次の命令のアドレスとなる。SAVE後続指
令106は次の命令のアドレスとして１だけ増えた
MPCRレジスタ４４の内容を指定し、MPCRレ
ジスタ４４の新たな内容は次の命令のアドレスと
なる。さらに、AMPCRレジスタ３２の内容は新
たな命令（MPCR＋１）のアドレスに変更され
る。JUMP後続指令108は次の命令のアドレスと
してAMPCRレジスタ３２の内容を指定し、
MPCRレジスタ４４の内容を新たな命令のアド
レスに変化させる。特に、SAVE後続指令106の
みがAMPCRレジスタ３２の内容を変化させるこ
とに留意しなければならない。 マイクロ命令解読器４６によつて解読される第
３のタイプのマイクロ命令は論理ユニツト命令６
８であつて、これは加算器３０へのＸ、Ｙ演算数
入力、算術もしくは論理操作および加算器３０へ
の指定を特定する。論理命令は４つのフイール
ド、即ち、Ｘ演算数入力フイールド１１０、操作
およびＹ演算数入力フイールド１１２、行先フイ
ールド１１４および指令コードフイールド１１６
によつて構成される。 論理ユニツト命令６８の第１、第２ビツトから
なるＸ演算数入力フイールド１１０は加算器３０
に対するＸ入力７０を特定する。Ｘ演算数は
「０」あるいは３個のレジスタ２２，２４，２６
のうちの１つの出力のいずれかである。加算器３
０によつて遂行される操作および加算器３０への
Ｙ演算数入力７２（Ｂレジスタ２８の真値内容あ
るいはAMPCRレジスタ３２の内容）は論理ユニ
ツト命令６８の第３、第４、第５、第６ビツトか
らなる操作フイールドの一部として特定される。
操作フイールドはAMPCRレジスタ３２およびＢ
レジスタ２８に対する算術および論理操作の両者
を特定できる。加算器３０の出力の行先は論理ユ
ニツト命令６８の第７−第10ビツトからなる行先
フイールド１１４によつて特定される。論理ユニ
ツト命令６８の第11、第12番目のビツトは論理ユ
ニツト命令の指令コードフイールド１１６を指定
する。論理ユニツト命令６８の第11番目のビツト
は常に「０」であつて第12番目のビツトは常に
「１」である。 論理ユニツト命令６８のＸ入力フイールド１１
０によつて特定され得る加算器３０への４つのＸ
入力７０とは、(1)、第１、第２のビツト中の
「０」（00）に指定された「０」、(2)、第１ビツト
の「０」、第２ビツトの「０」（01）によつて指定
されたA1レジスタ２２の内容、(3)、第１ビツト
の「１」、第２ビツトの「０」（10）によつて特定
されたＡレジスタ２４の内容、および、(4)、第
１、第２ビツトの「１」（11）によつて指定され
たA3レジスタ２６の内容である。これは表２に
要約される。

【表】 好ましい実施例では、加算器３０および論理ユ
ニツト１２によつて遂行できる操作は16通りのタ
イプがあり、そのうち12通りの操作は加算器３０
へのＹ演算数入力７２としてＢレジスタ２８の出
力を含む（第６図参照）。残りの４つの操作では
加算器３０へのＹ選択入力７２としてAMPCRレ
ジスタ３２の出力を利用する。 操作フイールド１１２によつて定義されたタイ
プの操作は算術および論理機能の両者を含む。標
準的操作Ｘ＋Ｙ、Ｘ＋Ｙ＋１は標準的論理機能
（例えば、AND、NAND、OR、NOR）ととも
に論理ユニツト１２によつて実行される。また各
種の標準的でない論理機能も可能である。以下こ
れらの機能の簡単な説明を行うが、より完全な理
解は特定の回路の詳細な説明を参照することによ
つて可能となろう。 加算器３０へのＸ演算数入力７０、Ｂレジスタ
２８の出力および数値１の総和を特定する算術操
作は論理ユニツト命令６８のうちのすべて「０」
（0000）である第３−第６ビツトによつて定義さ
れる。ビツトパターン0001を有する操作フイール
ド１１２によつて特定される操作は加算器３０へ
のＸ演算数入力７０とＢレジスタ２８の出力の加
算である。ビツトパターン0010を有する操作フイ
ールド１１２は加算器３０へのＸ演算数入力７
０、AMPCRレジスタ３２の出力および数量１の
総和を特定する。ビツトパターン0011を有する操
作パターン112はＸ入力とAMPCRレジスタ３２
の出力を加算する第４の算術操作を特定する。 操作フイールド１１２中のビツトパターン0100
は比較器論理機能を定義し、これは簡略的にＸ
EQV Ｂとして表現される。この論理操作はＢレ
ジスタ２８の出力が加算器３０へのＸ入力７０と
比較されることを特定する。この論理操作に対す
るブール代数表現は（XB Ｖ Ｘ）として定
義される。 特定されたＸ入力７０およびＢレジスタ２８の
出力を利用する排他的OR論理機能はビツトパタ
ーン0101を有する操作フイールド１１２によつて
特定される。この論理操作は簡略表現Ｘ XOR
Ｂおよびブール代数表現（Ｘ Ｖ Ｂ）を有
する。 説明の便宜上、操作フイールドのビツトパター
ンに対する８進コードシーケンスに従つて、Ｂレ
ジスタ２８の内容と加算器３０へのＸ入力７０の
差を特定する算術操作は８進コード６（0110）を
有する操作フイールド１１２によつて定義され
る。この算術操作は簡略的にＸ−Ｂとして表現さ
れ、ブール代数表現（Ｘ＋＋１）によつて遂行
される。 好ましい実施例の操作フイールド１１２によつ
て特定できる最終の算術操作は0111（８進コード、
７）によつて定義される。操作フイールド１１２
のこのビツトパターンによつて特定された算術操
作は加算器３０へのＸ入力７０の数量１だけ減つ
たＢレジスタ２８の内容と減算である。この算術
操作の簡略表現Ｘ−Ｂ−１はブール代数論理表現
（Ｘ＋）によつて表わされる。 論理ユニツト命令６８の操作フイールドによつ
て特定できる残り８通りの操作、即ち第９−第16
の操作はすべて論理タイプの機能である。これら
の８つの操作に対し、操作フイールド１１２の第
１ビツト位置、即ち、論理ユニツト命令６８の第
３ビツトは常に「１」である。 簡略的にＸ NOR Ｂとして表現される論理操
作は論理ユニツト命令６８の第３−第６ビツトの
ビツトパターンが1000である操作フイールド１１
２によつて特定される。この論理操作のブール代
数表現は（）である。 論理ユニツト命令６８の操作フイールド１１２
によつて定義される10番目の操作は簡略的にＸ
NAN Ｂとして表現される論理操作である。こ
の論理操作はビツトパターン1001（８進コード、
９）を有する操作フイールド１１２によつて特定
される。この論理操作のブール代数表現は
（）である。 第11、第12の操作は夫々ビツトパターン1010、
1011を有する操作フイールド１１２によつて特定
される。この２つのビツトパターンによつて特定
される論理操作は、AMPCRレジスタ３２の内容
がＢレジスタ２８の内容に代わつて使用される点
を除いて、上述した第９、第10の操作で特定され
た論理機能と同じである。操作フイールド１１２
のビツトパターン1010によつて特定される論理操
作の簡略表現はＸ NOR Ｚであつて、ただしＺ
はAMPCRレジスタ３２の行先である。この論理
操作の対応するブール代数表現は（）であ
る。操作フイールド１１２のビツトパターン1011
によつて特定される論理操作の簡略表現はＸ
NAN Ｚであつて、対応するブール代数表現は
（）である。 論理OR機能は論理ユニツト命令６８の第３−
第６ビツトパターン1100を有する操作フイールド
１１２によつて特定される。このビツトパターン
は加算器３０へのＸ入力７０がＢレジスタ２８の
出力とORゲートされることを特定する。簡略表
現はＸ−OR Ｂであつて、対応するプール代数
表現は（XVB）である。 操作フイールド１１２によつて特定できる第14
番目の操作は論理AND機能であつて、ビツトパ
ターン1101を有する。このビツトパターンによつ
て特定される論理機能でもつて加算器３０へのＸ
入力７０とＢレジスタ２８の出力がAND結合さ
れる。この論理操作の簡略表現はＸ AND Ｂ、
ブール代数表現は（XB）である。 論理命令６８の操作フイールド１１２によつて
特定できる第15番目の操作は論理OR機能の変型
である。ビツトパターン1110を有する操作フイー
ルド１１２は加算器３０へのＸ入力７０がＢレジ
スタ２８の出力の補元とOR処理されることを特
定する。この論理操作は簡略的にＸ RIM Ｂと
して表現され、対応するブール代数表現は（XV
Ｂ）である。 好ましい実施例の操作フイールド１１２によつ
て特定できる第16番目つまり最後の操作は論理
AND操作の変型である。論理ユニツト命令６８
の第３−第６ビツトのビツトパターン1111は加算
器３０へのＸ入力７０がＢレジスタ２８の出力の
補元とAND処理されることを特定する。この論
理操作の簡略表現はＸ NIM Ｂ、対応するプー
ル代数表現は（Ｘ）である。 上記より判ることは、第３（Ｘ＋Ｚ＋１）、第４
（Ｘ＋Ｚ）、第11（Ｘ NOR Ｚ）および第12（Ｘ
NAN Ｚ）の論理操作において加算器３０のＹ
入力７２がAMPCRレジスタ３２の出力であるこ
とである。他のすべての論理操作では、加算器３
０へのＹ入力７２はＢレジスタ２８の出力であ
る。 加算器３０の出力の行先は論理ユニツト命令６
８の第７−第10ビツトからなる行先フイールド１
１４によつて定義される。既に述べたように、加
算器３０の出力はＢレジスタ２８、AMPCRレジ
スタ３２、あるいは外部レジスタへの出力線３４
のいずれかに導入できる。論理ユニツト命令６８
の第７−第10ビツトによつて定義される行先は16
通りあり得る。これらの先行は上記したレジスタ
および出力線を含み、ある場合には、実行すべき
別の制御機能もしくは制御操作を指示する。 加算器３０の出力の行先としてＢレジスタ２８
を特定するには、好ましい実施例の行先フイール
ド１１４は論理ユニツト命令６８の第７−第10ビ
ツトがビツトパターン0000を有さなければならな
い。 先行フイールド１１４がビツトパターン0001を
有しておれば、A1レジスタ２２が加算器３０の
出力の行先として特定され、ビツトパターンが
0010であればA2レジスタ２４、およびビツトパ
ターンが0011であればA3レジスタ２６が特定さ
れる。 論理ユニツト命令６８の行先フイールド１１４
がビツトパターン0100を有しておれば、OUT0行
先が特定される。OUT行先はあとで説明する。 論理ユニツト命令６８の第７−第10ビツトのビ
ツトパターン0101（８進コード、５）によつて行
先OUT1が特定され、ビツトパターン0110（８進
コード、６）によつて行先OUT2が特定される。 論理ユニツト命令６８の第７−第10ビツトのビ
ツトパターン0111（８進コード、７）によつて
AMPCRレジスタ３２が加算器３０の出力の行先
として特定される。この行先は行先OUT3の名称
がつけられる。 論理ユニツト命令６８の行先フイールド１１４
に定義される次の４つの行先、即ち、第９−第12
（８進コード、８−11）の行先は上記したような
最初の４つの行先（Ｂ、A1、A2、A3）と同じで
あつて、附加的に外部データイン・ソースから選
択ゲート網３８を介してＢレジスタ２８への直列
転送を特定する附加的な簡略フラグまたは標識
「BEX」を有し、この転送は加算器３０の出力と
平行して行先フイールド１１４（即ち、Ｂ、A1、
A2、A3）によつて特定された他のレジスタへと
行われる。 論理ユニツト命令６８の行先フイールド１１４
に定義される残りの４つの行先、即ち、第13−第
16（８進コード、12−15）の行先は上述した最初
の４つの行先（Ｂ、A1、A2、A3）と同じであつ
て、ただしレジスタを１ビツト右シフトエンドオ
フとしその最上位ビツトを加算器３０の出力で満
たすSHIFTのための附加簡略標識「Ｓ」を有す
る。 加算器３０の出力がＢレジスタ２８、Ａレジス
タ２２，２４，２６およびAMPCRレジスタ３２
に導入できることが上記説明より明白となつた。
論理タイプ操作が選択されているとき加算器３０
の出力は常にゲートされず外部インターフエイス
２０に進むが、OUT行先（OUT₀、OUT₁、
OUT₂、OUT₃）のいずれかが行先として選択さ
れたとき特別の４ビツトコードが外部制御線９０
に発生し、加算器３０から特定の外部レジスタへ
のゲートが行われる。「BEX」行先（論理ユニツ
ト命令６８の行先フイールド１１４によつて特定
された第９−第12行先）のいずれかが選択されれ
ば、２ビツトBEXコードが外部制御線９０に送
給され、外部データイン・ソースからＢレジスタ
２８への８ビツト直列転送が加算器３０の出力と
平行して論理ユニツト命令６８の行先フイールド
１１４（即ち、Ａレジスタ２２，２４，２６、Ｂ
レジスタ２８）によつて特定されたレジスタへと
行われる。行先レジスタがＢレジスタ２８であつ
てBEX標識を附加している（「Ｂ、BEX」−ビツ
トパターン1000を有する行先フイールド１１４）
場合、加算器３０の出力と外部入力とのORが実
行される。通常この場合の加算器３０の出力は加
算器３０からの論理「０」が転送されるように送
られ、Ｂレジスタ２８の簡単な外部読込みが認め
られる。 既述したように、AMPCRレジスタ３２が行先
レジスタとして選択されないときは、加算器３０
へのＹ入力７２としてAMPCRレジスタ３２を使
用する４つの操作（Ｘ＋Ｚ＋１、Ｘ＋Ｚ、Ｘ
NOR Ｚ、Ｘ NAN Ｚ）においてＹ入力７２は
「０」となる。換言すれば、Ｙ入力７２として
AMPCRレジスタ３２を使用するこれらの操作の
結果はAMPCRレジスタ３２にのみ帰還される。
この特徴を使用することによつて、０、０以外、
ＸおよびＸ以外をAMPCRレジスタ３２を除いた
いかなる行先レジスタにも導入できる。 SHIFT標識「Ｓ」を有する行先（12−15の８
進コード表現を有する行先）によつて、行先レジ
スタは１ビツトだけ右シフトされエンドオフさ
れ、その最上位ビツトは選択されたＸ、Ｙ演算数
の最下位ビツトに対し実行した加算器３０の出力
によつて供給される。ここで注意すべき点は、加
算器操作が選択された入力演算数の８ビツトすべ
てに対し実行され、したがつて加算器状態ビツト
（LSTビツト74、MSTビツト76、ABTビツト80
およびAOVビツト）がセツトされることである。 例えば、Ｂレジスタ２８の行先で１ビツト右シ
フト（エンドオフ）の実行が望まれるとき、Ｘ演
算数フイールド１１０に対しＸ＝０が選択され、
Ｙ演算数選択フイールド１１２に対しＸ＋Ｚを選
択し、行先フイールド１１４に対しＢ「Ｓ」を選
択し、この結果、論理ユニツト命令６８はビツト
パターン（00 0011 1100 01）を有する。 またＢレジスタ２８の行先で１ビツトの循環シ
フトの実行が望まれるとき、Ｘ演算数フイールド
１１０に対しＸ＝０を選択し、操作およびＹ演算
数フイールド１１２に対しＸ＋Ｂを選択し、行先
フイールド１１４に対しＢ「Ｓ」を選択し、この
結果、論理ユニツト命令６８はビツトパターン
（00 0011 1100 01）を有する。 行先でのシフトの主たる目的はＡレジスタ２
２，２４，２６およびＢレジスタ２８に対し右お
よび循環シフトを実行することにある。他の認め
られたすべての機能は行先の最上位ビツトに有効
的に働く。 さらに注目に値いすることは、Ｘ演算数フイー
ルド１１０がＸ＝A1、操作およびＹ選択フイー
ルド１１２がＸ＋Ｂ、さらに行先フイールド１１
４がA1「Ｓ」であるとき、次の命令（01 0001
1101 01）が実行されることである。この命令の
実行にあたつて、A1レジスタ２２およびＢレジ
スタ２８の第８ビツトに対し加算が行われ、得ら
れたビツトはA1レジスタ２２の第１ビツト（最
上位ビツト）に位置ずけられる。その後、A1レ
ジスタ２２の第７ビツト（最下位ビツトプラス
１）はＢレジスタ２８のすべてのビツトに加算さ
れ、したがつて加算器状態ビツト（MSTビツト
76、LSTビツト74、AOVビツト78およびABTビ
ツト80）にサイド効果がもたらされる。 加算器３０の直列構成による興味あるサイド効
果とは、加算器オーバーフロー状態ビツト７８
（AOV）が現実には直列加算器３０の初期および
中間の桁上げフリツプフロツプ（後述するAOV
状態レジスタ２９４）となることである。それ自
体では、「＋１」の操作が要求されるいかなる場
合でも初期桁上げはセツトされる。実際、論理ユ
ニツト命令６８の操作およびＹ選択フイールド１
１２の第６ビツトが「０」であれば、初期桁上げ
はセツトされる。しかし、初期桁上げフリツプフ
ロツプは算術機能においてのみ中間桁上げに対し
て動作可能となる。例えばＸ OR Ｂという簡
略表現の操作（論理ユニツト命令６８の第３−第
６ビツト1100によつて定義される）に対し、第６
ビツトは「０」であり、したがつてAOV状態ビ
ツト78はセツトされその後の論理ユニツト操作が
それを変化させるまでセツトされたままである。 この発明のプログラム可能ユニツト１０のため
の命令群の最後のタイプの命令は外部命令１１８
である。第７図参照。装置（DEV）命令とも呼
ばれる外部命令１１８は２つのフイールド、即
ち、LITERAL TO DEVフイールド１２０およ
び外部命令１１８自体の指令コードによつて構成
される。LITERAL TO DEVフイールドは命令
の最初の８ビツトからなり、一方指令コードは外
部命令１１８の残りの４ビツトが割当てられる。
好ましい実施例において、外部命令１１８自体の
指令コードは第９−第12ビツト0011である。外部
命令１１８を実行するに際し、LITERAL TO
DEVフイールド１２０からなる命令の最初の８
ビツトはDATA OUT線３４から直列式（最初
は第８ビツトから）に導出される。外部命令１１
８は外部装置との入力／出力インターフエイスの
プログラマおよび設計者が適当に思われる限度に
おいてのみ外部装置と関連して利用される。 ハードウエアの費用を最小にしプログラムの効
率を最大にするため、プログラム可能ユニツト１
０に対する外部装置へのリテラルによつて特定さ
れる機能のコード化および装置のハードウエアの
設計は並行して行わなければならない。もし機能
のコーデイングおよび外部インターフエイス２０
の設計が並行して行われないならば、おそらく非
常に高価なインターフエイスあるいは極めて効率
の悪いプログラムあるいはその両者が出きてしま
うであろう。 プログラム可能ユニツト１０のためのタイミン
グ信号および制御信号に関して簡単に説明すれ
ば、タイミングはプログラム可能ユニツト１０の
外部にあるクロツクによつて与えられる。マイク
ロプログラムメモリ１４に記憶されている任意の
命令が実行される期間、８個のクロツクパルスが
カウントされ、このとき、制御ユニツト１８は最
終パルス（LP）を発生し、次の命令が開始され
るまでメモリサイクル終了パルス（MCC）信号
１２６を待つ（第１４図参照）。メモリサイクル
終了パルスはマイクロ命令の実行を開始させるの
に常に必要である。命令実行までの待ち時間では
メモリは循環し命令はコード解読される。しか
し、直前のMCCパルス１２６に引続く８個のク
ロツクパルスが経過し、さらにメモリが循環し命
令がコード解読されるに十分な時間が経過したの
ち、MCCパルス１２６はいかなる時間でも開始
できる。 またプログラム可能ユニツト１０は外部クロツ
クから受信したクロツクパルスに同期した８カウ
ントのクロツク信号であるクロツクアウト（CO）
パルス群１２４を発生する。最終パルス（LP）
信号１２２が発生する期間、プログラム可能ユニ
ツト１０はクロツクアウトパルス１２４を発生し
ない。クロツクアウトパルス１２４および最終パ
ルス１２２は制御ユニツトによつて与えられる。 MPCRレジスタ４４をゼロアドレスにクリア
するため制御信号が必要である。外部より与えら
れるクリア（CLR）信号１２８はMPCRレジス
タ４４を０アドレスにクリアするのに使用され
る。プログラム可能ユニツト１０を起点とするデ
ータ経路に関して、データ・イン経路によつて
BEXタイプの論理ユニツト命令６８の期間デー
タは直列式にＢレジスタ２８に供給される。プロ
グラム可能ユニツト１０からの出力はデータアウ
ト線３４による。この線３４はすべての論理タイ
プの命令６８の期間加算器３０からの出力を送
り、またすべての外部タイプの命令１１８の期間
リテラルに送り、それ以外の場合信号は未定であ
つて定数である。 特定回路の詳細な説明 さて特定回路を参照すれば、外部クロツク装置
によつて供給された正方向クロツクパルスはプロ
グラム可能ユニツト１０のクロツクイン（CI）
端子１３０を介して２入力のNANDゲート１３
２に加えられる。第３０ｂ図参照。NANDゲー
ト１３２の出力は16進カウンタ１３４のカウント
アツプ端子１４６に接続され、16進カウンタ１３
４は４つの出力端子１４８，１５０，１５２，１
５４を有する４ビツトの２進カウンタからなる。
またインバータ１３６がNANDゲート１３２の
出力に接続され、インバータ１３６の出力はプロ
グラム可能ユニツト１０のクロツクアウト（CO）
端子１３８に印加される。第２図に示されるよう
に外部クロツクによつて供給されるメモリサイク
ル終了（MCC）パルス１２６はプログラム可能
ユニツト１０の入力端子１４０に印加される。入
力端子１４０は２入力NANDゲート１４２に接
続され、NANDゲート１４２の出力は16進カウ
ンタ１３４のクリア端子１４４に接続される。 好ましい実施例において、16進カウンタ１３４
の出力の最上位デイジツトは端子１４８によつて
導出され、最下位デイジツトは端子１５４によつ
て導出される。次上位デイジツトは端子１５０に
よつて導出され、次下位デイジツトは端子１５２
によつて導出される。16進カウンタ１３４の出力
端子１４８の出力は第２入力としてNANDゲー
ト１４２に印加され、またNANDゲート１３２
の第２入力にインバータ１５６を介して印加され
る。このような構成によつて、パルスを16進カウ
ンタ１３４のクリア端子１４４に加える前に、カ
ウンタ１３４の最上位デイジツトを表わす出力端
子１４８からの出力は高レベルでなければならな
い。したがつて、メモリサイクル終了パルス
（MCC）１２６が16進カウンタ１３４をクリアす
る前に、カウンタ１３４は少くとも８個のクロツ
クパルスをカウントしていなければならない。さ
らに、このような構成であるため、カウンタ１３
４が一旦８個のクロツクパルスをカウントしてし
まうと、メモリサイクル終了パルス（MCC）１
２６が再び印加されるまで別のクロツクイン
（CI）パルスはNANDゲート１３２によつて禁止
される。さらに、クロツクイン（CI）パルスの
鏡像であるクロツクアウト（CO）パルスはカウ
ンタ１３４が８個のクロツクパルスをカウントし
たときNANDゲート１３２の働きによつて禁止
される。 カウンタ１３４の論理図が第１０図に示され、
カウンタ１３４に関連する各種のクロツクパルス
および制御信号のタイムチヤートが第１５図に示
されている。カウンタ１３４はカウントアツプパ
ルス（クロツクイン反転パルス）の立上りによつ
てトリガされメモリサイクル終了パルス１２６の
立上りによつてクリアされるように設計されてい
る。今後の説明の便宜上、時間t₀はメモリサイク
ル終了パルス１２６の立上りに一致した時点とし
て定義され、一方時間tn（ｎ１）は外部クロツ
クによつて与えられる正方形のクロツクインパル
スの立下りに一致した時点として定義される。 時間t₀においてメモリサイクル終了パルス
（MCC）１２６の立上りが印加されれば16進カウ
ンタ１３４がクリアされ、これによつて16進カウ
ンタ１３４の最上位デイジツト端子１４８に低レ
ベルが表われNANDゲート１４２は禁止される。
端子１４８上の低レベルによつてクロツクインパ
ルスはNANDゲート１３２を介して16進カウン
タ１３４のカウントアツプ端子１４６に達し、さ
らにインバータ１３６を介してプログラム可能ユ
ニツト１０のクロツクアウト端子（CO）１３８
に達する。カウンタ１３４は時間t₁でカウントを
開始し、８つのカウント（時間t₈）すると端子１
４８に低レベルが表われ、この結果NANDゲー
ト１３２は別のクロツクイン（CI）パルスをプ
ログラム可能ユニツト１０に通すことを禁止され
る。 プログラム可能ユニツト１０の最終パルス
（LP）出力端子１５８がインバータ１５６の出力
に接続される。このような構成によつて、最終パ
ルス１２２はカウンタ１３４が時間t₈で８つのカ
ウントを終えたときのみLP出力端子１５８に表
われる。第１５図参照。ここで明白なことは、最
終パルス１２２が16進カウンタ１３４によつて開
始されるまでクロツクアウト（CO）パルスがプ
ログラム可能ユニツト１０の出力端子１３８に表
われることである。時間t₈においてカウンタ１３
４の出力端子１４８上の高レベルは新たなMCC
パルス１２６が印加されるまでの別のクロツクア
ウトパルスを禁止する。MCCパルス１２６の立
上りの印加によつて同時にカウンタ１３４の出力
がクリアされ最終パルスは終了する。 この256ワード（１ワード−12ビツト）のリー
ドオンリーメモリ（ROM）１６０のスタテイツ
ク記憶を考慮に入れて、プログラム可能ユニツト
１０には実行可能な命令のみが与えられ記憶され
る。好ましい実施例において８本の制御線１６１
がメモリ１６０をアドレスするのに必要であつ
て、メモリ１６０に記憶される各命令の12ビツト
は12本の出力端子によつて与えられる。 他の命令が実行のためアドレスされ読出される
前にリードオンリーメモリ１６０に記憶されてい
る各命令が完全に実行されることを確実にするた
め、のちほど詳細に説明する第３１図の命令レジ
スタ５００が設置される。簡単に言えば、命令レ
ジスタ５００はリードオンリーメモリ１６０から
アドレスされた12個の２進信号を受信する12ビツ
トの記憶レジスタであつて、最終パルス１２２が
発生されるまでこれらの信号を記憶する。12本の
データ／制御線１６２，１６４，１６６，１７
０，１７２，１７４，１７６，１８０，１８２，
１８４，１８６は夫々命令レジスタ５００の出力
に接続され、データおよび制御信号をプログラム
可能ユニツト１０の制御および論理部に与える。
MPCRレジスタ４４はリードオンリーメモリ１
６０のアドレス制御線１６１にアドレスを与える
ための８本の出力端子、およびAMPCRレジスタ
３２からのアドレス情報を受信するための８本の
データ入力端子を有する。さらに、MPCRレジ
スタ４４はクリア端子１８８、カウンタアツプ端
子１９０、および読込み端子１９１を有する。
MPCRレジスタ４４とともにこれらの端子はの
ちほど詳細に説明する。 AMPCR３２は飛越レアドレスをMPCRレジ
スタ４４に与えるための８本の出力端子および選
択器１９２からのデータを受信するための８本の
入力端子を有する。 選択器192は16本のデータ入力端子および制御
入力端子１９４（第１１図）を有する。選択器１
９２のデータ入力端子のうちの８本は最初の８本
のデータ／制御線（即ち、１６２−１７６）に接
続され、選択器１９２の残りの８本の入力端子は
MPCR４４の８本の出力端子１６１に接続され
る。 選択器１９２の制御端子１９４に印加される制
御信号にもとずいて、選択器１９２はリードオン
リーメモリ１６０に記憶されているマイクロ命令
からコード解読されたリテラル値（リテラルタイ
プの命令の最初の８ビツト）あるいは現在
MPCRレジスタ４４に記憶されているアドレス
のいずれかをAMPCRレジスタ３２に導入する。
したがつて、選択器１９２はリードオンリーメモ
リ１６０に記憶されているリテラル命令からコー
ド解読された飛越レアドレスをAMPCRレジスタ
３２に導入するか、あるいはMPCRレジスタ４
４に記憶されている現在のアドレスをAMPCRレ
ジスタ３２に導入することによつてSAVE後続指
令を実行するかを選択できる。 既述したように、好ましい実施例のリードオン
リーメモリ１６０に記憶されている256通りの命
令のそれぞれ12ビツトは４つのタイプ、リテラ
ル、状態、論理並びに外部（DEV）の命令に解
読される。12ビツトのうちの８ビツトは直接選択
器１９２を介してAMPCRレジスタ３２あるいは
Ｂレジスタ２８に転送される。 論理ユニツト命令 論理ユニツト命令６８を解読するため、２入力
NANDゲート１９６が利用され論理命令の指令
コードを認識する。第３０ｈ図参照。NANDゲ
ート１９６の１入力は常にリードオンリーメモリ
１６０に記憶されているあらゆる命令の第12ビツ
ト（データ／制御線１８６）を受信し、第２の入
力は常にリードオンリーメモリ１６０に記憶され
ているあらゆる命令の第11ビツト（データ／制御
線１８４）の２進表現の補元を受信する。第11ビ
ツトの補元はインバータ１９８の出力によつて与
えられ、インバータ１９８の入力は第11ビツトデ
ータ／制御線１８４に接続されている。論理ユニ
ツト命令の指令コード116は常に01であるので、
論理タイプ命令６８がマイクロプログラム可能ユ
ニツト１０によつて実行されているときNAND
ゲート１９６の出力は常に低レベルである。 NANDゲート１９６の出力は２入力の１つと
してNORゲート１９８に供給される。NORゲー
ト１９８の別の入力はNANDゲート１４２によ
つて与えられ、ゲート１４２はメモリサイクル終
了パルス（MCC）１２６をゲートし16進カウン
タ１３４をクリアする。 MCCパルス１２６が外部クロツクによつて与
えられている期間のみNANDゲート１４２の出
力が低レベルにある（もちろん、16進カウンタ１
３４が直前のMCCパルス１２６に引続く少くと
も８個のクロツクパルスをカウントしたと仮定し
て）これを想起すれば、MCCパルス１２６の期
間を除いてNORゲート１９８の出力はすべての
論理タイプ命令に対し低レベルとなろう。 論理タイプ命令６８の実行のため必要とされる
クロツクパルスは２入力NANDゲート２０４の
出力によつて与えられる。NANDゲート２０４
の２入力は夫々あらゆる論理タイプ命令６８の実
行期間全クロツクに対しても高レベルにある
NANDゲート１９６の反転出力、およびクロツ
クアウト（CO）パルスを表わすインバータ１３
６の出力である。NANDゲート１９６の出力は
インバータ２０６によつて反転される。この構成
から明らかなように、NANDゲート２０４の出
力はプログラム可能ユニツト１０が論理タイプ命
令６８を実行する期間あらゆるクロツクに対して
も高レベルにある。論理命令６８の実行期間、
NANDゲート２０４の出力はNANDゲート１３
２の出力に似る。しかし、論理タイプ命令６８の
実行期間でさえ、16進カウンタ１３４が最終パル
ス（LP）１２２と発生している間NANDゲート
２０４の出力は高レベルに切換えられていなけれ
ばならない。このことは正しい、なぜならカウン
タ１３４の最上位デイジツトの反転出力（端子１
４８の出力）は処理ユニツトへのクロツクイン
（CI）パルスをゲートするNANDゲート１３２の
入力として加えられるからである。 NANDゲート２０４の出力は３個のレジスタ
２２，２４，２６の夫々にクロツクとして印加さ
れる、即ち、（第３０ｆ図参照）Ｂレジスタ２８
への１つのクロツク入力として、（第３０ｇ図参
照）MST状態レジスタ２０２のクロツク入力へ
入力として、さらに２入力NORゲート２１４の
入力の１つとして夫々印加される。MST状態レ
ジスタ２０２の操作は状態テスト命令６６に関係
する回路と関連して説明し、NORゲート２１４
の機能の説明はAMPCRレジスタ３２が説明され
るまで繰延べられる。 簡単に説明したように、Ａレジスタ２２，２
４，２６は夫々８ビツトの直列シフトレジスタで
ある。第３０ｆ図参照。各レジスタは第１２図に
示すように２入力マルチプレクサ回路およびコン
プリメンタリ直列出力Ｑ，をそなえている。さ
らに、Ａレジスタには夫々Ａレジスタの２入力の
いずれを動作させるかを選択する制御信号を受信
するためのデータ選択入力端子が設けられてい
る。好ましい実施例では、３個のＡレジスタ２
２，２４，２６夫々のＱ出力はＡレジスタ夫々の
２入力の１つとして帰還される。Ａレジスタ２
２，２４，２６夫々の出力はデータ選択器２０
８の３入力として印加される。 通常の２ビツトマルチプレクサであるデータ選
択器２０８（第１６図参照）はインバータおよび
ドライバからなり、２進コード解読されているデ
ータを選択し、４本線から１本線に多重化するこ
とができる。データ選択器２０８の機能は加算器
３０へのＸ入力７０として３個のレジスタ２２，
２４，２６の出力のいずれかを選択しもしくは
いずれも選択しないことにある。データ選択器２
０８は２本の制御線２１０，２１２によつて夫々
制御され、制御線２１０，２１２は夫々データ／
制御線１６２，１６４に接続されている。後者の
データ／制御線は夫々ROMメモリ１６０におい
て記憶されている任意のマイクロ命令の第１、第
２ビツトの２進表現を表わす信号を通過させる。
データ選択器２０８の真理値表は第１７図に示さ
れている。 上述したように、加算器３０のＹ演算数入力７
２はいくつかのソースの出力から与えることがで
きる。適当なゲート動作によつてＢレジスタ２８
およびAMPCRレジスタ３２の内容は加算器３０
へのＹ入力７２として作用する。 好ましい実施例において、Ｂレジスタ２８は８
ビツトの並列−直列データ変換器であつて、クロ
ツクされたときデータを右へシフトする。第１８
図参照。各段への並列アクセスは８つの各個の直
接データ入力によつて利用され、直列データ入力
はＢレジスタ２８のシフト−読込み制御入力端子
上の低レベルによつて駆動される。Ｂレジスタ２
８はまたゲートされたクロツク入力および第８段
目の出力からのコンプリメンタリＱ，に特徴ず
けられる。クロツク動作は２入力の正論理NOR
ゲート２１６によつて行われ、１つのクロツク入
力２１８をクロツク禁止機能として使用する、２
つのクロツク入力のいずれか高レベルに保持する
ことによつてクロツク動作は禁止され、クロツク
入力のいずれかを低レベル、シフト−読込み制御
入力を高レベルに保つことによつて、他のクロツ
ク入力が駆動される。クロツクが高レベルである
期間のみクロツク禁止入力２１８は高レベルに変
化されなければならない。シフト−読込み制御入
力が高レベルであるかぎり並列読込みは禁止され
る。低レベルとなれば、８つの並列入力でのデー
タはクロツクの状態とは関係なく直接レジスタに
読込まれる。 論理ユニツト命令６８によつて定義できる16通
りのタイプの算術および論理操作を解析すること
によつて、いくつかの算術操作ではＢレジスタ２
８の内容の補元と反対であるＢレジスタ２８の真
値内容を必要ととすることが判る。Ｂレジスタ２
８の真値出力Ｑまたはその補元のいずれかを選
択するため、AND−NORの組合せが使用され
る。第２図において選択ゲート網４２として示さ
れているこのAND−NORの組合せは３個の
ANDゲート２２０，２２２，２２４および１個
のNORゲート２２６によつて構成される。AND
ゲート２２２，２２４は３入力を有しANDゲー
ト２２０は２入力である。 各ANDゲートの出力は入力としてNORゲート
２２６に印加される。ANDゲート２２０はＢレ
ジスタ２８の出力の補元およびデータ／制御線１
７０に表われる信号（ROMメモリ１６０に記憶
されているあらゆる命令の第５ビツト）をゲート
する。データ／制御線１７０に表われる信号の補
元はインバータ２２８を使用して得られる。した
がつて、論理ユニツト命令６８の第５ビツトが２
進値「０」である算術あるいは論理操作において
のみANDゲート２２０の出力は高レベルにある。
ANDゲート２２２はデータ／制御線１６８（第
４ビツト），１７０（第５ビツト）とともにＢレ
ジスタ２８の真値出力つまりＱ出力をゲートす
る。このような構成によつて、論理ユニツトの第
４、第５ビツトの両者が２進値「１」であるよう
な算術あるいは論理操作に対してのみANDゲー
ト２２２の出力は高レベルにある。 ANDゲート２２４の機能は加算器３０へのＹ
演算数入力としてAMPCRレジスタ３２の直列出
力を選択する点にある。 既に理解しているように、もしAMPCRレジス
タ３２が行先レジスタとして選択されていないな
らば、加算器３０のＹ入力７２としてAMPCRレ
ジスタ３２を使用する４つの算術／論理操作にと
つてＹ入力７２は「０」となる。好ましい実施例
においては、加算器３０へのＹ演算数入力７２と
してAMPCRレジスタ３２を使用するこれらの操
作はAMPCRレジスタ３２に帰還されるだけであ
る。論理ユニツト命令６８を解析することによつ
て、加算器３０の出力の行先としてAMPCRレジ
スタ３２を特定する行先フイールド１１４のみが
第７−第10ビツトのビツトパターン0111を有する
ことが明らかとなる。したがつて、加算器３０の
出力の行先としてAMPCRレジスタ３２を検出す
るために、４入力NANDゲート２３２が使用さ
れる。NANDゲート２３２への４つの入力は
夫々データ／制御線１７６，１８０，１８２を通
過してきた信号（第８ビツト）、（第９ビツト）、
（第10ビツト）およびデータ／制御線１７４を通
過してきた信号（第７ビツト）の補元である。デ
ータ／制御線１７４によつて送られる信号の補元
はインバータ２３４によつて得られる。各個の入
力によつて、NANDゲート２３２はAMPCRレ
ジスタ３２が加算器３０の出力の行先として特定
されているときのみ低レベルにある。 AMPCRレジスタ３２が加算器３０へのＹ演算
数入力７２として選択されているが加算器３０の
出力の行先レジスタとしては選択されていないと
きＹ演算数入力７２がすべて「０」とするため
に、ANDゲート２２４と組合せて２入力NORゲ
ート２３０が使用される。NORゲート２３０へ
の１入力はAMPCRレジスタ３２を加算器３０の
出力の行先として解読するNANDゲート２３２
の出力から得られ、NORゲート２３０への他の
入力はデータ／制御線１６８上の信号（第４ビツ
ト）である。NORゲート２３０の出力、
AMPCRレジスタ３２の直列出力およびデータ／
制御線１７０上の信号が夫々ANDゲート２２４
への３入力となる。この構成から明らかなよう
に、算術あるいは論理操作においてAMPCRレジ
スタ３２が加算器３０の出力の行先レジスタとし
て選択されたときNORゲート２３０の出力は正
である。 加算器３０は直列式かつ波及桁上げ並列式の加
算操作用に設計された全加算器である。第９図参
照。加算器３０への３入力はＸ演算数入力７０、
Ｙ演算数入力７２および桁上げ入力２３４であ
る。加算器３０の標準的な出力は和出力端子２３
６および桁上げ出力端子２３８である。 和出力端子２３６の出力、桁上げ出力端子２３
８の出力あるいはそれらの補元のいずれを加算器
３０の出力とすべきかを解読するため、NAND
−NORゲート組合せが使用される。２入力AND
ゲート２４０は加算器３０の和出力端子２３６の
出力をゲートするのに使用される。NANDゲー
ト２４０の１入力はデータ／制御線１６６に現わ
れる信号（第３ビツト）の補元であり、一方
NANDゲート２４０の他の入力は加算器３０の
和出力端子２３６からの出力である。データ／制
御１６６に表われる信号の補元はインバータ２５
２によつて得られる。 ３入力NANDゲート２４２は加算器３０の桁
上げ出力端子２３８の出力の補元をゲートするの
に使用される。NANDゲート２４２への２入力
は夫々データ／制御線１６６に現われる信号（第
３ビツト）およびデータ／制御線１６８に現われ
る信号（第４ビツト）の補元である。NANDゲ
ート２４２への第３の入力は加算器３０の桁上げ
出力端子の出力の補元である。桁上げ出力端子２
３８の出力の補元はインバータ２４８によつて得
られ、データ／制御線１６８に現われる信号の補
元はインバータ２５０によつて得られる。 加算器３０の桁上げ出力端子２３８からの真値
出力は３入力NANDゲート２４４によつてゲー
トされる。NANDゲート２４４の２入力は夫々
データ／制御線１６８に現れる信号（第４ビツ
ト）およびデータ／制御線１６６に現われる信号
（第３ビツト）である。NANDゲート２４４への
残りの入力は加算器３０の桁上げ出力端子２３８
の出力である。３個のNANDゲート２４０，２
４２，２４４の出力は入力として３入力NORゲ
ート２４６に印加される。 このNAND−NOR組合せによつて、NAND
ゲート２４０は加算器３０の出力としてＸ、Ｙ演
算数の和をゲートする。論理ユニツト命令６８の
第３ビツトが「０」であるときのみ加算器３０の
結果は和出力端子２３６からの出力となる。 論理ユニツト命令６８によつて特定できる合計
16通りの算術および論理タイプ機能から判明され
るように、上記した最初の８つの算術／論理機能
に対しNANDゲート２４０は加算器３０の和出
力端子の出力をゲートする。第３、第４ビツトに
対する論理レベルが10であるすべての論理ユニツ
ト命令６８に対してNANDゲート２４２は加算
器３０の出力の結果として桁上げ出力端子２３８
の出力の補元をゲートする。より詳しく言えば、
プログラム可能ユニツト１０によつて逐行できる
すべてのNORおよびNAND論理操作（第９−第
12操作）に対してNANDゲート２４２は加算器
３０の出力として桁上げ出力信号をゲートする。 論理ユニツト命令６８の第３、第４ビツトの両
者が２進値「１」であるときNANDゲート２４
４は加算器３０の出力として桁上げ出力端子２３
８の出力をゲートする。好ましい実施例において
このような状況は論理ユニツト命令６８によつて
特定できる残りの４つの算術／論理機能（第13−
第16操作）に対してのみ生ずる。 加算器３０の出力の行先を決定するため、解読
器２５４が使用される。解読器２５４は２本の入
力データを４出力の１つに変換する。解読器２５
４に禁止能力を与えるため、可能入力端子が設け
られる。第１９図参照。解読器２５４の真理値表
（第２０図）によれば、真理値表によつて定義さ
れた解読操作を実行するには可能信号は低レベル
でなければならない。論理ユニツト命令６８の解
析および論理ユニツト命令６８によつて特定でき
る行先に関する説明を再考することによつて、本
質的には論理ユニツト命令６８の第９、第10ビツ
トが加算器３０の出力の行先を特定し、命令の第
７、第８ビツトが加算器３０の出力に関する変更
もしくは附加的な処理を特定することが明瞭とな
る。解読器２５４の２入力は夫々データ／制御線
１８０上の信号（第９ビツト）およびデータ／制
御線１８２上の信号（第10ビツト）である。解読
器２５４の４出力のうちの３つはＡレジスタ２
２，２４，２６のデータ選択入力端子に接続され
る。解読器２５４の第４の出力端子からの出力は
Ｂレジスタ２８に関連した選択回路網３８に入力
として印加される。第２図参照。この選択回路網
をしばらく説明する。 解読器２５４への制御入力信号にもとずいて、
Ａレジスタ２２，２４，２６のデータ選択入力端
子に与えられた制御信号によつて適当なＡレジス
タがそのレジスタのＱ出力から再循環したデータ
あるいはＡレジスタへの適当な入力としての加算
器３０の適当な出力のいずれかを選択する。 OUT行先がコード解読されたとき解読器２５
０の操作は禁止されなければならない。このため
２入力NORゲート２５６が設けられる。NORゲ
ート２５６への２入力は夫々データ／制御線１７
４に現われる信号（第７ビツト）およびデータ／
制御線１７６に現われる信号（第８ビツト）の補
元である。データ／制御線１７６に現われる信号
の補元はインバータ２５８によつて得られる。
NORゲート２５６の出力は制御信号として解読
器２５４の可能入力端子に印加される。この構成
によつて、OUT行先あるいはAMPCRレジスタ
３２が加算器３０の出力の行先として特定された
ときのみ解読器２５４の可能入力端子に高レベル
が現われる。 論理ユニツト命令６８の行先フイールド１１４
によつて特定され、かつシフトという附加的な操
作「Ｓ」を含んだ行先を解読するため、解読器２
５８が使用される。解読器２５８は解読器２５４
と操作が同じであつて、解読器２５８のより詳細
な構造は解読器２５４の操作に関する説明と参照
することによつて理解できる。解読器２５８への
２入力は夫々データ／制御線１８０に現われる信
号（第９ビツト）およびデータ／制御線１８２に
現われる信号（第10ビツト）である。シフト解読
器２５８の４出力の補元はNANDゲート２０４
の出力とORゲートされ、クロツク入力としてＡ
レジスタ２２，２４，２６およびＢレジスタ２８
に印加される。既述したようにNANDゲート２
０４の出力はいかなる論理ユニツト命令６８の実
行期間にもすべてのクロツクのための低レベル信
号を与える。シフト解読器２５８の４出力夫々の
補元はインバータ２６０によつて与えられる。 上述のごとく、シフト標識「Ｓ」を有する行先
によつて行先レジスタ（第９、第10ビツトによつ
て特定される）は１ビツトだけ右シフトしながら
エンドオフし、その最上位ビツトはＸ演算数入力
７０およびＹ演算数入力７２の最下位ビツトに対
して演算する加算器から供給される。したがつ
て、シフト解読器２５８の機能は、加算器３０の
出力からの第１ビツトのみを行先レジスタ（行先
解読レジスタ２５４によつて特定される）に導入
し、Ａレジスタ２２，２４，２６へのクロツクと
のOR結合によつて加算器３０の出力からの他の
すべてのビツトがそのレジスタに導入されるのを
禁止することにある。 好ましい実施例においてシフト解読器２５８の
適当な操作へのキーはシフト解読器２５８の可能
入力端子の信号に依存する。この可能−禁止信号
はゲート網を介して16進カウンタ１３４の最下位
デイジツト出力端子１５４から得られる。シフト
解読器２５８に可能−禁止信号を与えるゲート網
は２入力NANDゲート２６２によつて構成され、
ゲート２６２の出力は１入力として３入力
NANDゲート２６４に印加される。NANDゲー
ト２６２への入力は夫々16進カウンタ１３４の端
子１５４の出力の補元および２入力ORゲート２
６６の出力である。NORゲート２６６への入力
は夫々16進カウンタ１３４の端子１５０，１５２
の各出力である。NANDゲート２６２の出力を
除いて、NANDゲート２６４への他の２入力は
夫々データ／制御線１７４上の信号（第７ビツ
ト）およびデータ／制御線１８６上の信号（第２
ビツト）である。NANDゲート２６４の出力は
可能−禁止入力としてシフト解読器２５８に印加
される。 動作中、MCCパルス１２６がプログラム可能
ユニツト１０に印加された直後、16進カウンタ１
３４のすべての出力端子は論理「０」にセツトさ
れる。したがつて、時間t₀にインバータ２６８お
よびNORゲート２６６の出力は高レベルとなり、
この結果、NANDゲート２６２の出力は低レベ
ルとなりデータ／制御線１７４，１８６上の信号
（第７、第12ビツト）の状態に関係なくNANDゲ
ート２６４の出力は高レベルとなる。したがつ
て、時間t₀においてシフト解読器２５８の操作は
禁止され、NANDゲート１３２によつて第１ク
ロツクパルス（時間t₁）の立下りがゲートされる
まで禁止されたままである。行先レジスタにシフ
ト操作の標識「Ｓ」が付けられると、可能なとき
シフト解読器２５８の出力が指定されたレジスタ
へのすべてのクロツクを禁止するので、NAND
ゲート２０４から第１クロツクパルスのみが行先
解読器２５４によつて指定された適当なＡあるい
はＢレジスタへ印加される。 簡単に説明したように、Ｂレジスタ２８は８段
からなる並列読込み式８ビツトシフトレジスタで
あつて、クロツクされたときある段のデータを他
の段へ右シフトする。さらに、Ｂレジスタ２８は
直列入力端子を設けることによつて直列入力能力
を特徴づける。第１８図参照。Ｂレジスタ２８へ
の８入力は夫々データ／制御線上の信号（第１−
第８ビツト）である。Ｂレジスタ２８への通常の
クロツク入力信号はNANDゲート２０４の出力
から得られ、一方クロツク禁止信号入力はインバ
ータ２６０を介してシフト解読器２５８の出力か
ら得られる。 選択ゲート３８（第２図参照）は３個のAND
ゲート２７０，２７２，２７４によつて構成さ
れ、これらの出力は入力としてNORゲート２７
６に印加される。NORゲート２７６の出力は直
列入力としてＢレジスタ２８に導入される。
ANDゲート２７０の機能は入力として加算器３
０の出力を直列式ににＢレジスタ２８にゲートす
ることにある。したがつて、ANDゲート２７０
への入力はNORゲート２４６の出力およびイン
バータ２７８を介した行先解読器２４５の出力で
ある。このような構成によつて、Ｂレジスタ２８
が論理ユニツト命令６８の行先フイールド１１４
によつて行先レジスタとして定されたときのみ
ANDゲート２７０は加算器３０の出力からの信
号をゲートする。 ANDゲート２７２の機能は「BEX」操作を解
読することにある。加算器３０の出力が行先フイ
ールド１１４によつて特定されたレジスタ（即ち
Ａ１，Ａ２，Ａ３，Ｂ）へ導入されるのを制御す
るとともに、「BEX」操作は外部ソースからプロ
グラム可能ユニツト１０のデータイン端子を介し
てＢレジスタ２８への直列転送を特定する。
ANDゲート２７２へのデータ入力はプログラム
可能ユニツト１０のデータイン端子２８０に印加
される信号であつて、一方ANDゲート２７２へ
の制御入力はデータ／制御線１７４上の信号（第
７ビツト）およびインバータ２３８の出力から得
られるデータ／制御線１７６上の信号（第８ビツ
ト）の補元である。論理ユニツト命令６８の解析
によつて「BEX」タイプの行先が論理ユニツト
命令６８の行先フイールド１１４によつて特定さ
れるときのみANDゲート２７２は信号をゲート
することが明白となる。 Ａレジスタ２２，２４，２６が行先レジスタと
して選択されないとき、そのレジスタのＱ出力は
そのレジスタのデータ入力として再循環する。Ｂ
レジスタ２８が行先レジスタとして選択されない
とき、Ｂレジスタ２８の出力はＢレジスタに帰
還する。この後者の操作はANDゲート２７４に
よつて行われる。ANDゲート２７４へのデータ
入力はＢレジスタ２８からの出力であり、
ANDゲート２７４への制御入力は夫々行先解読
器２５４の適当な出力および２入力NANDゲー
ト２８０の出力である。NANDゲート２８０へ
の入力は夫々データ／制御線１７４に現われる信
号（第７ビツト）およびデータ／制御線１７６に
現われる信号（第８ビツト）の補元である。この
構成にもとずき、Ｂレジスタが行先レジスタとし
て選択されずまた論理ユニツト命令６８の行先フ
イールド１１４が「BEX」タイプ操作を特定し
ていないとき、Ｂレジスタ２８の出力はAND
ゲート２７４、NORゲート２７６を介して直列
式にＢレジスタ２８を再循環する。 状態テスト命令 さて状態テスト命令６６の実行に必要とされる
回路を参照すれば、状態テスト命令６６の指令コ
ードを解読するために３入力NANDゲート２８
４が使用される。第３０ｈ図参照。NANDゲー
ト２８４への３入力は夫々データ／制御線１８
２，１８４，１８６に現われる信号（第10−第12
ビツト）である。好ましい実施例で説明したよう
に、状態テスト命令６６はテストのために８個の
状態ビツト（４個の加算器状態ビツト、MSTビ
ツト76，LSTビツト74，AOVビツト78，ABTビ
ツト80、１個の外部状態ビツト−EXT８８，状
態レジスタ５２に記憶されている３個の局所状態
ビツトLC182，LC284，LC386）のうちの１つを
選択できる。 Ｄタイプフリツプフロツプ２０２の状態を調べ
ることによつて最上位ビツト真値（MST）状態
がプログラム可能ユニツト１０においてテストさ
れる。Ｄタイプフリツプフロツプ２０２は「最上
位真値ビツト」（MST）状態レジスタであつて、
加算器３０からの最上位ビツト即ち第８ビツトが
２進値「１」であればセツトされて２進値「０」
であればリセツトされる。周知のように、Ｄタイ
プフリツプフロツプはプリセツト入力、クロツク
入力、データ入力、クリア入力およびコンプリメ
ンタリ出力Ｑ，を有する。クロツク入力パルス
の正方向の立上りによつて情報はＱ出力に転送さ
れる。 MST状態レジスタ２０２は１ビツトの記憶メ
モリを構成する。動作中MST状態レジスタ２０
２の出力は１個のクロツクパルスだけ遅延された
入力と等しくなる。非同期入力であるMSTレジ
スタ２０２のプリセツト入力およびクリア入力は
他のすべての入力（例えば、クロツク、信号）を
無視しプリセツト端子の２進値「０」はＱ出力を
論理「１」レベルにセツトする。逆に、クリア入
力に印加される「０」によつてＱ出力は論理
「０」にセツトされる。この特徴は第２１図に示
されている状態レジスタ２０２の真理値表に表わ
れている。好ましい実施例においてMSTレジス
タ２０２のクリア入力端子は電位Vccに接続され
ている。 MST状態レジスタ２０２へのプリセツト入力
としての信号はインバータ２００を介してNOR
ゲート１９８の出力から得られる。NORゲート
１９８の出力がMCCパルス１２６の期間のみ高
レベルであることを想起すれば、MST状態レジ
スタ２０２のＱ出力はMCCパルス１２６が印加
されている期間論理「１」にセツトされる。デー
タ入力信号としてMST状態レジスタ２０２に印
加される加算器３０の出力情報はNORゲート２
４６の出力から得られる。 同じように、LST状態レジスタ２８６の内容
を調べることによつて最下位ビツト真値（LST）
状態がテストされる。LST状態レジスタ２８６
は論理的にMST状態レジスタ２０２と同じであ
る。データ入力としてLSTレジスタ２８６に印
加される加算器出力情報も同じようにNORゲー
ト２４６の出力から得られる。しかし、LST状
態レジスタ２８６のプリセツトおよびクリア端子
は電位Vccに接続されている。 LST状態レジスタ２８６へのクロツク入力信
号は２入力NANDゲート２８８の出力から得ら
れる。NANDゲート２８８への１入力は論理ユ
ニツトタイプ命令６８がプログラム可能ユニツト
１０によつて実行されているときのみ高レベルと
なるインバータ２０６の出力から得られる。
NANDゲート２８８の他の入力はインバータ２
９０の出力から得られ、インバータ２９０の入力
は３入力NAND２９２から得られる。NANDゲ
ート２９２への３入力は夫々NORゲート２６６
の出力、インバータ２６８の出力およびインバー
タ１３６の出力である。NANDゲート２９２お
よびインバータ２９０の構成によつて、NAND
ゲート２８８の出力はMCCパルス１２６に続く
第１クロツクパルスの期間（時間t₀−t₁）のみ低
レベルとなる。したがつて、LST状態レジスタ
２８６はMCCパルス１２６に続く第１クロツク
パルスに対応した１個のクロツクパルスのみを受
信する。LST状態レジスタ２８６の出力は状態
レジスタ２８６のクロツク入力端子に印加される
１個のクロツクパルス分だけ遅延されたこのレジ
スタのデータ入力端子上の記号に等しい。 全ビツト真値（ABT）状態をテストするため、
１対の２入力NANDゲート２９０，２９２が利
用される。MST状態レジスタ２０２のＱ出力は
１入力として第１のNANDゲート２９０に印加
され、NANDゲート２９０の出力は１入力とし
て第２のNANDゲート２９２に印加される。
NANDゲート２９２への他の入力はNANDゲー
ト２８８の出力から得られ、NANDゲート２９
０への別の入力は、NANDゲート２９２の出力
から得られる。このような構成の結果、NAND
ゲート２９０の出力での信号と関係なくNAND
ゲート２９２の出力は第１クロツクパルスの期間
高レベルとなる。加算器３０の出力の全ビツトが
真値「１」であれば、NANDゲート２９０の出
力は低レベルでなければならず、NANDゲート
２９２の出力は所定の加算操作の全クロツクの期
間強制的に高レベルとなる。しかし、加算器出力
の８ビツトのうちのいずれかが低レベルとなれ
ば、NANDゲート２９２の出力は低レベルに切
換えられ、MPCRレジスタ４４によつて次の命
令アドレスが実行されるまで低レベルのままであ
る。 AOV状態レジスタ２９４を調べることによつ
て加算器のオーバフロー状態（AOV）がテスト
される。AOV状態レジスタ２９４はMST状態レ
ジスタ２０２およびLST状態レジスタ２８６と
論理および構造が同じである。AOV状態レジス
タ２９４へのデータ入力は加算器３０の桁上げ出
力端子２３８から得られ、一方クロツク入力信号
は３入力NANDゲート２９６の出力から得らら
れる。NANDゲート２９６の３入力は夫々イン
バータ２９８を介したNANDゲート２０４の出
力、インバータ２５２の出力から得られるデー
タ／制御線１６６上の信号（第３ビツト）の補
元、および２入力NANDゲート３００の出力で
ある。NANDゲート３００への２入力は夫々デ
ータ／制御線１６８に現われる信号（第４ビツ
ト）およびインバータ２２８の出力から得られる
データ／制御線１７０に現われる信号（第５ビツ
ト）の補元である。NANDゲート３００の機能
は排他的OR（Ｘ XOR Ｂ）および等価（Ｘ
EQV Ｂ）論理タイプ機能のいずれかが論理ユニ
ツト命令６８によつて特定されたときNANDゲ
ート２９６の入力を低レベルとすることによつて
上記両者の論理機能を解読することにある。 したがつて、NANDゲート２９６の機能は論
理ユニツト命令６８の実行期間すべてのクロツク
に対してもAOV状態レジスタ２９４のクロツク
入力端子を低レベルとすることによつてすべての
演算操作を正確に解読することにある。AOV状
態レジスタ２９４へのプリセツト入力信号は２入
力NANDゲート３０２の出力から得られ、一方
状態レジスタ２９４のクリア入力端子への出力は
２入力NANDゲート３０４から得られる。各
NANDゲート３０２，３０４への１入力はNOR
ゲート１９８の入力であつて、この入力は論理タ
イプ命令６８が実行されおりMCCパルス１２６
が印加されている期間のみ低レベルである。
NANDゲート３０２への他の入力はデータ／制
御線１７２に現われる信号（第６ビツト）であ
り、NANDゲート３０４への他の入力はインバ
ータ３０６の出力から得られるデータ／制御線１
７２上の信号の補元である。 AOV状態レジスタ２９４へのプリセツトおよ
びクリア入力はクロツク入力信号とは独立してい
るので、プリセツト入力端子への低レベル入力は
状態レジスタ２９４のＱ出力を論理「１」にセツ
トし、クリア端子への低レベル入力はＱ出力を論
理「Ｑ」にセツトする。したがつて、NANDゲ
ート３０２の機能は次の各算術操作、Ｘ＋Ｂ，Ｘ
＋Ｚ，およびＸ−Ｂ−１に対して時間t₀にて
AOV状態レジスタ２９４のＱ出力を論理「１」
にセツトすることにある。他方、NANDゲート
３０４の機能は次の各算術操作、Ｘ＋Ｂ＋１、Ｘ
×Ｚ＋１、およびＸ＋＋１に対して時間t₀にて
AOV状態レジスタ２９４のＱ出力を論理「０」
にセツトすることにある。AOV状態レジスタ２
９４のＱ出力は入力として加算器３０の桁上げ入
力端子２３４に印加され、所定の算術操作に対し
所望の結果をもたらす。MCCパルス１２６が命
令実行サイクルを開始させたときAOV状態レジ
スタ２９４は適当にセツトされる。 ３つの局所状態ビツト82，84，86（LC1、LC2、
LC3）は夫々LC1状態レジスタ３０６、LC2状態
レジスタ３０８、およびLC3状態レジスタ３１０
を調べることによつてテストされる。３個の局所
状態レジスタ３０６，３０８，３１０は論理的に
MST状態レジスタ２０２と同じである。 概略を説明したように、テストされるとき局所
状態ビツトはリセツトされ、状態テスト命令６６
のセツトフイールド１００が局所状態レジスタを
セツトするのに使用される。さらに、局所状態レ
ジスタをセツトできるようにするために真値であ
る局所状態をセツトする。局所状態レジスタの操
作に関する詳細な説明は適当なテスト状態が選択
される方法に関する説明に引続いて行われる。 いずれの状態ビツトをテストすべきであるかを
決定するため、状態選択器３１２が使用される。
状態選択器３１２は３つの制御信号に応答して８
個のデータソースの１つを選択しコンプリメンタ
リ出力を作る。３つの制御信号は夫々データ／制
御線１６２に現われる信号（第１ビツト）、デー
タ／制御線１６４に現われる信号（第２ビツト）
およびデータ／制御線１６６に現われる信号（第
３ビツト）である。状態選択器３１２への８つの
データ入力は夫々４つの加算器状態ビツト
（LSTビツト74、MSTビツト76、AOVビツト78
およびABTビツト80）、外部基準レベルビツト
（EXT88）および３つの局所状態ビツト（LC1ビ
ツト82、LC2ビツト84およびLC3ビツト86）であ
る。MSTビツト76はMST状態レジスタ２０２の
Ｑ出力から得られ、LST状態ビツト74はLST状
態レジスタ２８６のＱ出力から得られる。AOV
状態ビツト78はAOVレジスタ２９４の出力か
ら得られ、ABT状態ビツト80はNANDゲート２
９２の出力から得られる。EXTビツト88はプロ
グラム可能ユニツト１０の外部状態端子３１４か
ら得られ、３つの局所状態ビツトは夫々局所状態
レジスタ３０６，３０８，３１０のＱ出力から得
られる。 状態選択器３１２のＱ出力は局所状態レジスタ
３０６，３０８，３１０をセツトするための制御
信号として使用され、一方状態選択器３１２の出
力の補元はアドレス後続選択のための制御信号と
して使用される。 いずれの局所状態レジスタ３０６，３０８，３
１０をセツトすべきであるかを決定するためセツ
ト解読器３１４が使用された状態テスト命令６６
の第４、第５ビツトをコード解読する。 セツト解読器３１４は２本の入力端子が３つだ
けの出力にコード解読される点を除いて行先解読
器２５４およびシフト解読器２５８と構造および
論理が同じである。セツト解読器３１４の論理図
は第２４図に示され、対応する真理値表は第２５
図に示されている。セツト解読器３１４への２つ
の制御入力は夫々データ／制御線１６８に現われ
る信号（第４ビツト）およびデータ／制御線１７
０に現われる信号（第５ビツト）である。セツト
解読器３１４の３つの出力は夫々LC1状態レジス
タ３０６、LC2レジスタ３０８およびLC3レジス
タ３１０のデータ入力端子に接続される。好まし
い実施例において３個の局所状態レジスタ３０
６，３０８，３１０へのクリア入力は夫々のデー
タ入力端子に接続され、セツト解読器３１４がデ
ータ／制御線１６８，１７０に現われる信号（第
４、第５ビツト）に応答して低レベルの入力を適
当なデータ入力端子に供給するときレジスタのＱ
出力は論理「０」にセツトされる。さらに、３個
の状態レジスタ３０６，３０８，３１０へのプリ
セツト入力に現われる信号がレジスタの操作に影
響を及ぼさないように、各レジスタへのプリセツ
ト入力は電位Vccに接続される。 セツト解読器３１４への可能信号は２入力
NANDゲート３１６の出力から得られ、その機
能は状態選択器３１２によつてテストされた状態
が真値であるときのみセツト解読器３１４が適当
な局所状態レジスタをセツトできるようにするこ
とにある。NANDゲート３１６への２入力は
夫々テストされた状態が真値であるときのみ高レ
ベルにある状態選択器３１２のＱ出力および２入
力NORゲート３１８の出力である。 NORゲート３１８の機能は状態テスト命令６
６の実行期間であつて第２クロツクの期間（時間
t₂）のみを高レベル信号を与えることにある。
NORゲート３１８への２入力は夫々状態テスト
命令が実行されている期間のみ低レベルにある
NANDゲート２８４の出力および３入力NAND
ゲート３２０の出力である。NANDゲート３２
０の機能は状態テスト命令６６がプログラム可能
ユニツト１０によつて実行されているとき第２ク
ロツクの期間のみ低レベル信号を与えることにあ
る。NANDゲート３２０の３入力は夫々NORゲ
ート２６６の出力、16進カウンタ１３４の最下位
デイジツト端子１５４の出力およびインバータ１
３６の出力である。第２７図を解析すれば、
NANDゲート３２０へのこれらの３入力はMCC
パルス１２６の印加後に生ずる第２クロツクの期
間のみNANDゲート３２０の出力に低レベル信
号を生じさせることが明白となる。 上記した如く、プログラム可能ユニツト１０に
よつてテストできる８つの状態のうちテストのと
き３つの局所状態（LC1、LC2、LC3）のみがリ
セツトされる。この操作を達成するためリセツト
解読器３２２が使用される。リセツト解読器３２
２は構造的および論理的にセツト解読器３１４と
同じである。状態テスト命令６６を解析すれば、
その命令の第２、第３ビツトがいかなる局所状態
レジスタ３０６，３０８，３１０をテストすべき
であるかを特定し、一方その命令の第１ビツトが
１つの局所状態がテストされるべきであることを
特定することが判明する。したがつて、リセツト
解読器３２２への２つの制御入力は夫々データ／
制御線１６４に現われる信号（第２ビツト）およ
びデータ／制御線１６６に現われる信号（第３ビ
ツト）である。 リセツト解読器３２２への可能信号は２入力
NANDゲート３２４の出力から得られる。
NANDゲート３２４の機能は局所状態がテスト
されるときのみリセツト解読器３２２を動作する
ことにある。したがつて、NANDゲート３２４
への２入力はデータ／制御線１６２に現われる信
号（第１ビツト）および状態テスト命令６６が実
行されているとき第２クロツクの期間のみ高レベ
ルにあるNORゲート３１８の出力である。 リセツト解読器３２２への３入力は夫々局所状
態レジスタ３０６，３０８，３１０のクロツク入
力端子に接続される。動作中、１つの局所状態が
状態テスト命令６６によつてテストされるべきで
あると選択されたときリセツト解読器３２２はそ
の適当な局所状態レジスタ３０６，３０８，３１
０にクロツク信号を与える。 後続選択に関して後続選択器３２４が使用され
る。好ましい実施例において後続選択器３２４は
２本の共通制御線を有する２個の３チヤンネルデ
ータ選択器３２６，３２８によつて構成される。
第１３図参照。２個の３チヤンネルデータ選択器
は夫々３つのデータ入力およびコンプリメンタリ
出力を有する。 後続選択器３２４への２つの制御信号は夫々状
態選択器３１２の出力の補元およびNANDゲー
ト２８４の出力である。データ選択器３２６への
３つのデータ入力は夫々データ／制御線１７４に
現われる信号（第７ビツト）、データ／制御線１
８０に現われる信号（第９ビツト）およびインバ
ータ１９８の出力から得られるデータ／制御線１
８４上の信号の補元である。データ選択器３２８
への３入力データ入力は夫々データ／制御線１７
２に現われる信号（第６ビツト）、データ／制御
線１７６に現われる信号（第８ビツト）およびデ
ータ／制御線１８６に現われる信号（第12ビツ
ト）である。 好ましい実施例において、ANDゲート２８４
の出力が低レベルにあり状態選択器３１２の出力
の補元が高レベルであれば、３チヤンネルデータ
選択器３２６の真値Ｑ出力はデータ／制御線１７
６に現われる信号（第８ビツト）となり、一方他
の３チヤンネルデータ選択器３２８のＱ出力はデ
ータ／制御線１８０に現われる信号（第９ビツ
ト）となる。しかし、状態選択器３１２の出力の
補元が低レベルNANDゲート２８４の出力が低
レベルとなれば、３チヤンネルデータ選択器３２
６のＱ出力の信号はデータ／制御線１７２に現わ
れる信号（第６ビツト）となり他の３チヤンネル
データ選択器３２８のＱ出力に現われる信号はデ
ータ／制御線１７４に現われる信号（第７ビツ
ト）となる。NANDゲート２８４の出力が高レ
ベルとなれば、一方の３チヤンネルデータ選択器
３２６のＱ出力の信号はデータ／制御線１８６に
現われる信号（第12ビツト）となり他の３チヤン
ネルデータ選択器３２８のＱ出力に現われる信号
は状態選択器３１２から後続選択器３２４に与え
られる制御信号出力に関係なくデータ／制御線１
８４に現われる信号（第11ビツト）となる。 この構成によつて、後続選択器３２４はその出
力としてプログラム可能ユニツト１０によつて実
行されるあらゆる状態テスト命令の第６−第９ビ
ツトを表わす信号を導出する。状態テスト命令が
プログラム可能ユニツト１０によつて実行されて
いないときはいつでも、後続選択器３２４はその
出力よりその時実行されている命令の第11、第12
ビツトを表わす信号を導出する。印加される制御
信号に応答しうる後続選択器３２４の出力を解析
すれば、プログラム可能ユニツト１０によつて実
行されるいかなる状態テスト命令６６に対して
も、状態選択器３１２によつて選択された状態が
真値としてテストされれば後続選択器３２４の出
力は真値後続を定義し、一方状態選択器３１２に
よつてテストされた状態が偽値であれば後続選択
器３２４の出力は適当な偽値後続を特定する。 後続選択器３２４の３チヤンネルデータ選択器
３２６の真値出力は入力として３入力NANDゲ
ート３３０に供給され、その補元は入力として３
入力NANDゲート３３２に印加される。３チヤ
ンネルデータ選択器３２８の真値出力は入力とし
て３入力NANDゲート３３４に印加され、その
補元は第２の入力としてNANDゲート３３０，
３３２に印加される。NANDゲート３３０，３
３４の両者への第３の入力はNORゲート３１８
の出力から得られ、これは状態テスト命令６６が
プログラム可能ユニツト１０によつて実行されて
いるとき第２クロツクの期間のみ高レベルにあ
る。NANDゲート３３２への第３の入力はイン
バータ２９０からの出力から得られ、これはメモ
リ１６０から検索されたいかなる命令の実行に対
しても第１クロツクの期間のみ高レベルとなる。 NANDゲート３３２の機能はジヤンプ
（JUMP）後続を解読しNANDゲート３３０の機
能はスキツプ（SKIP）後続を解読することにあ
る。セイブ（SAVE）後続はNANDゲート３３
４によつて解読される。NANDゲート３３２の
出力は読込み制御信号としてMPCRレジスタ４
４の読込み１９１に印加される。第２６図参照。 MPCRレジスタ４４は８個のマスタースレイ
ブフリツプフロツプからなる８ビツトアツプカウ
ンタである。アツプカウンタのすべてのフリツプ
フロツプを同時にクロツクすることによつて同期
操作が行われ、支配論理回路によつて指示された
ようにフリツプフロツプの出力は相互に同じよう
に変化する。MPCRレジスタ４４の８個のマス
タースレイブフリツプフロツプの出力はカウント
アツプ入力９０に現われる低レベル−高レベル過
渡変化によつてトリガされる。 MPCRレジスタ４４は完全にプログラム可能
であつて、換言すれば、読込み入力端子１９１が
低レベルであつて適当なデータ入力に所望のデー
タが導入されることによつて、その出力は任意の
状態にプリセツトされる。MPCRレジスタ４４
の８つの出力はカウントパルスとは関係なくデー
タ入力に一致するように変化する。 さらに、クリア入力が与えられ、高レベルが
MPCRレジスタ４４のクリア入力端子１８８に
印加されたときMPCRレジスタ４４の８つの出
力をすべて強制的に低レベルにする。クリア機能
は夫々カウント入力、読込み入力１９０，１９２
とは独立している。MPCRレジスタ４４を０ア
ドレスにセツトするのに必要なクリア信号１２８
はプログラム可能ユニツト１０に設けられたクリ
ア端子５０２に印加される。したがつて、外部よ
り与えられたクリア信号１２８はクリア端子５０
２を介してMPCRレジスタ４４に印加すること
ができる。 このような構成において、NANDゲート３３
２が後続選択器３２４からジヤンプ後続を解読す
れば、状態テスト命令６６が実行されているとき
第１クロツクパルス期間（時間t₁）のみ低レベル
信号がMPCRレジスタ４４の読込み端子１９１
に印加される。他のすべての時間、他のすべての
命令に対して、NANDゲート３３２の出力、即
ち、MPCRレジスタ４４の読込み端子１９１へ
の入力は高レベルである。したがつて、読込み端
子１９２への制御パルスが低レベルであれば、
AMPCRレジスタ３２によつて特定されたアドレ
スはMPCRレジスタ４４のカウントアツプ端子
１９０に印加される制御信号とは関係なく
MPCRレジスタ４４に読込まれる。したがつて、
ジヤンプ後続が特定されたとき、AMPCRレジス
タ３２において特定されたアドレスが真値後続あ
るいは偽値後続のいずれかとしてプログラム可能
ユニツト１０によつて実行されるべき次の命令の
アドレスとなる。 スキツプ後続を実行するため、NANDゲート
３３０の出力が入力として２入力NANDゲート
３３６に印加され、ゲート３３６の出力は
MPCRレジスタ４４のカウントアツプ端子１９
０に印加される。NANDゲート３３６への他の
入力はNANDゲート２９２の出力から得られ、
これはプログラム可能ユニツト１０によつて実行
されるいかなる命令に対しても第１クロツク期間
（時間t₁）のみ低レベルにある。したがつて、
NANDゲート３３６はプログラム可能ユニツト
１０によつて実行されるいかなる命令に対しても
時間t₁にて低レベルから高レベルに過渡変化し、
また状態テスト命令６６によつてスキツプ後続が
特定されていれば時間t₂にてそのような過渡変化
が起こる。 NANDゲート３３０の出力と関係なく、
NANDゲート３３６の出力はNANDゲート２９
２によつて解読されたタイムパルスにもとずき時
間t₁において高レベルとなる。したがつて、
NANDゲート３３６の機能はプログラム可能ユ
ニツト１０によつて実行される命令のタイプと関
係なくMPCRレジスタ４４の内容を１だけ増や
すことによつてステツプ（STEP）後続機能を具
体化することにある。読込み端子１９１に印加さ
れるジヤンプ後続のための制御信号カウントアツ
プ端子１９０に印加されるいかなる信号をも無視
するので、このステツプ機能はジヤンプ後続を何
ら妨害しない。 セイブ後続を具体化するため、NANDゲート
３３４の出力は１入力として２入力NANDゲー
ト３３８に印加され、ゲート３３８の出力は
AMPCRレジスタ３２の読込み端子３４０に印加
される。第３０ｋ図参照。NANDゲート３３８
への他の入力はインバータ３４２の出力から得ら
れ、インバータ３４２の入力は２入力NORゲー
ト３４４の出力から得られる。 NORゲート３４４の機能はGO TO
LITERAL命令６４ｃおよびLITERAL TO
AMPCR命令６４ａを解読することにある。プロ
グラム可能ユニツト１０によつて実行できる各種
のタイプの命令の指令コードを解析すれば、上記
２つの命令のみがそれぞれの命令の第12ビツトに
２進値「０」を有することが判る。したがつて、
NORゲート３４４へのデータ入力、クロツク入
力は夫々データ／制御線１８６に現われる信号
（第12ビツト）およびMCCパルス１２６の期間の
み低レベルにあるNANDゲート１４２の出力で
ある。 GO TO LITERAL命令６４ｃ、LITERAL
TO AMPCR命令６４ａのいずれかがリテラル
命令６４によつて特定されたとき、NANDゲー
ト３３８の出力によつて時間t₀にてAMPCRレジ
スタ３２には選択器１９２からの選択された出力
が読込まれる。さらに、セイブ後続が後続選択器
３２４およびセイブ解読NANDゲート３３４に
よつて解読されたとき、NANDゲート３３８の
出力によつてAMPCRレジスタ３２には時間t₂に
て選択器１９２からの選択された出力が読込まれ
る。他の時間（例えば、t₁、t₃−t₈）にはNAND
ゲート３３８の出力が低レベルである。 好ましい実施例において、AMPCRレジスタ３
２は並列入力、並列出力式の記憶レジスタとして
も使用できる８ビツト右シフトレジスタである。
第２８図参照。８つのデータ入力、８つのデータ
出力および読込み制御入力は３４０は別として、
AMPCRレジスタ３２には直列入力端子およびク
ロツク制御端子が設けられる。 AMPCRレジスタ３２は８個のＲ−Ｓマスター
スレイブフリツプフロツプ、８個のAND−OR−
INVERTのゲート、１個のAND−ORゲート３
４６、10個のインバータおよび10個の駆動器によ
つて構成される。これらの機能の相互結合によつ
て多機能レジスタが得られ、これは適当な論理入
力がその読込み制御入力端子３４０に印加される
ことによつて右シフト操作を行なう。 AMPCRレジスタ３２へのクロツク入力は２入
力NORゲート２１４の出力から与えられる。上
記したように、NORゲート２１４への１入力は
NANDゲート２０４の出力から得られ、NORゲ
ート２１４は論理ユニツト命令６８の実行に必要
なクロツクパルスを与える。NORゲート２１４
への他の入力はAMPCRレジスタ３２が行先レジ
スタとして論理ユニツト命令６８によつて特定さ
れたときのみ低レベルであるNANDゲート２３
２の出力から得られる。 AMPCRレジスタ３２の各AND−OR−
INVERTゲートはANDゲート１およびANDゲ
ート２と称する２個のANDゲートによつて構成
される。論理「０」レベルがAMPCRレジスタ３
２の読込み制御入力端子３４０に印加されると、
ANDゲート１は動作しANDゲート２は禁止され
る。このような動作モードにおいて、各Ｒ−Ｓフ
リツプフロツプの出力は次段のフリツプフロツプ
のＲ−Ｓ入力に結合され、クロツク入力をクロツ
クすることによつて右シフト操作が実行される。
さらに、直列データが直列入力に導入され、８つ
の並列入力はANDゲート２によつて禁止される。 論理「１」レベルが読込み制御入力３４０に印
加されるとき、ANDゲート１は禁止され、（次段
のＲ−Ｓ入力と出力との結合を解除し右シフトを
を阻止する）ANDゲート２は動作し８つの並列
入力を介するデータの導入が可能となる。このモ
ードの動作によつてAMPCRレジスタへの並列読
込みが可能となる。 シフトレジスタへのクロツクはAND−ORゲー
ト３４６によつて行われ、したがつてクロツクソ
ースは右シフト操作のときのみ使用される。クロ
ツクされる前にマスタースレイブフリツプフロツ
プのＲ−Ｓ入力には情報がなければならない。ク
ロツク入力が論理「１」から論理「０」に変化す
るとき情報がAMPCRレジスタ３２の８番目のフ
リツプフロツプのＱ出力端子に転送される。 したがつて、AMPCRレジスタ３２が行先レジ
スタとして論理ユニツト命令６８の行先フイール
ド１１４によつて特定されたとき、加算器３０か
らの直列出力はNORゲート２４６を介して
AMPCRレジスタ３２の直列入力に印加され、こ
の操作のためのクロツクがNORゲート２１４の
出力から与えられる。他方、セイブ後続、GO
TO LITERAL命令あるいはLITERAL TO
AMPCR命令の実行のため、AMPCRレジスタ３
２の８つのデータ入力はNANDゲート３３８，
３３４から与えられる読込み制御信号に応答して
並列式に選択器１９２からの適当な出力を受信す
る。 AMPCRレジスタ３２への並列入力は選択器１
９２の制御端子１９４に現われる信号によつて決
定される。選択器１９２の制御端子１９４への制
御信号はNANDゲート２８４の出力から得られ、
この出力は論理タイプ命令６８がプログラム可能
ユニツト１０によつて実行されているときのみ低
レベルにある。したがつて、論理タイプ命令がプ
ログラム可能ユニツト１０によつて実行されてい
るとき、選択器１９２はMPCRレジスタ４４の
出力を並列入力としてAMPCRレジスタ３２に供
給する。他のすべての命令に対しては、データ／
制御線１６２−１７６に現われる信号（第１−第
８ビツト）を入力としてAMPCRレジスタ４４に
供給する。 リテラル命令 LITERAL TO AMPCR命令６４ａ、GO TO
LITERAL命令６４ｃに関する回路は状態テスト
命令６６の実行に関する回路の一部に関連して既
に説明されている。残りのリテラル命令、即ち、
LITERAL TO Ｂ命令に関する回路をここで説
明する。 LITERAL TO Ｂ操作は４入力NANDゲート
３４８によつて解読され、ゲート３４８の出力は
制御信号としてＢレジスタ２８のシフト／読込み
入力端子に印加される。第１７図参照。NAND
ゲート３４８への４入力のうちの２つは夫々デー
タ／制御線１８２，１８６に現われる信号（第
９，第12ビツト）。第３０ｇ図参照。NANDゲー
ト３４８への第３の入力は第１クロツク期間のみ
高レベルであるインバータ２９０の出力から得ら
れる。第２７図参照。NANDゲート３４８への
残りの入力は２入力NORゲート３５０の出力か
ら得られる。 NORゲート３５０の機能はLITERAL TO Ｂ
命令６４ｂの指令コードの残りの２ビツト（第
10，第11ビツト）を解読することにある。したが
つて、NORゲート３５０への２入力は夫々デー
タ／制御線１８２に現われる信号（第10ビツト）
およびインバータ１９８の出力から得られるデー
タ／制御線１８４上の記号（第11ビツト）の補元
である。 このような構成によつて、LITERAL TO Ｂ
命令がリテラル命令６４によつて特定されたとき
のみNANDゲート３４８はＢレジスタ２８のシ
フト／読込み入力端子に低レベル信号を与える。
Ｂレジスタの操作を解析すれば、低レベル信号が
Ｂレジスタのシフト／読込み端子に印加されたと
きＢレジスタの８つの並列入力での入力は印加さ
れるクロツク制御パルスの状態に関係なく直接レ
ジスタに読込まれる。 したがつて、LITERAL TO Ｂ命令６４ｂが
特定されると、NANDゲート３４８が適当な指
令コードを解読したとき命令のリララル値は並列
式にＢレジスタ２８に読込まれる。 このような配置において、DEVタイプ命令１
１８がプログラム可能ユニツト１０によつて実行
されるべきであるときのみNANDゲート３５２
の出力は低レベルとなる。NANDゲート３５２
の出力は入力として２入力NANDゲート３５６
に印加され、一方NANDゲート３５２の出力の
補元は入力として２入力NANDゲート３５８に
印加される。NANDゲート３５２の出力の補元
はインバータ３６０によつて与えられる。第３０
ｎ図参照。 NANDゲート３５６への他の入力は加算器３
０の適当な出力をゲートするNORゲート２４６
の出力から得られる。第２９図参照。装置レジス
タ３６２はバツフア３６４として第２図に示され
ている。NANDゲート３５６，３５８の出力は
入力として２入力NORゲート３７０に印加され
る。 装置レジスタ３６４は８ビツト並列−直列シフ
トレジスタであつて、クロツクされたときデータ
を右へシフトする。装置レジスタ３６２への８入
力は夫々データ／制御線１６２−１７６に現われ
る信号（各命令の８つの第１ビツト）である。装
置レジスタ３６２の並列読込みのための制御信号
はMCCパルス１２６を16進カウンタ１３４のカ
ウントアツプ端子１４６にゲートするNANDゲ
ート１４２の出力から得られる。装置レジスタ３
６２へのクロツクはプログラム可能ユニツト装置
１０へのクロツクインパルスをゲートする
NANDゲート１３２の出力から得られる。第３
０ｂ図参照。 動作中、時間t₀にてMCCパルスがプログラム
可能ユニツト１０に印加されたとき、装置レジス
タ３６２にはMPCRレジスタ４４によつてアド
レスされた命令の８つの第１ビツトが並列式に読
込まれる。時間t₁−t₈にて、装置レジスタ３６２
の内容は入力としてNANDゲート３５８に直列
式に読込まれる（最初に第８ビツト）。 DEV命令１１８が実行されるべきであるとき
DEV命令解読NANDゲート３５２は低レベルに
あるので、NANDゲート３５８の機能はDEV命
令１１８のリテラル値をNORゲート３７０を介
してプログラム可能ユニツト１０のデータアウト
端子３６８にゲートすることにある。他方、
NANDゲート３５６はDEV命令が特定されてい
るときを除いて常に加算器３０の適当な出力を
NORゲート２４６を介してNORゲート３７０か
らデータアウト端子３６８にゲートすることにあ
る。 外部制御線 プログラム可能ユニツト１０を起点とする情報
の流れを助けるのに使用される４ビツト外部制御
線９０は２本の12データ／制御線および２個のゲ
ート３７３，３７４の出力である。データ／制御
線１８０，１８２に現われる信号（第９，第10ビ
ツト）は外部制御出力信号として与えられ、これ
らは夫々プログラム可能ユニツト１０の出力端子
３７６，３７８から得ることができる。プログラ
ム可能ユニツト１０の外部制御出力端子３７６，
３７８に現われる信号は外界に対し論理ユニツト
命令６８の期間レジスタ、OUT0、OUT1、
OUT2、OUT3のいずれか特定されたかを知らせ
る。この２つの信号は実際命令ワードの第９、第
10ビツトである。 残りの２つの外部制御ビツトは夫々NANDゲ
ート３７２、３７４の出力から得られる。
NANDゲート３７２の機能は「OUT」行先が特
定されたときあるいはDEVタイプ命令１１８が
プログラム可能ユニツト１０によつて実行される
ときのみ外部制御ビツトＡを与えることにある。
この２つの外部Ｎ制御ビツトＡ、Ｂは夫々プログ
ラム可能ユニツト１０の出力端子から得られる。 好ましい実施例において、外部制御ビツトＡ、
Ｂの４つの可能な組合せは次のものを表わす、
(1)、ビツトＡ＝０、ビツトＢ＝０は外部的に意味
のある命令が実行されていないことを表わす、
(2)、ビツトＡ＝０、ビツトＢ＝１は「BEX」タ
イプ命令を表わす、(3)、ビツトＡ＝１、ビツトＢ
＝０は「OUT」タイプ命令を表わす、(4)、ビツ
トＡ＝１、ビツトＢ＝１はDEVタイプ命令１１
８を表わす。 NANDゲート３７２，３７４は夫々２つの入
力を有する。第３０ｈ図。各NANDゲート３７
２，３７４への１入力はDEVタイプ命令１１８
がプログラム可能ユニツト１０によつて実行され
ているときのみ低レベルにあるNANDゲート３
５２の出力から得られる。NANDゲート３７２
への他の入力は２入力NANDゲート３８０の出
力から得られる。NANDゲート３８０への２入
力は夫々論理タイプ命令６８が実行されていると
きのみ高レベルにあるインバータ２０６の出力、
および「OUT」行先が特定されたときのみ高レ
ベルにあるインバータ２０６の出力である。した
がつて、NANDゲート３８０の機能は「OUT」
行先が論理ユニツト命令６８の行先フイールド１
１４によつて特定されたときのみ低レベル信号を
入力としてNANDゲート３７２に与えることに
ある。これらの入力によつて、NANDゲート２
７２はDEVタイプ命令１１８が実行されたとき
あるいは「OUT」行先が特定されたときのみ高
レベル信号（外部制御ビツトＡ）を与える。 NANDゲート３７４への別の入力は２入力
NANDゲート３８２の出力から得られる。
NANDゲート３８３への２入力は夫々インバー
タ２０６の出力および２入力NORゲート３８４
の出力である。NORゲート３８４への２入力は
夫々データ／制御線１７６上の信号（第８ビツ
ト）およびインバータ２３４の出力から得られる
データ／制御線１７４上の信号（第７ビツト）の
補元である。 動作中、NORゲート３８４は「BEX」タイプ
行先が特定されたときのみ高レベル信号を与え
る。この高レベル信号はNANDゲート３８３に
よつてゲートされ、NANDゲート３７４に低レ
ベル信号を与える。したがつて、「BEX」タイプ
行先あるいはDEPタイプ命令のいずれかが特定
されたときのみNANDゲート３７４はプログラ
ム可能ユニツト１０の出力端子３８８に高レベル
信号（外部制御ビツトＢ）を与える。 アドレス操作 MPCRレジスタ４４の出力にある命令アドレ
スに応答して、メモリ１６０は命令レジスタ５０
０の入力に適当な12ビツト命令ワードを与える。
第３０ａ図参照。簡略的に説明したように、命令
レジスタ５００は12ビツト並列入力、並列出力式
記憶レジスタであつて、レジスタ５００へのクロ
ツク入力が高レベルから低レベルに変化したとき
情報を出力端子に転送する。命令レジスタ５００
への12入力はメモリ１６０から得られ他方、命令
レジスタの12出力は線１６２−１８６のためのデ
ータ／制御信号を与える。命令レジスタへのクロ
ツクは最終パルス信号１２２をプログラム可能ユ
ニツト１０の最終パルス出力端子１５８に供給す
るインバータ１５６の出力から与えられる。16進
カウンタ１５４の出力を解析すれば、命令レジス
タのクロツク制御端子において高レベルから低レ
ベルへの過渡変化が時間t₈でのみ発生する。した
がつて、以前の命令が完全にプログラム可能ユニ
ツト１０によつて実行されるまで新たな命令は命
令レジスタ５００に読込まれない。 入力端子および出力端子 マイクロプログラムにて作業機能を具体化する
ことによつて、すべての必要な制御信号およびデ
ータ信号はメモリに記憶され、外界との不必要な
接続が除去される。好ましい実施例において、外
界へは12の接続が設けられている。プログラム可
能ユニツト１０への制御信号およびクロツク信号
のために５本の端子、即ち、データイン端子２８
０、クロツクイン端子１３０、MCC端子１４０、
MPCRクリア端子５０２および外部状態端子３
１４が設けられる。プログラム可能ユニツト１０
によつて与えられた信号、即ちクロツクアウト端
子、最終パルス端子１５８、データアウト端子３
６８、および４本の外部制御ビツト端子３７６，
３７８，３８６，３８８によつて与えられた信号
は外界にプログラム可能ユニツト１０の状態を知
らせるための制御信号およびデータ信号を導出す
る。プログラム可能ユニツト１０がLSI技術によ
つて構成されていれば必要な電力を供給するため
２本の附加的な接続端子が必要となる。この２本
の附加的な端子は第２図において「電圧」「接地」
として示されている。 要 約 プログラム可能リードオンリーメモリを説明し
てきたけども、マイクロメモリ１４（第２図参
照）は任意の適当なタイプのマイクロプログラム
メモリであればよい。LSI構成およびROMタイ
プメモリを考慮すれば、まず読出し／書込みタイ
プメモリを使用して所定の作業機能のための最適
プログラムを展開させる。この最適のプログラム
からROMタイプメモリ用のビツトパターンを発
生させLSIシングルチツプとして構成できる処理
ユニツトの不変論理部に組入れることが可能とな
る。 さらに、リテラル、論理、状態およびDEVタ
イプの命令群のみを開示したが、追加もしくは削
除による命令群のいかなる変型も包含される基本
構造および設計方法を変えるものではない。マイ
クロプログラミング技術によつてソフト−ハード
ウエア設計法あるいはソフト−マシン設計法を使
用すれば、変型によつて特定された附加的もしく
は削除された操作を実行するため回路を附加もし
くは削除することが簡単にできる。さらに、特定
の回路への必要な変型は本質的にモジユールであ
るので、メモリ容量の増加および命令作業長さの
変更はソフト−マシン構成法によつて容易に行え
る。 上記の説明からこの発明によるプロセツサは
LSI技術によつて構成し得ることが理解される。
プログラム可能ユニツトの設計では、すべての回
路が最小限度に委託された論理回路であつて、こ
の論理回路はマイクロプログラムで発生する制御
信号によつて特定のタスクに委託されるという利
点がある。もしマイクロプログラムが上記処理ユ
ニツトに絶対必要なROMタイプメモリに記憶さ
れていれば、必要な外部接続ピン数は大巾に低減
される。 したがつて、この発明は特にその好ましい実施
例を参照して図示され開示されたが、この分野の
熟練者にとつて型式および詳細について各種の変
型が可能であることが理解できよう。

【図面の簡単な説明】

この発明をもつともよく理解するため、添付の
図面を参照しなければならない、第１図はこの発
明のプログラム可能ユニツトのデータ信号および
制御信号の流れを示す概略ブロツク図、第２図は
この発明のプロセツサのデータ信号および制御信
号の流れを示す詳細ブロツク図、第３図はこの発
明のプログラム可能ユニツトによつて実行される
リテラル代入命令の命令書式を示し、第４図はこ
の発明のプログラム可能ユニツトによつて実行さ
れる状態テスト命令の命令書式を示し、第５図は
この発明のプログラム可能ユニツトのマイクロプ
ログラムメモリをアドレスする各種の指令を示す
図、第６図はこの発明のプログラム可能ユニツト
によつて実行される論理タイプ命令の命令書式を
示し、第７図はこの発明のプログラム可能ユニツ
トによつて実行される外部タイプ命令の命令書式
を示し、第８図はこの発明のプロゲラム可能ユニ
ツトにおいて使用される状態レジスタの論理図、
第９図はこの発明のプログラム可能ユニツトにお
いて使用される直列加算器の論理図、第１０図は
この発明のプログラム可能ユニツトにおいて使用
される16進カウンタの論理図、第１１図はこの発
明のプログラム可能ユニツトに使用される16本−
８本マルチプレクサの論理図、第１２図はこの発
明のプログラム可能ユニツトに使用される８ビツ
ト再循環シフトレジスタの論理図、第１３図はこ
の発明のプログラム可能ユニツトに使用されるデ
ータ選択器の論理図、第１４図はこの発明のプロ
グラム可能ユニツトに供給されあるいはプログラ
ム可能ユニツトによつて発生させる各種のクロツ
クパルスのタイムチヤート、第１５図この発明の
16進カウンタに関連した各種のクロツク制御パル
スのタイムチヤート、第１６図はこの発明のプロ
グラム可能ユニツトに使用される４本−１本マル
チプレクサの論理図、第１７図は第１６図の４本
−１本マルチプレクサの真理値表、第１８図はこ
の発明のプログラム可能ユニツトに使用される並
列読込み式の８ビツトシフトレジスタの論理図、
第１９図はこの発明のプログラム可能ユニツトに
使用される２進−１本線／４本線解読器の論理
図、第２０図は第１９図の２進−１本線／４本線
解読器の真理値表、第２１図は第７図の状態レジ
スタの真理値表、第２２図はこの発明のプログラ
ム可能ユニツトに使用される８入力データ選択器
−マルチプレクサの論理図、第２３図は第２２図
のデータ選択器−マルチプレクサの真理値表、第
２４図はこの発明のプログラム可能ユニツトに使
用される２進−１本線／４本線解読器の論理図、
第２５図は第２４図の２進−１本線／４本線解読
器の真理値表、第２６図は互いに並置関係にあつ
てこの発明のプログラム可能ユニツトに使用され
る同期式８ビツトアツプカウンタの論理図を示す
第２６の図および第２６ｂ図からなり、第２７図
はこの発明のプログラム可能ユニツトによつて発
生される各種のクロツク制御パルスのタイムチヤ
ート、第２８図は互いに並置関係にあつてこの発
明のプログラム可能ユニツトに使用される８ビツ
ト並列入力、並列出力レジスタの論理図を示す第
２８ａ図および第２８ｂ図からなり、第２９図は
この発明のプログラム可能ユニツトに使用される
並列入力並列出力８ビツトレジスタの論理図、第
３０図は互いに組合せることによつてこの発明の
好ましい実施例の論理ブロツク図を示す第３０ａ
図−第３０ｎ図からなり、第３１図はこの発明の
プログラム可能ユニツトに使用される12ビツト並
列入力並列出力命令レジスタの論理図である。 １０……プログラム可能処理ユニツト、１２…
…論理ユニツト（LU）、１４……マイクロプログ
ラムメモリ（MPM）、１６……メモリ制御ユニ
ツト（MCU）、１８……制御ユニツト（CU）、２
０……外部インターフエイス（EXI）、２２，２
４，２６……再循環シフトレジスタ（Ａ１，Ａ
２，Ａ３）、２８……再循環シフトレジスタＢ、
３０……加算器、３２……代替マイクロプログラ
ムカウントレジスタ（AMPCR）、４４……マイ
クロプログラムカウントレジスタ（MPCR）、４
６……マイクロ命令解読器、４８……後続決定回
路、５０……状態選択論理回路、５２……状態レ
ジスタ、５８……タイミング発生器。

Claims (1)

1. 【特許請求の範囲】 １ ストアードプログラムに従つてデータを処理
   するための装置であつて、 各々が制御情報を含む複数個のマイクロ命令を
   記憶するためのメモリ手段と、 処理されるべき情報ビツトを受けるための直列
   入力バスと、 前記処理装置から処理された情報ビツトを転送
   するための直列出力バスと、 前記バス間に接続されかつ前記メモリ手段へ結
   合されて前記複数個のマイクロ命令のうちの少な
   くとも１個をアクセスしかつ前記制御情報を与え
   るための手段と、 前記バス間に接続されかつ前記アクセス手段か
   ら並列に受けられた前記与えられた制御情報に応
   答して、前記入力バスによつて受けられた情報ビ
   ツトに基づき直列に論理演算を行なうための少な
   くとも１個の論理ユニツトとを備え、 前記アクセス手段は、 ゲートパルスを発生させるための制御手段と、 前記制御手段に応答して前記メモリ手段から前
   記複数個のマイクロ命令のうちの少なくとも１個
   を選択的に取出すための第１の手段と、 前記第１の手段に結合されかつ前記ゲートパル
   スのあるものに応答して前記取出された命令を解
   読するための第２の手段とを備え、さらに 前記第１の手段は、 前記入力バスを前記出力バスへ接続する独特な
   直列の経路を備え、前記独特な経路は前記メモリ
   手段のためのアドレス情報ビツトを受けるための
   第１のレジスタを含み、 前記第１のレジスタと前記メモリ手段との間に
   接続されて、前記メモリ手段をアドレスするため
   の第２のアドレスをさらに備え、前記第２のレジ
   スタは前記第１のレジスタから並列にアドレス情
   報ビツトを受け、 前記第２手段から前記第１のレジスタへ至る第
   １の並列経路をさらに備え、前記第１の並列経路
   は選択ゲートを含み、 前記第２のレジスタから前記選択ゲートへ至る
   第２の並列経路と、 前記選択ゲートおよび前記第１のレジスタに結
   合されかつ前記与えられた制御情報のあるものに
   応答して、前記第２のレジスタによつてアドレス
   された前記複数個のマイクロ命令の前記少なくと
   も１個の繰り返し取出しを許容するようにまたは
   前記複数個のマイクロ命令の前記少なくとも１個
   によつて特定されるマイクロ命令の取出しを許容
   するように、前記第２の手段によつて与えられた
   デコードされた情報または前記第２のレジスタの
   内容を並列に前記第１のレジスタへロードし、ま
   たは前記独特な直列経路によつて通信されるアド
   レス情報ビツトを直列に前記第１のレジスタにロ
   ードするための第２の制御手段とを含み、 前記論理ユニツトは、 前記入力バスへ接続されて処理装置内で前記受
   けた情報ビツトを記憶するための第３のレジスタ
   手段と、 第１および第２の入力を有する演算ユニツト
   と、 前記第３レジスタ手段と前記演算ユニツトとの
   間に接続されて、前記記憶された受けられた情報
   ビツトを前記演算ユニツトの前記第１の入力へ選
   択的に通信させるための第１のゲート手段とを備
   え、前記演算ユニツトは前記記憶された受けられ
   た情報ビツトに基づき演算操作を行ない、 前記演算ユニツトの前記第２入力へ接続されて
   前記処理装置内で前記操作され受けられた情報ビ
   ツトを記憶するための第４のレジスタ手段と、 前記出力バスと前記演算ユニツトとの間に接続
   されて前記操作されて受けられた情報ビツトを前
   記演算ユニツトから前記出力バスまたは前記第４
   のレジスタ手段へ選択的に通信させるための第２
   のゲート手段とを備えた、データ処理装置。