JPS61267136A - 情報処理システムにおける割込方式 - Google Patents
情報処理システムにおける割込方式Info
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- JPS61267136A JPS61267136A JP60109558A JP10955885A JPS61267136A JP S61267136 A JPS61267136 A JP S61267136A JP 60109558 A JP60109558 A JP 60109558A JP 10955885 A JP10955885 A JP 10955885A JP S61267136 A JPS61267136 A JP S61267136A
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- interrupt
- interruption
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/36—Arbitration
- G06F2213/3602—Coding information on a single line
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、情報処理システムにおける入出力制御装置か
ら割込信号線を通して中央処理装置に割込をかける割込
方式に係り、特に高機能の入出力制御装置を含む情報処
理システムに使用されるものである。
ら割込信号線を通して中央処理装置に割込をかける割込
方式に係り、特に高機能の入出力制御装置を含む情報処
理システムに使用されるものである。
情報処理システムにおいて、中央処理装置（以下、ＣＰ
Ｕと略記する）は要求の重要度に応じて複数の割込レベ
ルを有するのが一般的であり、従来は入出力制御装置毎
に割込レベルを設定して１つの入出力制御装置に対して
は１つの割込レベルだけを使用する割込方式が採用され
てい念。
Ｕと略記する）は要求の重要度に応じて複数の割込レベ
ルを有するのが一般的であり、従来は入出力制御装置毎
に割込レベルを設定して１つの入出力制御装置に対して
は１つの割込レベルだけを使用する割込方式が採用され
てい念。
上記従来の割込方式は、入出力制御装置が比較的低機能
で機能が限定されている場合には入出力制御装置毎に割
込レベルを設定することが可能であった。しかし、入出
力制御装置が高機能化、多機能化し、１つの入出力制御
装置が重要度の異なる割込要求をＣＰＵに出す必要があ
る場合には、重要度の異なる割込要求毎に異なる割込信
号線を用いなければならなくなり、入出力ｊｔ制御装置
とＣＰＵとの間の結線数が増加するという問題があった
。また、高機能の入出力制御装置は入出力装置等の状況
によシ割込要求の重要度の変更が必要な場合もあるが、
従来の割込方式では入出力制御装置とＣＰＵとの間の結
線で！１Ｊ込レベルが固定されているので、上記割込要
求の重要度の変更に対応することが困難であった。
で機能が限定されている場合には入出力制御装置毎に割
込レベルを設定することが可能であった。しかし、入出
力制御装置が高機能化、多機能化し、１つの入出力制御
装置が重要度の異なる割込要求をＣＰＵに出す必要があ
る場合には、重要度の異なる割込要求毎に異なる割込信
号線を用いなければならなくなり、入出力ｊｔ制御装置
とＣＰＵとの間の結線数が増加するという問題があった
。また、高機能の入出力制御装置は入出力装置等の状況
によシ割込要求の重要度の変更が必要な場合もあるが、
従来の割込方式では入出力制御装置とＣＰＵとの間の結
線で！１Ｊ込レベルが固定されているので、上記割込要
求の重要度の変更に対応することが困難であった。
本発明は上記の事情に鑑みてなされたもので、１つの入
出力制御装置からＣＰＵに対する重要度の異なる割込要
求を１本の割込信号線によシ伝達することが可能であり
、割込信号線の結線が簡単になると共に割込要求の重要
度を柔軟に変更することが可能になる情報処理システム
における割込方式を提供するものである。
出力制御装置からＣＰＵに対する重要度の異なる割込要
求を１本の割込信号線によシ伝達することが可能であり
、割込信号線の結線が簡単になると共に割込要求の重要
度を柔軟に変更することが可能になる情報処理システム
における割込方式を提供するものである。
即ち、本発明の割込方式は、１つの入出力制御装置から
１本の割込信号線を通してＣＰＵへ送り出す割込信号の
トグル周波数によって割込要求の有無および割込レベル
（割込要求の重要度）を指定するようにしたことを特徴
とするものである。
１本の割込信号線を通してＣＰＵへ送り出す割込信号の
トグル周波数によって割込要求の有無および割込レベル
（割込要求の重要度）を指定するようにしたことを特徴
とするものである。
これによって、入出力制御装置とＣＰＵとの間の結線数
を増加させることな（複数の割込レベルを１つの入出力
制御装置に設定することが可能になり、入出力制御装置
が入出力装置の状況等によシ割込レベルを柔軟に変更す
ることも可能になる。
を増加させることな（複数の割込レベルを１つの入出力
制御装置に設定することが可能になり、入出力制御装置
が入出力装置の状況等によシ割込レベルを柔軟に変更す
ることも可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
図はＣＰＵ内部に設けられる割込レベル判定回路であシ
、割込レベルがたとえば４レベルの場合を示している。
、割込レベルがたとえば４レベルの場合を示している。
１は割込信号線であり、入出力制御装置（図示せず）か
ら割込要求の重要度に応じて異なるトグル周波数の割込
信号が与えられる。２はクロック信号が与えられるクロ
ック信号線であ）、このクロック信号線２および前記割
込信号線１は二人力のアンドゲート３の各入力端に接続
されている。４はバイナリカウンタであり、本例では４
ビツト構成によりビット幅が１６であシ、カウントアツ
プ入力として前記アンドゲート３の出力クロ、りが入力
し、オーバーフロー出力がオーバーフロー保持回路５に
入力し、計数出力のうちの最下位ビット（ＬＳＢ）以外
の上位ビット（本例では３ビツト）が計数出力保持回路
６に入力するように接続されている。インバータ回路７
は、前記割込信号線１０レベルを反転させ、この反転出
力を前記カウンタ４のクリア入力端、前記オーバーフロ
ー保持回路５のクリア入力端および前記計数出力保持回
路６のクロック入力端に入力するように接続されている
。バッファ回路８は前記オーバーフロー保持回路５の出
力を増幅するものである。第１の論理ｒ−）９は、オー
バーフロー保持回路５の出力が低レベル、計数出力保持
回路６の第３ビットＢ、および第２ビットＢ、が低レベ
ル、第１ビツトＢ１が高レベルのときに論理条件が成立
して高レベルを出力するものである。第２の論理ｙ−ト
ｉｏは、オーバーフロー保持回路５の出力が低レベル、
計数出力保持回路６の第３ビツトＢ３が低レベル、第２
ビ。
ら割込要求の重要度に応じて異なるトグル周波数の割込
信号が与えられる。２はクロック信号が与えられるクロ
ック信号線であ）、このクロック信号線２および前記割
込信号線１は二人力のアンドゲート３の各入力端に接続
されている。４はバイナリカウンタであり、本例では４
ビツト構成によりビット幅が１６であシ、カウントアツ
プ入力として前記アンドゲート３の出力クロ、りが入力
し、オーバーフロー出力がオーバーフロー保持回路５に
入力し、計数出力のうちの最下位ビット（ＬＳＢ）以外
の上位ビット（本例では３ビツト）が計数出力保持回路
６に入力するように接続されている。インバータ回路７
は、前記割込信号線１０レベルを反転させ、この反転出
力を前記カウンタ４のクリア入力端、前記オーバーフロ
ー保持回路５のクリア入力端および前記計数出力保持回
路６のクロック入力端に入力するように接続されている
。バッファ回路８は前記オーバーフロー保持回路５の出
力を増幅するものである。第１の論理ｒ−）９は、オー
バーフロー保持回路５の出力が低レベル、計数出力保持
回路６の第３ビットＢ、および第２ビットＢ、が低レベ
ル、第１ビツトＢ１が高レベルのときに論理条件が成立
して高レベルを出力するものである。第２の論理ｙ−ト
ｉｏは、オーバーフロー保持回路５の出力が低レベル、
計数出力保持回路６の第３ビツトＢ３が低レベル、第２
ビ。
トＢ２が高レベルのときて論理条件が成立して高レベル
を出力するものである。第３の論理ダート１ノは、オー
バーフロー保持回路５の出力が低レベル、計数出力保持
回路６の第３ビットＢ、が高レベルのときに論理条件が
成立して高レベルを出力するものである。
を出力するものである。第３の論理ダート１ノは、オー
バーフロー保持回路５の出力が低レベル、計数出力保持
回路６の第３ビットＢ、が高レベルのときに論理条件が
成立して高レベルを出力するものである。
次に、上記割込判定回路の動作を説明する。
割込信号線１上の割込信号レベルが高レベルの期間にク
ロ、り信号線２上のクロ、り信号がアンドダート３を経
てカウンタ４の計数入力となって計数される。次に、上
記割込信号レベルが高レベルカラ低レベルになったとキ
、インバータ回路２の出力が高レベルになることによっ
て、カウンタ４の計数出力が計数出力保持回路６に格納
されると共にカウンタ４がクリアされる。
ロ、り信号線２上のクロ、り信号がアンドダート３を経
てカウンタ４の計数入力となって計数される。次に、上
記割込信号レベルが高レベルカラ低レベルになったとキ
、インバータ回路２の出力が高レベルになることによっ
て、カウンタ４の計数出力が計数出力保持回路６に格納
されると共にカウンタ４がクリアされる。
この場合、前記クロック信号と割込信号の位相の関係で
計数されるクロ、り数に誤差が生じる場合があることを
考慮して、計数出力のうちの最下位ビットは無視され、
格納されない。
計数されるクロ、り数に誤差が生じる場合があることを
考慮して、計数出力のうちの最下位ビットは無視され、
格納されない。
ここで、割込信号のトグル周波数が高い（つまり、計数
クロ、り数が少なくてカウンタ４の計数値が小さい）は
ど割込レベル（割込要求度）が高（、トグル周波数が低
い（つまり、計数クロック数が多くてカウンタ４の計数
値が大きい）はど割込レベルが低くなるように入出力制
御装置の仕様を定めておくものとする。したがって、計
数されるクロック数がカウンタ４のビット幅を越える（
本例では１６個以上）と、オー７９−フロー（１出力が
高レベルとなってオー・４−７０−保持回路５に格納さ
れ、バッファ回路８の出力側の割込レベル「３」（最低
レベル）の割込制御線１２が高レベルとなシ、レベル「
３」の割込状態であると判定されたことになる。この状
態は１、以後の計数でオーバーフローを生じな（なるま
で保持される。このとき、第１乃至第３の論理回路ｙ、
１０．１１はそれぞれ論理条件が成立せず、それぞれの
出力側のよシ高レベルの割込制御線１３．１４．１５は
低レベルになっている。これに対して、計数されるクロ
ック数がカウンタ４のビット幅の範囲内である場合には
、次の３通りの割込状態のいずれかである。
クロ、り数が少なくてカウンタ４の計数値が小さい）は
ど割込レベル（割込要求度）が高（、トグル周波数が低
い（つまり、計数クロック数が多くてカウンタ４の計数
値が大きい）はど割込レベルが低くなるように入出力制
御装置の仕様を定めておくものとする。したがって、計
数されるクロック数がカウンタ４のビット幅を越える（
本例では１６個以上）と、オー７９−フロー（１出力が
高レベルとなってオー・４−７０−保持回路５に格納さ
れ、バッファ回路８の出力側の割込レベル「３」（最低
レベル）の割込制御線１２が高レベルとなシ、レベル「
３」の割込状態であると判定されたことになる。この状
態は１、以後の計数でオーバーフローを生じな（なるま
で保持される。このとき、第１乃至第３の論理回路ｙ、
１０．１１はそれぞれ論理条件が成立せず、それぞれの
出力側のよシ高レベルの割込制御線１３．１４．１５は
低レベルになっている。これに対して、計数されるクロ
ック数がカウンタ４のビット幅の範囲内である場合には
、次の３通りの割込状態のいずれかである。
即ち、カウンタ４の２ビツト目（つまり、計数出力護持
回路６の第１ビＦ）Ｂｌ）だけが高レベルの場合には、
第１の論理ゲート９の論理条件が成立してその出力側の
割込レベル「Ｏ」（最高レベル）の割込制御線１３が高
レベルとなり、レベル「０」の割込状態であると判定さ
れたことになる。また、カウンタ４の３ビツト目（つま
シ、計数出力保持回路６の第２ピｙ）Ｂ＊）が高レベル
の場合には、第２の論理ダート１０の論理条件が成立し
てその出力側の割込レベル「１」の割込制御線１４が高
レベルとなシ、レベル「１」の割込状態であると判定さ
れたことになる。ま念、カウンタ４の４ビ、ト目（つま
シ、計数出力保持回路６の第３ピツ）Ｂ、）が高レベル
の場合には、第３の論理ｐ−ト１１の論理条件、ｄ！成
立してその出力側の割込レベル「２」の割込制御線１５
が高レベルとなり、レベル「２」の割込状態であると判
定されたことになる。
回路６の第１ビＦ）Ｂｌ）だけが高レベルの場合には、
第１の論理ゲート９の論理条件が成立してその出力側の
割込レベル「Ｏ」（最高レベル）の割込制御線１３が高
レベルとなり、レベル「０」の割込状態であると判定さ
れたことになる。また、カウンタ４の３ビツト目（つま
シ、計数出力保持回路６の第２ピｙ）Ｂ＊）が高レベル
の場合には、第２の論理ダート１０の論理条件が成立し
てその出力側の割込レベル「１」の割込制御線１４が高
レベルとなシ、レベル「１」の割込状態であると判定さ
れたことになる。ま念、カウンタ４の４ビ、ト目（つま
シ、計数出力保持回路６の第３ピツ）Ｂ、）が高レベル
の場合には、第３の論理ｐ−ト１１の論理条件、ｄ！成
立してその出力側の割込レベル「２」の割込制御線１５
が高レベルとなり、レベル「２」の割込状態であると判
定されたことになる。
上記した各動作状態が、割込信号線１の割込信号レベル
が高レベルから低レベルになる毎にインノぐ一夕回路７
の高レベル出力により更新され、上記割込信号線１の割
込信号のトグル周波数に応じた割込レベルが選択される
ことになる。
が高レベルから低レベルになる毎にインノぐ一夕回路７
の高レベル出力により更新され、上記割込信号線１の割
込信号のトグル周波数に応じた割込レベルが選択される
ことになる。
なお、本発明の割込方式は割込信号線の割込信号のトグ
ル周波数によりて割込レベルを決めることを特徴とする
ものであり、上記割込レベル判定回路の構成は任意に変
更し得る。
ル周波数によりて割込レベルを決めることを特徴とする
ものであり、上記割込レベル判定回路の構成は任意に変
更し得る。
上述したように本発明の情報処理システムにおける割込
方式によれば、１つの入出力制御装置から重要度の異な
る割込要求を１本の割込信号線によりＣＰＵに伝達する
ことが可能であり、入出力制御装置とＣＰＵとの間の結
線数を増加させることなく複数の割込レベルを１つの入
出力制御装置に設定することができる。また、入出力制
御装置による割込レベルの設定は、ＣＰＵ側の結線状態
ではなく、割込信号のトグル周波数で行なうので、入出
力装置の状況等により割込レベルを柔軟に変更すること
も可能になり、高機能の入出力制御装置を使用するシス
テムに本発明方式を適用することができる。
方式によれば、１つの入出力制御装置から重要度の異な
る割込要求を１本の割込信号線によりＣＰＵに伝達する
ことが可能であり、入出力制御装置とＣＰＵとの間の結
線数を増加させることなく複数の割込レベルを１つの入
出力制御装置に設定することができる。また、入出力制
御装置による割込レベルの設定は、ＣＰＵ側の結線状態
ではなく、割込信号のトグル周波数で行なうので、入出
力装置の状況等により割込レベルを柔軟に変更すること
も可能になり、高機能の入出力制御装置を使用するシス
テムに本発明方式を適用することができる。
図面は本発明の情報処理システムにおける割込方式の一
実施例を説明する念めに割込レベル判定回路の一例を示
す回路図である。 １・・・割込信号線、２・・・クロック信号線、３・・
・アンドゲート、４・・・カウンタ、５・・・オーバー
フロー保持回路、６・・・計数出力保持回路、７・・・
インバータ回路、８゛・・・バッファ回路、９〜１１・
・・論理ダート、１２〜１４・・・割込制御線。
実施例を説明する念めに割込レベル判定回路の一例を示
す回路図である。 １・・・割込信号線、２・・・クロック信号線、３・・
・アンドゲート、４・・・カウンタ、５・・・オーバー
フロー保持回路、６・・・計数出力保持回路、７・・・
インバータ回路、８゛・・・バッファ回路、９〜１１・
・・論理ダート、１２〜１４・・・割込制御線。
Claims (1)
- １つの入出力制御装置から１本の割込信号線により中央
処理装置に送り出す割込信号のトグル周波数によって割
込レベルを選択することを特徴とする情報処理システム
における割込方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109558A JPS61267136A (ja) | 1985-05-22 | 1985-05-22 | 情報処理システムにおける割込方式 |
| US06/863,948 US4788639A (en) | 1985-05-22 | 1986-05-16 | Frequency-coded multi-level interrupt control system for a multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109558A JPS61267136A (ja) | 1985-05-22 | 1985-05-22 | 情報処理システムにおける割込方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267136A true JPS61267136A (ja) | 1986-11-26 |
Family
ID=14513276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60109558A Pending JPS61267136A (ja) | 1985-05-22 | 1985-05-22 | 情報処理システムにおける割込方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4788639A (ja) |
| JP (1) | JPS61267136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004521410A (ja) * | 2000-11-17 | 2004-07-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンピュータシステムにおけるマルチレベル割込み方式を実現するためのシステムおよび方法 |
Families Citing this family (12)
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|---|---|---|---|---|
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| FR2680591B1 (fr) * | 1991-08-22 | 1996-01-26 | Telemecanique | Controleur d'interruption programmable, systeme interruptif et procede de controle d'interruption. |
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| JP2729343B2 (ja) * | 1992-08-28 | 1998-03-18 | 三菱電機株式会社 | 複数個の処理装置を有する情報処理システムおよびこの情報処理システムにおいて用いられる制御装置ならびに処理装置 |
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-
1985
- 1985-05-22 JP JP60109558A patent/JPS61267136A/ja active Pending
-
1986
- 1986-05-16 US US06/863,948 patent/US4788639A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4788639A (en) | 1988-11-29 |
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