JP4837235B2 - コンピュータシステムにおけるマルチレベル割込み方式を実現するためのシステムおよび方法 - Google Patents

コンピュータシステムにおけるマルチレベル割込み方式を実現するためのシステムおよび方法 Download PDF

Info

Publication number
JP4837235B2
JP4837235B2 JP2002543296A JP2002543296A JP4837235B2 JP 4837235 B2 JP4837235 B2 JP 4837235B2 JP 2002543296 A JP2002543296 A JP 2002543296A JP 2002543296 A JP2002543296 A JP 2002543296A JP 4837235 B2 JP4837235 B2 JP 4837235B2
Authority
JP
Japan
Prior art keywords
interrupt
bus
priority level
interrupt signal
duty cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002543296A
Other languages
English (en)
Other versions
JP2004521410A (ja
JP2004521410A5 (ja
Inventor
マレック,ティモシー・シィ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24874745&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP4837235(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2004521410A publication Critical patent/JP2004521410A/ja
Publication of JP2004521410A5 publication Critical patent/JP2004521410A5/ja
Application granted granted Critical
Publication of JP4837235B2 publication Critical patent/JP4837235B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

【0001】
発明の背景
1.技術分野
この発明は一般的にコンピュータシステムの分野に関し、より特定的にはコンピュータシステムにおけるバス割込みシステムに関する。
【0002】
2.背景技術
コンピュータシステムは、異なった機能を果たす多くの装置を含み得る。各装置は、装置およびシステムの種類に依存して、一般的な機能または特定の機能を果たし得る。装置は典型的には、システム内の中央処理装置(CPU)と対話する。これを行なうために、装置の多くはCPUと結合され得るバスに結合され得る。これらの装置を、バス装置と称し得る。バスは直接CPUに結合されるか、またはバスブリッジを用いてCPUに結合され得る。バスの例は、PCIバス、EISA/ISAバス、およびUSBバスを含み得る。これらのバスの各々は、バス規格に記載されるであろうバスプロトコルに適合し得る。バス装置は、バスプロトコルに適合するためのハードウェアまたはソフトウェアを含み得る。
【0003】
あるバスアーキテクチャにおいては、バス装置はCPUと通信する必要性を割込みを用いて合図する。バス装置は、そのバス装置に専用の割込みラインを用いてバスコントローラに割込み信号を伝送し得る。バス装置は、単にその割込みラインをアサートすることにより割込み信号を伝送し得る。バスコントローラはバス装置から割込み信号を受信して、コンフリクトする割込み要求の場合には、割込み要求をアービトレーションして、コンフリクトしている割込み要求の1つに対応するバス装置の1つに割込みを認可する。バスコントローラがコンフリクトしている割込み要求の間でアービトレーションを行なう態様は、バスコントローラによって用いられるアービトレーション方式に従ってコンピュータシステムの間で異なり得る。アービトレーション方式は、ラウンドロビンシステム、またはたとえばあるバス装置が他の種類のバス装置に勝る優先権が与えられるシステムであり得る。割込み要求が認可されたバス装置はCPUと通信し得る。
【0004】
ソフトウェアモデムのような最近のバス装置は、ますます時間の影響が重大になっており割込み要求に対してより速い応答を必要とする動作を行ない得る。しかしながら、バスコントローラによって用いられるアービトレーション方式は、これらの高まっている必要性に敏感ではないおそれがある。割込み要求がコンフリクトした場合、バスコントローラが、別のバス装置よりも要求が時間に敏感ではない可能性のあるバス装置に割込みを認可するという問題が生じ得る。たとえばソフトウェアモデムの場合、もしモデムの割込み要求が、別の装置のコンフリクトする割込み要求を制して認可されなければ、接続は切断されるおそれがある。この種の状況は、割込み要求がコンフリクトした場合に、バスコントローラが1つのバス装置が別のものよりも時間に敏感な割込み要求を有することを判断できれば、避けられるものである。バス装置が、バスコントローラに対して割込み優先度レベルを示すことを可能にするシステムおよび方法が必要である。さらに、既存のバスアーキテクチャに組み入れることのできる、バス装置がバスコントローラに対して割込み優先度レベルを示すことを可能にするシステムおよび方法が必要である。
【0005】
US−A−4,788,639は、ホストコンピュータへの入力/出力制御装置のアクセスを制御するために用いられるマルチレベル優先度割込みシステムを開示する。動作の間に、各入力/出力制御装置はホストコンピュータに送られるべき割込みのレベルによって決定される周波数の割込み信号を出力する。割込み信号の受信の際に、ホストコンピュータは信号周波数から割込みの優先度を判断し、次いで対応の割込みルーチンを実行する。
上に概略を述べた問題は、ここに記載のシステムおよび方法を用いることにより大きく解決される。一般的には、コンピュータシステムにおけるマルチレベルの割込み方式を実現するためのシステムおよび方法が提供される。バス装置およびバスコントローラは、コンピュータシステムにおいて共用バスに結合され得る。バスは、バスに結合されるバス装置ごとの割込みラインを含み得る。バス装置は、その指定割込みラインを用いて割込みを伝送するよう構成され得る。各バス装置は、所与の割込みの割込み優先度レベルに依存して、その割込みライン上で異なった種類の割込み信号を伝送するよう構成され得る。バスコントローラは、バスに結合される各バス装置からの割込み信号を受けて、各割込み信号の割込み優先度レベルに基づいて割込み信号の間でアービトレーションを行なうよう構成され得る。バスコントローラは、最高優先度レベルに対応する割込みを認可し得る。もし多数の割込みが、割込み群の中の同じ最高優先度レベルに対応すれば、バスコントローラは何らかの好適なアービトレーション方式を用いて割込みを認可し得る。
【0006】
この発明の一局面に従うと、以下を含むシステムが提供される。すなわち、システムであって、第1の装置と;第1の装置に結合されるバスと;バスに結合されるバスコントローラとを含み;バスは前記第1の装置に対応する第1の割込みラインを含み、第1の装置は第1の割込みラインを用いてバスコントローラへ第1の割込み優先度レベルに対応する第1の割込み信号を伝送するよう構成され、第1の装置は第1の割込みラインを用いてバスコントローラへ第2の割込み優先度レベルに対応する第2の割込み信号を伝送するよう構成され、第1の割込み信号は第1のデューティサイクルを有し、第2の割込み信号は第2のデューティサイクルを有し、第1のデューティサイクルは第2のデューティサイクルとは異なる。
ここに記載のシステムおよび方法は、他のシステムおよび方法に勝る性能上の利点をもたらし得る。マルチレベルの割込み方式を用いると、各割込み要求の優先度を判断することにより、バスコントローラがコンフリクトする割込み要求の群の間でより適切に割込みを認可することが可能になる。割込み要求の群の各々の優先度を判断することにより、バスコントローラはバス装置がその割込みのタイムリーなサービスを受けることを確実にする。ここに記載されるシステムおよび方法はまた、既存のバスハードウェアを用いても実現可能である。バス装置は、既存の割込みライン上のバスコントローラへ異なった信号を伝送することにより、異なった割込み優先度レベルを示唆し得る。従って、ここに記載のシステムおよび方法は、既存のバスシステムに組み入れることができる。
【0008】
この発明の他の目的および利点は、以下の詳細な説明を読み、かつ添付の図面を参照すると、明らかになるであろう。
【0009】
この発明はさまざまな変形例および代替例が可能であるが、その特定の実施例を例示のためにのみ図面に示し、ここに詳細に説明する。しかしながら、図面とその詳細な説明とは発明を開示される特定の形式に限定することを意図せず、反対に、意図は、すべての変形例、等価物、および代替例を、前掲の特許請求の範囲によって定義されるこの発明の精神および範囲内に包含することと理解されたい。
【0010】
実施例の詳細な説明
図1を参照すると、マルチレベル割込み方式を実現するように構成されるコンピュータシステムの一実施例を表すブロック図が示される。図1は、ノースブリッジ110およびサウスブリッジ120に結合されるCPU100を示す。サウスブリッジ120はバス124に結合され、バス装置130a〜130(n)もまた結合される。バス装置130a〜130(n)は、ソフトウェアモデムを含む何らかの好適な装置であり、総称的に「バス装置130」と称しても、個々に「バス装置130」と称してもよい。バス装置130aと130(n)との間に点で示されるように、バス124のバスプロトコルに一致する任意の数のバス装置130がバス124に結合され得る。ノースブリッジ110およびサウスブリッジ120は、チップセットを含み得る。図1に示されるように、ノースブリッジ110はまた、ビデオサブシステム、メモリサブシステム、およびキャッシュに結合され、サウスブリッジ120はオーディオサブシステム、ディスクコントローラ、および別のバスに結合され得る。
【0011】
図1は、コンピュータシステムにおけるマルチレベル割込み方式が実現され得るシステムを示す。バス124は、PCIバスのような共用バスまたは他の種類の共用バスであり、かつバスに結合されるバス装置130ごとの割込みラインを含み得る。各バス装置130は、その指定割込みラインを用いて割込みを伝送するよう構成され得る。各バス装置130は、所与の割込みの割込み優先度レベルに依存して、それぞれの割込みラインで異なった種類の割込み信号を伝送するよう構成され得る。サウスブリッジ120に位置するバスコントローラは、バスに結合される各バス装置から割込み信号を受けて、各割込み信号の割込み優先度レベルに基づいてコンフリクトする割込み信号をアービトレーションするよう構成され得る。バスコントローラは、最高優先度レベルに対応する割込みを認可し得る。もし多数の割込み要求が、割込み要求群の中の同じ最高優先度レベルに対応すれば、バスコントローラは何らかの好適なアービトレーション方式を用いて割込みを認可し得る。
【0012】
図2を参照すると、マルチレベル割込み方式を実現するよう構成されるコンピュータシステムの一実施例を表すブロック図が示される。図2は、サウスブリッジ120がバス124を介してバス装置130a〜130(n)に結合されるのを示す。サウスブリッジ120はバスコントローラ200を含み、該バスコントローラ200は割込みコントローラ210を含む。バス124は、示されるように割込みライン212a〜212(n)を含む。割込みライン212a〜212(n)はそれぞれバス装置130a〜130(n)に対応し得る。割込みライン212a〜212(n)は総称的に「割込みライン212」と称しても、個々に「割込みライン212」と称してもよい。
【0013】
割込みを要求するために、バス装置130はそれぞれの割込みライン212上で割込み信号を伝送するよう構成され得る。各バス装置130は、割込み優先度レベルに依存して、その割込みライン212で異なった信号を伝送するよう構成される。割込みコントローラ210は、割込みライン212上の各バス装置130からの割込み信号を受け、各割込み信号が表現する割込み優先度レベルに基づいてコンフリクトする割り込み要求をアービトレーションするよう構成され得る。割込みコントローラ210は最高優先度レベルに対応する割り込みを認可し得る。もし多数の割込み要求が、割込み要求群の中の同じ最高優先度レベルに対応すれば、割込みコントローラ210は何らかの好適なアービトレーション方式を用いて割込みを認可し得る。
【0014】
図2に記載のマルチレベル割込み方式は、他のシステムに勝る性能上の利点をもたらし得る。マルチレベルの割込み方式を用いると、各割込み要求の優先度を判断することにより、バスコントローラ200内の割込みコントローラ210が、バス装置130からのコンフリクトする割込み要求の群の間でより適切に割込みを認可することが可能になる。割込み要求の群の各々の優先度を判断することにより、割込みコントローラ210はバス装置130がその割込みのタイムリーなサービスを受けることを確実にする。
【0015】
図2のシステムは、既存のバスハードウェアを用いて実現可能である。バス装置130は、既存の割込みライン212上のバスコントローラへ異なった信号を伝送することにより、異なった割込み優先度レベルを示唆し得る。従って、ここに記載のシステムおよび方法は、バス規格によってバス装置ごとの割込みラインが要求されるPCIバスのような既存のバスシステムに組み入れることができる。
【0016】
一実施例においては、バス装置130は異なった周波数の割込み信号を伝送して割込み優先度レベルを示唆し得る。図3aは、異なった周波数を用いて異なった優先度レベルを示唆するマルチレベル割込み方式の実施例を表すタイミング図を示す。図3aの例においては、3つの割込み優先度レベル、すなわち割込みレベル2 310、割込みレベル1 312、および割込みレベル0 314が示される。割込みレベル2 310は最高優先度割込みに、割込みレベル1 312はその次に高い優先度割込みに、割込みレベル0 314は最低優先度割込みに対応し得る。他の実施例は、他の数の割込み優先度レベルを含み得る。示されるように、割込みレベル0 314は第1の周波数fに、割込みレベル1 312は第2の周波数2×fに、割込みレベル2 310は第3の周波数4×fに対応し得る。
【0017】
この実施例において、割込みコントローラ210は、受取った各コンフリクトする割込み信号の周波数を用いて、バス装置130からのコンフリクトする割込み要求の間で割込みを認可するよう構成され得る。たとえば、もしバス装置130aが周波数fで割込み信号を伝送し、かつバス装置130(n)が周波数4×fでコンフリクトする割込み信号を伝送すれば、割込みコントローラ210はバス装置130(n)の割込みを認可するよう構成され得る。なぜならば、周波数4×fでの割込み信号が周波数fでの割込み信号よりも、すなわち割込みレベル2 310が割込みレベル0 314に対して、高い割込み優先度レベルに対応するからである。もし2つ以上のバス装置130が同じ優先度レベルに対応する、すなわち同じ周波数でコンフリクトする割込み信号を伝送すれば、割込みコントローラ210はラウンドロビンアービトレーション方式のようなアービトレーション方式に基づいてバス装置130のうちの1つに割込みを認可するよう構成され得る。
【0018】
別の実施例においては、バス装置130は異なったデューティサイクルの割込み信号を伝送して割込み優先度レベルを示唆し得る。図3bは、異なったデューティサイクルを用いて異なった優先度レベルを示唆するマルチレベル割込み方式の実施例を表すタイミング図を示す。図3bの実施例においては、3つの割込み優先度レベル、すなわち割込みレベル2 320、割込みレベル1 322、および割込みレベル0 324が示される。割込みレベル2 320は最高優先度割込みに、割込みレベル1 322はその次に高い優先度割込みに、割込みレベル0 324は最低優先度割込みに対応し得る。他の実施例は、他の数の割込み優先度レベルを含み得る。示されるように、割込みレベル2 320は50%のデューティサイクル、割込みレベル1 322は25%のデューティサイクル、および割込みレベル0 324は75%のデューティサイクルに対応し得る。
【0019】
この実施例において、割込みコントローラ210は、受取った各コンフリクトする割込み信号のデューティサイクルを用いて、バス装置130からのコンフリクトする割込み要求の間で割込みを認可するよう構成され得る。たとえば、もしバス装置130aが75%のデューティサイクルで割込み信号を伝送し、バス装置130(n)が50%のデューティサイクルでコンフリクトする割込み信号を伝送すれば、割込みコントローラ210はバス装置130(n)に割込みを認可するよう構成される。なぜならば、50%のデューティサイクルでの割込み信号が75%のデューティサイクルでの割込み信号よりも、すなわち割込みレベル2 320が割込みレベル0 324に対して、高い割込み優先度レベルに対応するからである。もし2つ以上のバス装置130が同じ優先度レベルに対応する、すなわち同じデューティサイクルの、コンフリクトする割込み信号を伝送すれば、割込みコントローラ210はラウンドロビンアービトレーション方式のようなアービトレーション方式に基づいてバス装置130のうちの1つに割込みを認可するよう構成され得る。
【0020】
図4を参照すると、マルチレベル割込み方式を実現する方法を表すフローチャートが示される。方法の展開例が可能であり、企図される。ブロック402に示されるように、第1の装置からの第1の割込み信号が伝送され得る。ブロック404に示されるように、第2の装置からの第2の割込み信号が伝送され得る。ブロック406に示されるように、第1の割込み信号および第2の割込み信号が受信され得る。ブロック408において、第1の割込み信号が第2の割込み信号よりも高い優先度に対応するか否かが判断され得る。もし第1の割込み信号が第2の割込み信号よりも高い優先度に対応すれば、ブロック410に示すように第1の装置に対して割込みが認可される。
【0021】
もし第1の割込み信号が第2の割込み信号よりも高い優先度に対応しなければ、ブロック412に示すように、第2の割込み信号が第1の割込み信号よりも高い優先度に対応するか否かが判断され得る。もし第2の割込み信号が第1の割込み信号よりも高い優先度に対応すれば、ブロック414に示すように第1の装置に対して割込みが認可される。もし第2の割込み信号が第1の割込み信号よりも高い優先度に対応しなければ、ブロック416に示すように、アービトレーション方式に従って第1の装置または第2の装置のいずれかに対して割込みが認可される。
【0022】
上述の実施例を非常に詳細に説明してきたが、他の例も可能である。当業者には、上の開示を完全に理解すればさまざまな展開例および変形例が明らかとなるであろう。前掲の特許請求の範囲はそのような展開例および変形例のすべてを包含すると解釈されることが意図される。
【0023】
産業上の利用可能性
この発明はコンピュータシステムに適用可能である。
【図面の簡単な説明】
【図1】 マルチレベル割込み方式を実現するよう構成されるコンピュータシステムの一実施例を示すブロック図である。
【図2】 マルチレベル割込み方式を実現するよう構成されるコンピュータシステムの一実施例を示すブロック図である。
【図3a】 マルチレベル割込み方式の一実施例を示すタイミング図である。
【図3b】 マルチレベル割込み方式の一実施例を示すタイミング図である。
【図4】 マルチレベル割込み方式を実現する方法を示すフローチャートである。

Claims (14)

  1. 第1の装置と、
    前記第1の装置に結合されるバスと、
    前記バスに結合されるバスコントローラとを含み、
    前記バスは前記第1の装置に対応する第1の割込みラインを含み、前記第1の装置は前記第1の割込みラインを用いて前記バスコントローラへ第1の割込み優先度レベルに対応する第1の割込み信号を伝送するよう構成され、前記第1の装置は前記第1の割込みラインを用いて前記バスコントローラへ第2の割込み優先度レベルに対応する第2の割込み信号を伝送するよう構成され、前記第1の割込み信号は第1のデューティサイクルを有し、前記第2の割込み信号は第2のデューティサイクルを有し、前記第1のデューティサイクルは前記第2のデューティサイクルとは異なる、システム。
  2. 前記バスに結合される第2の装置をさらに含み、
    前記バスは前記第2の装置に対応する第2の割込みラインを含み、前記第2の装置は前記第2の割込みラインを用いて前記バスコントローラに前記第1の割込み優先度レベルに対応する第3の割込み信号を伝送するよう構成され、前記第2の装置は前記第2の割込みラインを用いて前記バスコントローラに前記第2の割込み優先度レベルに対応する第4の割込み信号を伝送するよう構成される、請求項1に記載のシステム。
  3. 前記第1の装置は第1の期間の間に前記第1の割込み信号を伝送するよう構成され、前記第2の装置は前記第1の期間の間に前記第4の割込み信号を伝送するよう構成され、前記バスコントローラは前記第1の期間の間の前記第1の割込み信号および前記第4の割込み信号の受信に応答して、前記第1の装置に対して第1の割込みを認可するよう構成される、請求項に記載のシステム。
  4. 前記第1の装置は第2の期間の間に前記第2の割込み信号を伝送するよう構成され、前記第2の装置は前記第2の期間の間に前記第3の割込み信号を伝送するよう構成され、前記バスコントローラは前記第2の期間の間の前記第2の割込み信号および前記第3の割込み信号の受信に応答して、前記第2の装置に対して第3の割込みを認可するよう構成される、請求項に記載のシステム。
  5. 前記第1の割込み優先度レベルは、前記第2の割込み優先度レベルよりも高い割込み優先度に対応する、請求項に記載のシステム。
  6. 第1の装置、第1の割込み優先度レベルに対応する第1の割込み信号を伝送するステップと、
    第2の装置、第2の割込み優先度レベルに対応する第2の割込み信号を伝送するステップと、
    バスコントローラが、前記第1の割込み信号および前記第2の割込み信号を受信するステップと、
    バスコントローラが、前記第1の割込み信号および前記第2の割込み信号を受信する前記ステップならびに前記第1の割込み優先度レベルが前記第2の割込み優先度レベルよりも高いことに応答して、前記第1の装置に対して第1の割込みを認可するステップとを含み、前記第1の割込み信号は第1のデューティサイクルを有し、前記第2の割込み信号は第2のデューティサイクルを有し、前記第1のデューティサイクルは前記第2のデューティサイクルとは異なる、方法。
  7. バスコントローラが、前記第1の割込み信号および前記第2の割込み信号を受信する前記ステップならびに前記第2の割込み優先度レベルが前記第1の割込み優先度レベルよりも高いことに応答して、前記第2の装置に対して第2の割込みを認可するステップをさらに含む、請求項に記載の方法。
  8. バスコントローラが、前記第1の割込み信号および前記第2の割込み信号を受信する前記ステップならびに前記第1の割込み優先度レベルが前記第2の割込み優先度レベルに等しいことに応答して、アービトレーション方式に従って前記第1の装置に対して第1の割込みを許可するか、または前記第2の装置に対して第2の割込みを許可するステップをさらに含む、請求項に記載の方法。
  9. 第1の装置が、第2の割込み優先度レベルに対応する第3の割込み信号を伝送するステップと、
    第2の装置が、第1の割込み優先度レベルに対応する第4の割込み信号を伝送するステップと、
    バスコントローラが、前記第3の割込み信号および前記第4の割込み信号を受信するステップと、
    バスコントローラが、前記第3の割込み信号および前記第4の割込み信号を受信する前記ステップならびに前記第1の割込み優先度レベルが前記第2の割込み優先度レベルよりも高いことに応答して、前記第2の装置に対して第4の割込みを認可するステップとをさらに含む、請求項に記載の方法。
  10. プロセッサと、
    前記プロセッサに結合されるチップセットと、
    前記チップセットに結合される第1のバス装置と、
    前記チップセットに結合される第2のバス装置とを含み、
    前記第1のバス装置は、前記チップセットへ第1の割込み優先度レベルに対応する第1の割込み信号を伝送するよう構成され、
    前記第2のバス装置は、前記チップセットへ第2の割込み優先度レベルに対応する第2の割込み信号を伝送するよう構成され、
    前記チップセットは、前記第1の割込み優先度レベルが前記第2の割込み優先度レベルよりも高いことに応答して、前記第1のバス装置に対して割込みを認可するよう構成され、
    前記第1の割込み信号は第1のデューティサイクルを有し、前記第2の割込み信号は第2のデューティサイクルを有し、前記第1のデューティサイクルは前記第2のデューティサイクルとは異なる、システム。
  11. 前記チップセットは、前記第2の割込み優先度レベルが前記第1の割込み優先度レベルよりも高いことに応答して、前記第2のバス装置に対して前記割込みを認可するよう構成される、請求項10に記載のシステム。
  12. 前記チップセットは、前記第1の割込み優先度レベルが前記第2の割込み優先度レベルに等しいことに応答して、割込みアービトレーション方式に従って前記割込みを認可するよう構成される、請求項11に記載のシステム。
  13. 前記チップセットは、ノースブリッジとサウスブリッジとを含む、請求項10に記載のシステム。
  14. 前記第1のバス装置はソフトウェアモデムを含む、請求項10に記載のシステム。
JP2002543296A 2000-11-17 2001-08-07 コンピュータシステムにおけるマルチレベル割込み方式を実現するためのシステムおよび方法 Expired - Lifetime JP4837235B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/715,606 2000-11-17
US09/715,606 US6681281B1 (en) 2000-11-17 2000-11-17 System and method for implementing a multi-level interrupt scheme in a computer system
PCT/US2001/024690 WO2002041153A2 (en) 2000-11-17 2001-08-07 System and method for implementing a multi-level interrupt scheme in a computer system

Publications (3)

Publication Number Publication Date
JP2004521410A JP2004521410A (ja) 2004-07-15
JP2004521410A5 JP2004521410A5 (ja) 2008-08-28
JP4837235B2 true JP4837235B2 (ja) 2011-12-14

Family

ID=24874745

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002543296A Expired - Lifetime JP4837235B2 (ja) 2000-11-17 2001-08-07 コンピュータシステムにおけるマルチレベル割込み方式を実現するためのシステムおよび方法

Country Status (8)

Country Link
US (1) US6681281B1 (ja)
EP (1) EP1336139A2 (ja)
JP (1) JP4837235B2 (ja)
KR (1) KR100847366B1 (ja)
CN (1) CN1214332C (ja)
AU (1) AU2001284738A1 (ja)
TW (1) TWI289758B (ja)
WO (1) WO2002041153A2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6766824B2 (en) 2001-12-20 2004-07-27 Koninklijke Philips Electronics N.V. Fluid control valve and a feedback control system therefor
KR100555501B1 (ko) * 2003-06-26 2006-03-03 삼성전자주식회사 동적으로 버스 점유 우선 순위를 정하는 버스 중재기 및그 버스 중재 방법
US7600058B1 (en) * 2003-06-26 2009-10-06 Nvidia Corporation Bypass method for efficient DMA disk I/O
US8683132B1 (en) 2003-09-29 2014-03-25 Nvidia Corporation Memory controller for sequentially prefetching data for a processor of a computer system
US8356142B1 (en) 2003-11-12 2013-01-15 Nvidia Corporation Memory controller for non-sequentially prefetching data for a processor of a computer system
US8700808B2 (en) * 2003-12-01 2014-04-15 Nvidia Corporation Hardware support system for accelerated disk I/O
US7080179B1 (en) * 2004-03-26 2006-07-18 Foundry Networks, Inc. Multi-level interrupts
JP2008502977A (ja) * 2004-06-15 2008-01-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バス・コントローラのための割り込み方式
US8356143B1 (en) 2004-10-22 2013-01-15 NVIDIA Corporatin Prefetch mechanism for bus master memory access
US7769937B2 (en) * 2005-02-28 2010-08-03 Koninklijke Philips Electronics N.V. Data processing system with interrupt controller and interrupt controlling method
US7627705B2 (en) * 2005-12-30 2009-12-01 Stmicroelectronics Pvt. Ltd. Method and apparatus for handling interrupts in embedded systems
US7788434B2 (en) * 2006-12-15 2010-08-31 Microchip Technology Incorporated Interrupt controller handling interrupts with and without coalescing
CN101526929B (zh) * 2008-03-07 2012-08-29 深圳迈瑞生物医疗电子股份有限公司 一种集成设备驱动的系统及其应用方法
US8356128B2 (en) * 2008-09-16 2013-01-15 Nvidia Corporation Method and system of reducing latencies associated with resource allocation by using multiple arbiters
US8370552B2 (en) * 2008-10-14 2013-02-05 Nvidia Corporation Priority based bus arbiters avoiding deadlock and starvation on buses that support retrying of transactions
US8698823B2 (en) 2009-04-08 2014-04-15 Nvidia Corporation System and method for deadlock-free pipelining
US8943252B2 (en) * 2012-08-16 2015-01-27 Microsoft Corporation Latency sensitive software interrupt and thread scheduling
US10078603B2 (en) 2012-11-30 2018-09-18 Red Hat Israel, Ltd. MSI events using dynamic memory monitoring
US9830286B2 (en) * 2013-02-14 2017-11-28 Red Hat Israel, Ltd. Event signaling in virtualized systems
CN103106113A (zh) * 2013-02-25 2013-05-15 广东威创视讯科技股份有限公司 一种中断事件处理方法和处理设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59216254A (ja) * 1983-05-25 1984-12-06 Hitachi Ltd 割込みレベル制御方式
JPS61267136A (ja) * 1985-05-22 1986-11-26 Toshiba Corp 情報処理システムにおける割込方式
JPH04342052A (ja) * 1991-05-17 1992-11-27 Yaskawa Electric Corp アービトレーション回路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5125093A (en) * 1990-08-14 1992-06-23 Nexgen Microsystems Interrupt control for multiprocessor computer system
US5555420A (en) * 1990-12-21 1996-09-10 Intel Corporation Multiprocessor programmable interrupt controller system with separate interrupt bus and bus retry management
US5392033A (en) * 1993-01-05 1995-02-21 International Business Machines Corporation Priority generator for providing controllable guaranteed fairness in accessing a shared bus
US5555430A (en) 1994-05-31 1996-09-10 Advanced Micro Devices Interrupt control architecture for symmetrical multiprocessing system
US5905898A (en) 1994-05-31 1999-05-18 Advanced Micro Devices, Inc. Apparatus and method for storing interrupt source information in an interrupt controller based upon interrupt priority
US5758105A (en) 1995-12-04 1998-05-26 International Business Machines Corporation Method and apparatus for bus arbitration between isochronous and non-isochronous devices
JP3208332B2 (ja) * 1995-12-20 2001-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション 割込み装置
JPH09244991A (ja) 1996-03-11 1997-09-19 Commuter Herikoputa Senshin Gijutsu Kenkyusho:Kk 分散型バスアービタ装置およびバス調停方法
US5918057A (en) 1997-03-20 1999-06-29 Industrial Technology Research Institute Method and apparatus for dispatching multiple interrupt requests simultaneously
JPH11232210A (ja) 1998-02-16 1999-08-27 Fuji Xerox Co Ltd 情報処理装置
JP3556465B2 (ja) 1998-04-21 2004-08-18 株式会社ルネサステクノロジ 割り込みコントローラ
US6041105A (en) * 1998-09-01 2000-03-21 Umax Data Systems Inc. Adapter circuitry for computers to support computer telephony
TW445422B (en) * 1999-10-06 2001-07-11 Via Tech Inc Software simulation testing system allowing the north bridge and south bridge to perform circuit tests respectively

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59216254A (ja) * 1983-05-25 1984-12-06 Hitachi Ltd 割込みレベル制御方式
JPS61267136A (ja) * 1985-05-22 1986-11-26 Toshiba Corp 情報処理システムにおける割込方式
JPH04342052A (ja) * 1991-05-17 1992-11-27 Yaskawa Electric Corp アービトレーション回路

Also Published As

Publication number Publication date
US6681281B1 (en) 2004-01-20
KR100847366B1 (ko) 2008-07-21
WO2002041153A2 (en) 2002-05-23
TWI289758B (en) 2007-11-11
EP1336139A2 (en) 2003-08-20
WO2002041153A3 (en) 2002-08-08
AU2001284738A1 (en) 2002-05-27
JP2004521410A (ja) 2004-07-15
CN1214332C (zh) 2005-08-10
KR20030051834A (ko) 2003-06-25
CN1474971A (zh) 2004-02-11

Similar Documents

Publication Publication Date Title
JP4837235B2 (ja) コンピュータシステムにおけるマルチレベル割込み方式を実現するためのシステムおよび方法
JP3231596B2 (ja) 待ち時間及びシャドー・タイマを有するバス・システム
US5572686A (en) Bus arbitration scheme with priority switching and timer
US5778200A (en) Bus arbiter including aging factor counters to dynamically vary arbitration priority
KR0167818B1 (ko) 버스 중재 시스템, 버스 중재 회로, 버스 중재 방법 및 데이타 전송 방법
US5956493A (en) Bus arbiter including programmable request latency counters for varying arbitration priority
US6941398B2 (en) Processing method, chip set and controller for supporting message signaled interrupt
US5996037A (en) System and method for arbitrating multi-function access to a system bus
US6598104B1 (en) Smart retry system that reduces wasted bus transactions associated with master retries
US6272580B1 (en) Apparatus and method for dynamically elevating a lower level bus master to an upper level bus master within a multi-level arbitration system
US6209053B1 (en) Method and apparatus for operating an adaptive multiplexed address and data bus within a computer system
US5970234A (en) PCI bus arbiter and a bus control system having the same
JPH08339346A (ja) バスアービタ
KR20010085709A (ko) 공유 버스상에서의 등시성 트랜잭션 및 비동기 트랜잭션의스케줄링을 위한 우선 순위 매커니즘
US6212589B1 (en) System resource arbitration mechanism for a host bridge
JP2007058716A (ja) データ転送バスシステム
KR100480605B1 (ko) 네트워크 제어기의 송신부 버퍼 및 수신부 버퍼를제어하는 방법 및 네트워크 제어기
US6629178B1 (en) System and method for controlling bus access for bus agents having varying priorities
US20030229743A1 (en) Methods and structure for improved fairness bus arbitration
US7054970B2 (en) Bus arbiter for integrated circuit systems
US5680554A (en) Method and apparatus for arbitrating among processors for access to a common bus
US6442632B1 (en) System resource arbitration mechanism for a host bridge
US6826644B1 (en) Peripheral component interconnect arbiter implementation with dynamic priority scheme
US6973520B2 (en) System and method for providing improved bus utilization via target directed completion
US6757798B2 (en) Method and apparatus for arbitrating deferred read requests

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080710

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110119

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110830

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141007

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4837235

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term