CN1474971A - 用于电脑系统中执行多级中断方案的系统及方法 - Google Patents

用于电脑系统中执行多级中断方案的系统及方法 Download PDF

Info

Publication number
CN1474971A
CN1474971A CNA018190618A CN01819061A CN1474971A CN 1474971 A CN1474971 A CN 1474971A CN A018190618 A CNA018190618 A CN A018190618A CN 01819061 A CN01819061 A CN 01819061A CN 1474971 A CN1474971 A CN 1474971A
Authority
CN
China
Prior art keywords
interrupt
look
bus
equipment
priority level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018190618A
Other languages
English (en)
Other versions
CN1214332C (zh
Inventor
Tc
T·C·马莱克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24874745&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1474971(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN1474971A publication Critical patent/CN1474971A/zh
Application granted granted Critical
Publication of CN1214332C publication Critical patent/CN1214332C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

本发明提供一种用于在计算机系统中执行多级中断方案的系统和方法。总线设备130与总线控制器200可以连接到计算机系统中的共用总线124,该总线包含一中断线,其用于与该总线连接的各总线设备。可以设置总线设备130以传递取决于给定中断的中断优先权级的不同类别的中断信号。可以设置总线控制器200以接收与总线连接的各总线设备的中断信号,并且可以根据各中断信号的中断优先权级,在中断信号之间做出仲裁。总线控制器200可以许可对应于最高优先权级的中断。如果一组中断中具有对应于同一的最高优先权级的多重中断,于是该总线控制器可以利用任何合适的仲裁方案许可一中断。

Description

用于电脑系统中执行多级中断方案的系统及方法
                       技术领域
本发明一般系关于计算机系统领域,尤其系关于计算机系统中的总线中断系统。
                       背景技术
计算机系统可以包含多个执行不同功能的设备,每一设备可以执行一般功能或者是特定功能,这取决于系统种类的设备而定。这些设备通常跟系统里的中央处理器(CPU)交互作用。为达此互动,多个这些设备可连接到一与该CPU连接的总线,这些设备可以称之为总线设备。总线可以是直接连接到该CPU,或者是利用总线桥连接到该CPU。总线的例子包括像是PCI总线、EISA/ISA总线,以及USB总线。每一总线都符合可能于总线规格中所说明的总线通讯协议。总线设备可以包含硬件或软件以使其符合总线通讯协议。
在某些特定的总线结构中,总线设备可以通过中断发出其需要以与CPU通信。总线设备可以通过使用该总线设备专用的中断线传送中断信号给汇排流控制器。该总线设备只要确认占有其中断线就可以传送中断信号。总线控制器可以从总线设备接收中断信号,并且,在发生相互冲突的中断请求时,可以在这些中断请求之间作出仲裁,以及许可中断给对应于相冲突的中断请求之一的总线设备其中之一。总线控制器在相冲突的中断请求间的仲裁方式,可根据该总线控制器使用的仲裁方案,因计算机系统而异。例如,该仲裁方案可能是一循环系统,或是一种某些特定总线设备有优先于其它种类的总线设备的系统。被许可的中断请求的总线设备就可以与该CPU通信。
近来的总线设备,像是软件调制解调器,可以执行对时间的要求日益迫切的运行,并且可对中断请求要求更快的响应。可是,总线控制器所使用的仲裁方案对这些不断增加的需求可能不是很敏感。当中断请求产生冲突时,如果总线控制器同意将中断给予一个与其它总线设备相比对时间较不敏感的总线设备时,那么就会产生问题。举例来说,在软件调制解调器的例子中,如果该调制解调器的中断请求没有在与之冲突的另一设备的中断请求之上被许可时,那么就会停止连接。只要在中断请求相冲突时,总线控制器能够确定一总线设备比另一总线设备有更时间敏感的中断请求,这类的情形是可以避免的。这需要一种系统和方法,使总线设备可以将中断优先权级指示给总线控制器。更进一步地,需要的能使总线设备可将中断优先权级指示给总线控制器的系统和方法可以纳入现有的总线结构中。
                       发明内容
以上简述的这些问题,很大程度上可以通过此处说明的系统和方法予以解决。一般而言,这里提供了一种用于计算机系统中执行多级中断方案的系统及方法。总线设备与总线控制器可以连接到计算机系统的分享总线,该总线可以包含给连接到该总线的每一总线设备的中断线。总线设备可以规划通过使用其指定的中断线来传输中断。可配置各总线设备根据给定中断的中断优先权级,在其中断线上传输不同种类的中断信号。可配置该总线控制器,以接收与该总线连接的各总线设备的中断信号,并且可以根据各中断信号的中断优先权级,在这些中断信号之间做出仲裁。该总线控制器可许可与最高优先权级对应的中断。如果在一组中断中,有多个与同一最高优先权级对应的中断,那么该总线控制器可以利用任何合适的仲裁方案来许可中断。
这里所叙述的系统与方法可以提供比其它系统和方法更好的性能优点。利用一个多级中断方案可以使总线控制器能在一群冲突的中断请求中,通过确定各中断请求的优先权更恰当地许可一中断。通过确定一组中断请求中的各中断请求的优先权,总线控制器可以确保总线设备接受到其中断的及时服务。这里所叙述的系统与方法也可以利用现存的总线硬件来执行。总线设备可以通过在现存的中断线上传达不同的信号给总线控制器,指示不同的中断优先权级。因此,这里所描述的系统和方法可纳入到现存的总线系统中。
在一具体实施例中,总线设备可以传达具有不同频率的中断信号以显示中断优先权级。该总线控制器可以传送具有第一频率的中断信号以指示第一优先权级,并且可以传送具有第二频率的中断信号以指示第二优先权级。使用其它的信号频率就可以指示其它的优先权级。在另一具体实施例中,一个总线设备可以传达具有不同工作循环(dutycycles)的中断信号以显示一个中断优先权级。该总线控制器可以传达有第一工作循环的中断信号以指示第一优先权级,也可以传达有第二工作循环的中断信号以指示第二优先权级。使用其它脉冲工作循环则可以指示其它优先权级。
                     附图简要说明
本发明的其它目的与优点,在阅读过以下的详细说明并且参照附图后,将会清楚明了,其中:
图1表示配置以执行多级中断方案的计算机系统的一具体实施例的方块图。
图2表示配置以执行多级中断方案的计算机系统的一具体实施例的方块图。
图3a表示多级中断方案一具体实施例的时序图。
图3b表示多级中断方案一具体实施例的时序图。
图4表示执行多级中断方案的方法的流程图。
虽然本发明容许各种修改与替代形式,然而其特定的具体实施例是通过图式予以表示,并且在此也会详细说明。然而应当认识到,附图与说明并非意在将本发明局限于披露的特定形式,本发明是要涵盖落入本发明的所附权利要求精神与范围内的所有修改、等价、以及替代。
                      具体实施方式
现在转到到图1,表示配置一计算机系统以执行多级中断方案的具体实施例的方块图。图1图示CPU 100连接到北桥接器110与南桥接器120。南桥接器120连接到总线124,而总线124则是连接总线设备130a到130(n)。总线设备130a到130(n)可以是任何合适的设备,包括软件调制解调器,并可以总称为“总线设备130”或是分别称之为“总线设备130”。如同总线设备130a与130(n)之间的点所代表的,任何数目的总线设备130都可以连接到与总线124的总线协议一致的总线124。北桥接器110和南桥接器120可以包含芯片组。如图1所示,北桥接器110也可以连接到视频子系统、内存子系统以及高速缓存,而南桥接器120则可以连接到音频子系统、磁盘控制器,以及另一总线。
图1描述一系统,在其中可以执行计算机系统中的多级中断方案。总线124可以是如PCI总线的共用总线,或者是其它类型的共用总线,并且可以包含连接到总线的各总线设备130的中断线。可配置各总线设备130以利用其指定的中断线传输一中断。可配置各总线设备130,以根据给定中断的中断优先权级在其各自的中断线上传输不同种类的中断信号。可配置位于南桥接器120内的总线控制器,以从与该总线连接的各总线设备接收中断信号,并且可以根据各中断信号的中断优先权级在冲突的中断信号之间做出仲裁。总线控制器可以许可对应于最高优先权级的中断。如果在一组中断请求中有对应于同一最高优先权级的中断请求,那么总线控制器就可以利用任何适合的仲裁方案以许可一中断。
现在接着看图2,显示一配置以执行多级中断方案的计算机系统的具体实施例的方块图。图2描述一南桥接器120通过总线124连接到总线设备130a至130(n)。南桥接器120包含包括有中断控制器210的总线控制器200。总线124如图所示,包括了中断线212a到212(n)。中断线212a到212(n)可以集体地称之为“中断线212”,或是分别称之为“中断线212”。
要请求中断时,可配置总线设备130以在其各自的中断线212上传输中断信号。可配置各总线设备130,以在其中断线212上根据中断优先权级传输不同信号。可配置中断控制器210,以在中断线212上从各总线设备130接收中断信号,并且可根据各中断信号具有的中断优先权级而在冲突的中断请求之间做出仲裁,。中断控制器210可许可对应于最高优先权级的中断,如果在一组中断请求中,有多个对应于同一的最高优先权级的中断请求,那么中断控制器210可使用任何合适的仲裁方案许可一中断。
图2显示的多级中断方案可提供比其它系统更好的性能优点。利用此多级中断方案可以使总线控制器200里的中断控制器210通过确定各中断请求的优先权,从一组相冲突的总线设备130的中断请求中更恰当地许可一中断。通过确定一组中断请求中的各中断请求的优先权,中断控制器210可以确保总线设备130接受其中断的及时服务。
图2的系统可以利用现存的总线硬件予以执行。通过传送不同信号给中断线212上的总线控制器,总线设备130可以指示不同的中断优先权级。因此,此处所描述的系统和方法可以纳入现存的总线系统,如根据总线的规格要求各总线设备有一中断线的PCI总线,。
在一具体实施例中,总线设备130可以传送具有不同频率的中断信号,以指示一中断优先权级。图3a描述一时序图,说明一多级中断方案的具体实施例,其中不同的频率用以指示不同的优先权级。在图3a的例子中,表示了三个中断优先权级,中断级2 310、中断级1 312、中断级0 314。中断级2 310可是相当于最高优先权的中断,而中断级1 312可以是相当于次高优先权的中断,中断级0 314则可以是相当于最低优先权的中断。其它具体实施例可以包括其它数目的中断优先权级。如同附图所示,中断级0 314可以是相当于第一频率,f,而中断级1 312可以是相当于第二频率,2×f,中断级2 310则可以是相当于第三频率,4×f。
在这个具体实施例中,可配置中断控制器210,以利用其接收到的各冲突的中断信号的频率,在总线设备130相冲突的中断请求中许可一中断。例如,如果总线设备130a以频率f传输一中断信号,而总线设备130(n)以4×f传输一冲突的中断信号,于是可配置中断控制器210可以许可中断给总线设备130(n),因为频率4×f的中断信号与频率为f的中断信号相比,相当于较高的中断优先权级,也就是说,中断级2 310相对于中断级0 314。如果有两个或更多个总线设备130传输对应于同一优先权级的相互冲突中断信号的话,即以相同频率,那么可配置中断控制器210根据一仲裁方案,如循环式仲裁方案,许可一中断给总线设备130其中之一。
在另一具体实施例中,总线设备130可以传输不同工作循环的中断信号以指示中断优先权级。图3b描述一时序图,表示多级中断方案的具体实施例,其中不同的工作循环利用来指示不同的优先权级。以图3b的例子来说,显示了三个中断优先权级,中断级2 320、中断级1 322、以及中断级0 324。中断级2 320可为相当于最高优先权的中断,中断级1 322是相当于次高优先权的中断,而中断级0 324则是相当于最低优先权的中断。其它具体实施例可以包括其它数目的中断优先权级。如同图所示,中断级2 320可以是相对应50%高的工作循环,中断级1 322可以是相对应25%高的工作循环,而中断级0 324则可以是相对应于75%高的工作循环。
在这个具体实施例中,可配置中断控制器210,以通过利用其接收的各冲突的中断信号的工作循环,在相冲突的总线设备130的中断请求之间许可一中断。例如,如果总线设备130a以75%高的工作循环传输一中断信号,而总线设备130(n)以50%高的工作循环传递一相冲突中断信号的话,那么可配置中断控制器210以许可中断给总线设备130(n),因为50%高的工作循环的中断信号,跟75%高的工作循环的中断信号相比,是对应于较高的中断优先权级,也就是说,中断级2 320对于中断级0 324。如果有两个或更多个总线设备130传输对应同一优先权级的相冲突信号,也就是以相同的工作循环,那么可配置中断控制器210,以根据一仲裁方案(如循环式仲裁方案)许可中断给总线设备中的一个。
现在参看图4的流程图,表示执行多级中断方案的方法。本方法有可能有各种变化,并且正在考虑中。第一中断信号可以从第一设备传递,如同方块402里面所指示的。第二中断信号可以从第二设备传递,如同方块404中所指示。可以接收第一中断信号与第二中断信号,如同方块406中所示。在方块408里面,可以确定是否第一中断信号与第二中断信号相比是否对应于较高的优先权。如果第一中断信号比第二中断信号相对应于较高的优先权的话,那么中断就可以许可给第一设备,如同方块410里面所指示。
如果第一中断信号与第二中断信号相比,并不对应于较高的优先权,那么就会决定第二中断信号与第一中断信号相比,是否相当于较高的优先权,如同方块412里所示。如果第二中断信号与第一中断信号相比,对应于较高的优先权,那么该中断就会许可给第一中断设备,如同方块414里面所示。如果该第二中断信号跟该第一中断信号相比,并不对应于较高的优先权,那么根据方块416里面所示的仲裁方案,该中断或许可给该第一设备,或是许可给该第二设备。
虽然以上的具体实施例已予以相当仔细的说明,但是也可能有其它的变化。在充分理解上述披露的内容后,许多的变化和修改对于本领域的技术人员就会变得很明朗。其后的权利要求书应当理解为是为了涵盖所有这样的变化与修改。
                       工业适用性
本发明可应用于计算机系统。

Claims (10)

1.一种系统,包含:
第一设备(130a);
连接到所述第一设备(124)的总线;以及
连接到所述总线的总线控制器(200);
其中,所述总线包含对应于所述第一设备的第一中断线(212a),其中配置所述第一设备,以利用所述第一中断线传输对应于第一中断优先权级的第一中断信号到所述总线控制器,并且其中配置所述第一设备,以利用所述第一中断线传递对应于第二中断优先权级的第二中断信号到所述总线控制器。
2.如权利要求1所述的系统,其中所述第一中断信号对应于第一频率,其中所述第二中断信号对应于第二频率,并且其中所述第一频率与所述第二频率不同。
3.如权利要求1所述的的系统,其中所述第一中断信号具有第一工作循环,其中所述第二中断信号具有第二工作循环,并且其中所述第一工作循环与所述第二工作循环不同。
4.如权利要求1所述的系统,进一步包含:
连接到所述总线的第二设备(130n);
其中所述总线包含对应于所述第二设备的第二中断线(212n),其中配置第二设备,以利用所述第二中断线传输对应于所述第一中断优先权级的第三中断信号到所述总线控制器(200),并且其中配置所述第二设备,以利用所述第二中断线传输对应于所述第二中断优先权级的第四中断信号到所述总线控制器。
5.如权利要求4所述的系统,其中配置所述第一设备,以在第一时间期间内传输所述第一中断信号,其中配置所述第二设备,以在所述第一时间期间内传输所述第四中断信号,并且其中配置所述总线控制器,以在所述第一时间期间内响应接收所述第一中断信号与所述第四中断信号,许可第一中断给所述第一设备。
6.如权利要求5所述的系统,其中配置第一设备以在第二时间期间内传输所述第二中断信号,其中配置所述第二设备以在所述第二时间期间内传输所述第三中断信号,且其中配置所述总线控制器以在所述第二时间期间内响应接收所述第二中断信号与所述第三中断信号,许可第二中断给所述第二设备。
7.如权利要求4所述的系统,其中所述第一中断优先权级与所述第二中断优先权级相比,对应于较高的中断优先权。
8.一种方法,包含:
从第一设备(130a)传输对应于第一中断优先权级的第一中断信号;
从第二设备(130n)传输对应于第二中断优先权级的第二中断信号;
接收所述第一中断信号以及所述第二中断信号;以及
响应所述接收所述第一中断信号与所述第二中断信号,并且所述第一中断优先权级比所述第二中断优先权级高,许可第一中断给所述第一设备。
9.如权利要求8所述的方法,其中所述第一中断信号对应于第一频率,其中所述第二中断信号对应于第二频率,并且所述第一频率与所述第二频率不同。
10.如权利要求8所述的方法,其中所述第一中断信号具有第一工作循环,而所述第二中断信号具有第二工作循环,其中所述第一工作循环跟所述第二工作循环不同。
CNB018190618A 2000-11-17 2001-08-07 用于电脑系统中执行多级中断方案的系统及方法 Expired - Lifetime CN1214332C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/715,606 2000-11-17
US09/715,606 US6681281B1 (en) 2000-11-17 2000-11-17 System and method for implementing a multi-level interrupt scheme in a computer system

Publications (2)

Publication Number Publication Date
CN1474971A true CN1474971A (zh) 2004-02-11
CN1214332C CN1214332C (zh) 2005-08-10

Family

ID=24874745

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018190618A Expired - Lifetime CN1214332C (zh) 2000-11-17 2001-08-07 用于电脑系统中执行多级中断方案的系统及方法

Country Status (8)

Country Link
US (1) US6681281B1 (zh)
EP (1) EP1336139A2 (zh)
JP (1) JP4837235B2 (zh)
KR (1) KR100847366B1 (zh)
CN (1) CN1214332C (zh)
AU (1) AU2001284738A1 (zh)
TW (1) TWI289758B (zh)
WO (1) WO2002041153A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1969268B (zh) * 2004-06-15 2010-05-26 Nxp股份有限公司 主机控制器、总线通信设备和操作主机控制器的方法
CN101526929B (zh) * 2008-03-07 2012-08-29 深圳迈瑞生物医疗电子股份有限公司 一种集成设备驱动的系统及其应用方法
CN104838359A (zh) * 2012-08-16 2015-08-12 微软技术许可有限责任公司 等待时间敏感的软件中断和线程调度

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6766824B2 (en) 2001-12-20 2004-07-27 Koninklijke Philips Electronics N.V. Fluid control valve and a feedback control system therefor
KR100555501B1 (ko) * 2003-06-26 2006-03-03 삼성전자주식회사 동적으로 버스 점유 우선 순위를 정하는 버스 중재기 및그 버스 중재 방법
US7600058B1 (en) * 2003-06-26 2009-10-06 Nvidia Corporation Bypass method for efficient DMA disk I/O
US8683132B1 (en) 2003-09-29 2014-03-25 Nvidia Corporation Memory controller for sequentially prefetching data for a processor of a computer system
US8356142B1 (en) 2003-11-12 2013-01-15 Nvidia Corporation Memory controller for non-sequentially prefetching data for a processor of a computer system
US8700808B2 (en) * 2003-12-01 2014-04-15 Nvidia Corporation Hardware support system for accelerated disk I/O
US7080179B1 (en) * 2004-03-26 2006-07-18 Foundry Networks, Inc. Multi-level interrupts
US8356143B1 (en) 2004-10-22 2013-01-15 NVIDIA Corporatin Prefetch mechanism for bus master memory access
US7769937B2 (en) * 2005-02-28 2010-08-03 Koninklijke Philips Electronics N.V. Data processing system with interrupt controller and interrupt controlling method
US7627705B2 (en) * 2005-12-30 2009-12-01 Stmicroelectronics Pvt. Ltd. Method and apparatus for handling interrupts in embedded systems
US7788434B2 (en) * 2006-12-15 2010-08-31 Microchip Technology Incorporated Interrupt controller handling interrupts with and without coalescing
US8356128B2 (en) * 2008-09-16 2013-01-15 Nvidia Corporation Method and system of reducing latencies associated with resource allocation by using multiple arbiters
US8370552B2 (en) * 2008-10-14 2013-02-05 Nvidia Corporation Priority based bus arbiters avoiding deadlock and starvation on buses that support retrying of transactions
US8698823B2 (en) 2009-04-08 2014-04-15 Nvidia Corporation System and method for deadlock-free pipelining
US10078603B2 (en) 2012-11-30 2018-09-18 Red Hat Israel, Ltd. MSI events using dynamic memory monitoring
US9830286B2 (en) * 2013-02-14 2017-11-28 Red Hat Israel, Ltd. Event signaling in virtualized systems
CN103106113A (zh) * 2013-02-25 2013-05-15 广东威创视讯科技股份有限公司 一种中断事件处理方法和处理设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59216254A (ja) * 1983-05-25 1984-12-06 Hitachi Ltd 割込みレベル制御方式
JPS61267136A (ja) 1985-05-22 1986-11-26 Toshiba Corp 情報処理システムにおける割込方式
US5125093A (en) * 1990-08-14 1992-06-23 Nexgen Microsystems Interrupt control for multiprocessor computer system
US5555420A (en) * 1990-12-21 1996-09-10 Intel Corporation Multiprocessor programmable interrupt controller system with separate interrupt bus and bus retry management
JPH04342052A (ja) * 1991-05-17 1992-11-27 Yaskawa Electric Corp アービトレーション回路
US5392033A (en) * 1993-01-05 1995-02-21 International Business Machines Corporation Priority generator for providing controllable guaranteed fairness in accessing a shared bus
US5555430A (en) 1994-05-31 1996-09-10 Advanced Micro Devices Interrupt control architecture for symmetrical multiprocessing system
US5905898A (en) 1994-05-31 1999-05-18 Advanced Micro Devices, Inc. Apparatus and method for storing interrupt source information in an interrupt controller based upon interrupt priority
US5758105A (en) 1995-12-04 1998-05-26 International Business Machines Corporation Method and apparatus for bus arbitration between isochronous and non-isochronous devices
JP3208332B2 (ja) * 1995-12-20 2001-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション 割込み装置
JPH09244991A (ja) 1996-03-11 1997-09-19 Commuter Herikoputa Senshin Gijutsu Kenkyusho:Kk 分散型バスアービタ装置およびバス調停方法
US5918057A (en) 1997-03-20 1999-06-29 Industrial Technology Research Institute Method and apparatus for dispatching multiple interrupt requests simultaneously
JPH11232210A (ja) 1998-02-16 1999-08-27 Fuji Xerox Co Ltd 情報処理装置
JP3556465B2 (ja) 1998-04-21 2004-08-18 株式会社ルネサステクノロジ 割り込みコントローラ
US6041105A (en) * 1998-09-01 2000-03-21 Umax Data Systems Inc. Adapter circuitry for computers to support computer telephony
TW445422B (en) * 1999-10-06 2001-07-11 Via Tech Inc Software simulation testing system allowing the north bridge and south bridge to perform circuit tests respectively

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1969268B (zh) * 2004-06-15 2010-05-26 Nxp股份有限公司 主机控制器、总线通信设备和操作主机控制器的方法
CN101526929B (zh) * 2008-03-07 2012-08-29 深圳迈瑞生物医疗电子股份有限公司 一种集成设备驱动的系统及其应用方法
CN104838359A (zh) * 2012-08-16 2015-08-12 微软技术许可有限责任公司 等待时间敏感的软件中断和线程调度
CN104838359B (zh) * 2012-08-16 2018-08-03 微软技术许可有限责任公司 等待时间敏感的软件中断和线程调度

Also Published As

Publication number Publication date
JP4837235B2 (ja) 2011-12-14
US6681281B1 (en) 2004-01-20
KR100847366B1 (ko) 2008-07-21
WO2002041153A2 (en) 2002-05-23
TWI289758B (en) 2007-11-11
EP1336139A2 (en) 2003-08-20
WO2002041153A3 (en) 2002-08-08
AU2001284738A1 (en) 2002-05-27
JP2004521410A (ja) 2004-07-15
CN1214332C (zh) 2005-08-10
KR20030051834A (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
CN1214332C (zh) 用于电脑系统中执行多级中断方案的系统及方法
US6192442B1 (en) Interrupt controller
CN101159765B (zh) 网络接口方法、装置和系统
EP0538829B1 (en) Apparatus for reducing interrupt retry attempts
US20050289268A1 (en) Internal bus system
US8051234B2 (en) Multiprocessor system
KR100218675B1 (ko) 지능적 우선순위 결정 방식의 다중 인터럽트 제어기 및 그 제어 방법
CN103106164A (zh) 一种高效dma控制器
CN101061690A (zh) PCI Express总线中基于性能的分组排序
CN101166099B (zh) 分布式多核网络设备和线卡板
CN1960276A (zh) 远程控制系统及方法
US5835779A (en) Message transmission among processing units using interrupt control technique
EP1029284B1 (en) Shared memory access controller
CN100445973C (zh) 总线控制权仲裁方法与仲裁器
CN111475368A (zh) 一种串口级联调控方法及串口设备
CN111723032B (zh) 一种中断管控方法及电子设备
CN112631979A (zh) 一种自动分配pcie信号的服务器及方法
CN2520528Y (zh) 存取共享系统资源的桥接系统
CN1474970A (zh) 利用额外的处理器交换数据的通信系统
JPS5986940A (ja) マルチドロツプ方式の情報伝送方式
KR100199021B1 (ko) 순차식 pci 버스용 다중 인터럽트 제어장치 및 방법
US20220019459A1 (en) Controlled early response in master-slave systems
CN117891583B (zh) 异步并行i/o请求的进程调度方法、装置及设备
CN1703686B (zh) 直接存储器存取(dma)的检测
KR100331865B1 (ko) 다수의 보드간 데이터 송수신 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20050810