KR100847366B1 - 컴퓨터 시스템에서 다중-레벨 인터럽트 방식을 구현하기위한 시스템 및 방법 - Google Patents
컴퓨터 시스템에서 다중-레벨 인터럽트 방식을 구현하기위한 시스템 및 방법 Download PDFInfo
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Abstract
Description
상기 제시된 문제점들은 대부분 본원에 설명된 시스템 및 방법의 사용에 의해 해결된다. 일반적으로 말하면, 컴퓨터 시스템에서 다중-레벨 인터럽트 방식을 구현하기 위한 시스템 및 방법이 제공된다. 컴퓨터 시스템에서 버스 디바이스들과 버스 제어기는 공유 버스에 연결될 수 있다. 상기 버스는 상기 버스에 연결된 각 버스 디바이스에 대한 인터럽트 라인을 포함할 수 있다. 버스 디바이스는 그의 지정된 인터럽트 라인을 이용하여 인터럽트를 전송하도록 구성된다. 각 버스 디바이스는 소정의 인터럽트의 인터럽트 우선순위 레벨에 의존하여 그의 인터럽트 라인에서 서로 다른 타입의 인터럽트 신호들을 전송하도록 구성된다. 상기 버스 제어기는 상기 버스에 연결된 각 버스 디바이스로부터 인터럽트 신호들을 수신하도록 구성되며, 각 인터럽트 신호의 인터럽트 우선순위 레벨에 근거하여 상기 인터럽트 신호들을 중재한다. 상기 버스 제어기는 가장 높은 우선순위 레벨에 대응하는 인터럽트를 허여할 수 있다. 다중 인터럽트들이 한 그룹의 인터럽트들에서 동일한 가장 높은 우선순위 레벨에 대응한다면, 상기 버스 제어기는 어떤 적절한 중재 방식을 이용하여 인터럽트를 허여할 수 있다.
본원에 설명된 시스템 및 방법은 다른 시스템들 및 방법들보다 높은 성능 장점들을 제공한다. 다중-레벨 인터럽트 방식의 사용은 버스 제어기가 각 인터럽트 요구의 우선순위를 결정함으로써 한 그룹의 충돌하는 인터럽트 요구들 중 임의의 인터럽트 요구를 적절하게 허여하도록 해준다. 한 그룹의 인터럽트 요구들 각각의 우선순위를 결정함으로써, 버스 제어기는 버스 디바이스가 그의 인터럽트의 서비스 제공을 적시에 수신하게 할 수 있다. 본원에 설명된 시스템 및 방법은 또한 기존의 버스 하드웨어를 이용하여 구현될 수도 있다. 버스 디바이스는 기존의 인터럽트 라인에서 버스 제어기에 서로 다른 신호들을 전송함으로써 서로 다른 인터럽트 우선순위 레벨들을 나타낼 수 있다. 따라서, 본원에 설명된 시스템 및 방법은 기존의 버스 시스템들에 통합될 수 있다.
Claims (17)
- 제 1 디바이스와;상기 제 1 디바이스에 연결된 버스와; 그리고상기 버스에 연결된 버스 제어기를 포함하며,여기서, 상기 버스는 상기 제 1 디바이스에 대응하는 제 1 인터럽트 라인을 포함하고, 상기 제 1 디바이스는 상기 제 1 인터럽트 라인을 이용하여 제 1 인터럽트 우선순위 레벨에 대응하는 제 1 인터럽트 신호를 상기 버스 제어기에 전송하고, 그리고 상기 제 1 디바이스는 상기 제 1 인터럽트 라인을 이용하여 제 2 인터럽트 우선순위 레벨에 대응하는 제 2 인터럽트 신호를 상기 버스 제어기에 전송하고, 상기 제 1 인터럽트 신호는 제 1 듀티 사이클을 갖고, 상기 제 2 인터럽트 신호는 제 2 듀티 사이클을 갖고, 그리고 상기 제 1 듀티 사이클은 상기 제 2 듀티 사이클과 서로 다른 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 시스템.
- 제 1 항에 있어서, 상기 제 1 인터럽트 신호는 제 1 주파수에 대응하며, 상기 제 2 인터럽트 신호는 제 2 주파수에 대응하며, 상기 제 1 주파수는 상기 제 2 주파수와 서로 다른 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 시스템.
- 제 1 항에 있어서,상기 버스에 연결된 제 2 디바이스를 더 포함하며,여기서, 상기 버스는 상기 제 2 디바이스에 대응하는 제 2 인터럽트 라인을 포함하고, 상기 제 2 디바이스는 상기 제 2 인터럽트 라인을 이용하여 상기 제 1 인터럽트 우선순위 레벨에 대응하는 제 3 인터럽트 신호를 상기 버스 제어기에 전송하고, 그리고 상기 제 2 디바이스는 상기 제 2 인터럽트 라인을 이용하여 상기 제 2 인터럽트 우선순위 레벨에 대응하는 제 4 인터럽트 신호를 상기 버스 제어기에 전송하는 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 시스템.
- 제 3 항에 있어서, 상기 제 1 디바이스는 제 1 시간 주기 동안 상기 제 1 인터럽트 신호를 전송하고, 상기 제 2 디바이스는 상기 제 1 시간 주기 동안 상기 제 4 인터럽트 신호를 전송하고, 그리고 상기 버스 제어기는 상기 제 1 시간 주기 동안 상기 제 1 인터럽트 신호 및 상기 제 4 인터럽트 신호의 수신에 응답하여 상기 제 1 디바이스에 제 1 인터럽트를 허여하는 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 시스템.
- 제 4 항에 있어서, 상기 제 1 디바이스는 제 2 시간 주기 동안 상기 제 2 인터럽트 신호를 전송하고, 상기 제 2 디바이스는 상기 제 2 시간 주기 동안 상기 제 3 인터럽트 신호를 전송하고, 그리고 상기 버스 제어기는 상기 제 2 시간 주기 동안 상기 제 2 인터럽트 신호 및 상기 제 3 인터럽트 신호의 수신에 응답하여 상기 제 2 디바이스에 제 2 인터럽트를 허여하는 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 시스템.
- 제 3 항에 있어서, 상기 제 1 인터럽트 우선순위 레벨은 상기 제 2 인터럽트 우선순위 레벨보다 더 높은 인터럽트 우선순위에 대응하는 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 시스템.
- 제 1 디바이스로부터의 제 1 인터럽트 우선순위 레벨에 대응하는 제 1 인터럽트 신호를 전송하는 단계와;제 2 디바이스로부터의 제 2 인터럽트 우선순위 레벨에 대응하는 제 2 인터럽트 신호를 전송하는 단계와;상기 제 1 인터럽트 신호 및 상기 제 2 인터럽트 신호를 수신하는 단계와; 그리고상기 제 1 인터럽트 신호 및 상기 제 2 인터럽트 신호의 수신에 응답하여 상기 제 1 디바이스에 제 1 인터럽트를 허여하는 단계를 포함하며, 여기서, 상기 제 1 인터럽트 우선순위 레벨은 상기 제 2 인터럽트 우선순위 레벨보다 더 높고,여기서, 상기 제 1 인터럽트 신호는 제 1 듀티 사이클을 갖고, 상기 제 2 인터럽트 신호는 제 2 듀티 사이클을 갖고, 그리고 상기 제 1 듀티 사이클은 상기 제 2 듀티 사이클과 서로 다른 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 방법.
- 제 7 항에 있어서, 상기 제 1 인터럽트 신호는 제 1 주파수에 대응하며, 상기 제 2 인터럽트 신호는 제 2 주파수에 대응하며, 상기 제 1 주파수는 상기 제 2 주파수와 서로 다른 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 방법.
- 제 7 항에 있어서, 상기 제 1 인터럽트 신호 및 상기 제 2 인터럽트 신호의 수신에 응답하여 상기 제 2 디바이스에 상기 제 1 인터럽트를 허여하는 단계를 더 포함하며, 상기 제 2 인터럽트 우선순위 레벨은 상기 제 1 인터럽트 우선순위 레벨보다 높은 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 방법.
- 제 9 항에 있어서, 상기 제 1 인터럽트 신호 및 상기 제 2 인터럽트 신호에 응답하여 중재 방식에 따라 상기 제 1 디바이스 또는 상기 제 2 디바이스에 상기 제 1 인터럽트를 허여하는 단계를 더 포함하며, 상기 제 1 인터럽트 우선순위 레벨은 상기 제 2 인터럽트 우선순위 레벨과 일치하는 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 방법.
- 제 7 항에 있어서,상기 제 1 디바이스로부터의 상기 제 2 인터럽트 우선순위 레벨에 대응하는 제 3 인터럽트 신호를 전송하는 단계와;상기 제 2 디바이스로부터의 상기 제 1 인터럽트 우선순위 레벨에 대응하는 제 4 인터럽트 신호를 전송하는 단계와;상기 제 3 인터럽트 신호 및 상기 제 4 인터럽트 신호를 수신하는 단계와; 그리고상기 제 3 인터럽트 신호 및 상기 제 4 인터럽트 신호의 수신에 응답하여 상기 제 2 디바이스에 제 2 인터럽트를 허여하는 단계를 더 포함하며, 상기 제 1 인터럽트 우선순위 레벨은 상기 제 2 인터럽트 우선순위 레벨보다 높은 것을 특징으로 하는 컴퓨터 시스템에서 다중-레벨 인터럽트를 구현하는 방법.
- 프로세서와;상기 프로세서에 연결된 칩셋과;상기 칩셋에 연결된 제 1 버스 디바이스와; 그리고상기 칩셋에 연결된 제 2 버스 디바이스를 포함하며;여기서, 상기 제 1 버스 디바이스는 제 1 인터럽트 우선순위 레벨에 대응하는 제 1 인터럽트 신호를 상기 칩셋에 전송하고, 상기 제 2 버스 디바이스는 제 2 인터럽트 우선순위 레벨에 대응하는 제 2 인터럽트 신호를 상기 칩셋에 전송하고, 그리고 상기 칩셋은 상기 제 2 인터럽트 우선순위 레벨보다 높은 상기 제 1 인터럽트 우선순위 레벨에 응답하여 상기 제 1 버스 디바이스에 인터럽트를 허여하고, 상기 제 1 인터럽트 신호는 제 1 듀티 사이클을 갖고, 상기 제 2 인터럽트 신호는 제 2 듀티 사이클을 갖고, 상기 제 1 듀티 사이클은 상기 제 2 듀티 사이클과 서로 다른 것을 특징으로 하는 컴퓨터 시스템.
- 제 12 항에 있어서, 상기 칩셋은 상기 제 1 인터럽트 우선순위 레벨보다 높은 상기 제 2 인터럽트 우선순위 레벨에 응답하여 상기 제 2 버스 디바이스에 상기 인터럽트를 허여하는 것을 특징으로 하는 컴퓨터 시스템.
- 제 13 항에 있어서, 상기 칩셋은 상기 제 2 인터럽트 우선순위 레벨과 일치하는 상기 제 1 인터럽트 우선순위 레벨에 응답하여 인터럽트 중재 방식에 따라 상기 인터럽트를 허여하는 것을 특징으로 하는 컴퓨터 시스템.
- 제 12 항에 있어서, 상기 제 1 인터럽트 신호는 제 1 주파수에 대응하며, 상기 제 2 인터럽트 신호는 제 2 주파수에 대응하며, 상기 제 1 주파수는 상기 제 2 주파수와 서로 다른 것을 특징으로 하는 컴퓨터 시스템.
- 제 12 항에 있어서, 상기 칩셋은 노스 브리지 및 사우스 브리지를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
- 제 12 항에 있어서, 상기 제 1 버스 디바이스는 소프트웨어 모뎀을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/715,606 | 2000-11-17 | ||
US09/715,606 US6681281B1 (en) | 2000-11-17 | 2000-11-17 | System and method for implementing a multi-level interrupt scheme in a computer system |
PCT/US2001/024690 WO2002041153A2 (en) | 2000-11-17 | 2001-08-07 | System and method for implementing a multi-level interrupt scheme in a computer system |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030051834A KR20030051834A (ko) | 2003-06-25 |
KR100847366B1 true KR100847366B1 (ko) | 2008-07-21 |
Family
ID=24874745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020037006641A KR100847366B1 (ko) | 2000-11-17 | 2001-08-07 | 컴퓨터 시스템에서 다중-레벨 인터럽트 방식을 구현하기위한 시스템 및 방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6681281B1 (ko) |
EP (1) | EP1336139A2 (ko) |
JP (1) | JP4837235B2 (ko) |
KR (1) | KR100847366B1 (ko) |
CN (1) | CN1214332C (ko) |
AU (1) | AU2001284738A1 (ko) |
TW (1) | TWI289758B (ko) |
WO (1) | WO2002041153A2 (ko) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6766824B2 (en) | 2001-12-20 | 2004-07-27 | Koninklijke Philips Electronics N.V. | Fluid control valve and a feedback control system therefor |
US8595394B1 (en) | 2003-06-26 | 2013-11-26 | Nvidia Corporation | Method and system for dynamic buffering of disk I/O command chains |
KR100555501B1 (ko) * | 2003-06-26 | 2006-03-03 | 삼성전자주식회사 | 동적으로 버스 점유 우선 순위를 정하는 버스 중재기 및그 버스 중재 방법 |
US8683132B1 (en) | 2003-09-29 | 2014-03-25 | Nvidia Corporation | Memory controller for sequentially prefetching data for a processor of a computer system |
US8356142B1 (en) | 2003-11-12 | 2013-01-15 | Nvidia Corporation | Memory controller for non-sequentially prefetching data for a processor of a computer system |
US8700808B2 (en) * | 2003-12-01 | 2014-04-15 | Nvidia Corporation | Hardware support system for accelerated disk I/O |
US7080179B1 (en) * | 2004-03-26 | 2006-07-18 | Foundry Networks, Inc. | Multi-level interrupts |
CN1969268B (zh) * | 2004-06-15 | 2010-05-26 | Nxp股份有限公司 | 主机控制器、总线通信设备和操作主机控制器的方法 |
US8356143B1 (en) | 2004-10-22 | 2013-01-15 | NVIDIA Corporatin | Prefetch mechanism for bus master memory access |
CN101128808A (zh) * | 2005-02-28 | 2008-02-20 | 皇家飞利浦电子股份有限公司 | 具有中断控制器的数据处理系统和中断控制方法 |
US7627705B2 (en) * | 2005-12-30 | 2009-12-01 | Stmicroelectronics Pvt. Ltd. | Method and apparatus for handling interrupts in embedded systems |
US7788434B2 (en) * | 2006-12-15 | 2010-08-31 | Microchip Technology Incorporated | Interrupt controller handling interrupts with and without coalescing |
CN101526929B (zh) * | 2008-03-07 | 2012-08-29 | 深圳迈瑞生物医疗电子股份有限公司 | 一种集成设备驱动的系统及其应用方法 |
US8356128B2 (en) * | 2008-09-16 | 2013-01-15 | Nvidia Corporation | Method and system of reducing latencies associated with resource allocation by using multiple arbiters |
US8370552B2 (en) * | 2008-10-14 | 2013-02-05 | Nvidia Corporation | Priority based bus arbiters avoiding deadlock and starvation on buses that support retrying of transactions |
US8698823B2 (en) | 2009-04-08 | 2014-04-15 | Nvidia Corporation | System and method for deadlock-free pipelining |
US8943252B2 (en) * | 2012-08-16 | 2015-01-27 | Microsoft Corporation | Latency sensitive software interrupt and thread scheduling |
US10078603B2 (en) | 2012-11-30 | 2018-09-18 | Red Hat Israel, Ltd. | MSI events using dynamic memory monitoring |
US9830286B2 (en) * | 2013-02-14 | 2017-11-28 | Red Hat Israel, Ltd. | Event signaling in virtualized systems |
CN103106113A (zh) * | 2013-02-25 | 2013-05-15 | 广东威创视讯科技股份有限公司 | 一种中断事件处理方法和处理设备 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4788639A (en) | 1985-05-22 | 1988-11-29 | Kabushiki Kaisha Toshiba | Frequency-coded multi-level interrupt control system for a multiprocessor system |
US5758105A (en) | 1995-12-04 | 1998-05-26 | International Business Machines Corporation | Method and apparatus for bus arbitration between isochronous and non-isochronous devices |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59216254A (ja) * | 1983-05-25 | 1984-12-06 | Hitachi Ltd | 割込みレベル制御方式 |
US5125093A (en) * | 1990-08-14 | 1992-06-23 | Nexgen Microsystems | Interrupt control for multiprocessor computer system |
US5555420A (en) * | 1990-12-21 | 1996-09-10 | Intel Corporation | Multiprocessor programmable interrupt controller system with separate interrupt bus and bus retry management |
JPH04342052A (ja) * | 1991-05-17 | 1992-11-27 | Yaskawa Electric Corp | アービトレーション回路 |
US5392033A (en) * | 1993-01-05 | 1995-02-21 | International Business Machines Corporation | Priority generator for providing controllable guaranteed fairness in accessing a shared bus |
US5905898A (en) | 1994-05-31 | 1999-05-18 | Advanced Micro Devices, Inc. | Apparatus and method for storing interrupt source information in an interrupt controller based upon interrupt priority |
US5555430A (en) | 1994-05-31 | 1996-09-10 | Advanced Micro Devices | Interrupt control architecture for symmetrical multiprocessing system |
JP3208332B2 (ja) * | 1995-12-20 | 2001-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 割込み装置 |
JPH09244991A (ja) | 1996-03-11 | 1997-09-19 | Commuter Herikoputa Senshin Gijutsu Kenkyusho:Kk | 分散型バスアービタ装置およびバス調停方法 |
US5918057A (en) | 1997-03-20 | 1999-06-29 | Industrial Technology Research Institute | Method and apparatus for dispatching multiple interrupt requests simultaneously |
JPH11232210A (ja) | 1998-02-16 | 1999-08-27 | Fuji Xerox Co Ltd | 情報処理装置 |
JP3556465B2 (ja) | 1998-04-21 | 2004-08-18 | 株式会社ルネサステクノロジ | 割り込みコントローラ |
US6041105A (en) * | 1998-09-01 | 2000-03-21 | Umax Data Systems Inc. | Adapter circuitry for computers to support computer telephony |
TW445422B (en) * | 1999-10-06 | 2001-07-11 | Via Tech Inc | Software simulation testing system allowing the north bridge and south bridge to perform circuit tests respectively |
-
2000
- 2000-11-17 US US09/715,606 patent/US6681281B1/en not_active Expired - Lifetime
-
2001
- 2001-08-07 EP EP01963818A patent/EP1336139A2/en not_active Ceased
- 2001-08-07 JP JP2002543296A patent/JP4837235B2/ja not_active Expired - Lifetime
- 2001-08-07 WO PCT/US2001/024690 patent/WO2002041153A2/en active Application Filing
- 2001-08-07 CN CNB018190618A patent/CN1214332C/zh not_active Expired - Lifetime
- 2001-08-07 KR KR1020037006641A patent/KR100847366B1/ko active IP Right Grant
- 2001-08-07 AU AU2001284738A patent/AU2001284738A1/en not_active Abandoned
- 2001-10-31 TW TW090126985A patent/TWI289758B/zh not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4788639A (en) | 1985-05-22 | 1988-11-29 | Kabushiki Kaisha Toshiba | Frequency-coded multi-level interrupt control system for a multiprocessor system |
US5758105A (en) | 1995-12-04 | 1998-05-26 | International Business Machines Corporation | Method and apparatus for bus arbitration between isochronous and non-isochronous devices |
Also Published As
Publication number | Publication date |
---|---|
JP2004521410A (ja) | 2004-07-15 |
WO2002041153A2 (en) | 2002-05-23 |
CN1474971A (zh) | 2004-02-11 |
TWI289758B (en) | 2007-11-11 |
CN1214332C (zh) | 2005-08-10 |
JP4837235B2 (ja) | 2011-12-14 |
WO2002041153A3 (en) | 2002-08-08 |
EP1336139A2 (en) | 2003-08-20 |
KR20030051834A (ko) | 2003-06-25 |
AU2001284738A1 (en) | 2002-05-27 |
US6681281B1 (en) | 2004-01-20 |
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 6 |
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Payment date: 20140701 Year of fee payment: 7 |
|
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Payment date: 20150618 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20160616 Year of fee payment: 9 |
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FPAY | Annual fee payment |
Payment date: 20170616 Year of fee payment: 10 |
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FPAY | Annual fee payment |
Payment date: 20190617 Year of fee payment: 12 |