CN101128808A - 具有中断控制器的数据处理系统和中断控制方法 - Google Patents
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Abstract
本发明涉及包括第一中断控制器的数据处理系统,该第一中断控制器具有中断源接口、中断控制器接口、确定优先级的模块以及中断控制器输出。数据处理系统进一步包括具有中断控制器接口的处理单元。该发明也涉及用于处理中断请求的方法。从而,由第一复数个中断源产生的中断请求、第二所选中断请求、第二优先级信号和由第二中断控制器产生的第二中断源变址信号由第一中断控制器接收。在所述复数个中断请求和所述第二所选中断请求中,第一单个中断请求被选择并伴随第一优先级信号和第一变址信号一起被传送给处理单元,该处理单元基于所述第一变址信号启动适当的中断服务例程。
Description
技术领域
本发明涉及一种包括中断控制器(IC)的数据处理系统,该中断控制器用于同时处理发送至数据处理系统的处理器或处理单元(PU、CPU、内核)的多个中断请求(IRQ)。本发明也涉及一种用于根据确定的策略处理这些中断请求的方法,用以确保按优先顺序执行适当的中断服务例程(ISR)。
背景技术
当设备,例如与处理单元一起位于相同芯片上的数据处理系统内的硬件设备或不在芯片上的硬件设备等,需要数据处理系统内的处理单元执行服务例程时,它们通常会向处理单元发送中断请求。当该中断请求被处理单元接收而同时该处理单元正在执行另一个进程时,该处理单元通常会暂时中断这执行中的另一进程,取而代之执行由中断请求指定的中断服务例程。
出于效率目的,许多内置硬件机制以基于中断的策略工作,象简单中断屏蔽、基于优先级的屏蔽以及自动定向中断处理。然而,在中断请求的数量上有限制,而中断请求的数量可能由处理单元提供。例如,MIPS只能服务六个中断请求,TM2能服务32个中断请求,而TM3260能服务64个中断请求。
然而,在多处理器系统或高度集成的芯片上系统(SoC)中,例如非常多的功能硬件设备(HW IP),集成了几个主处理器内核并进一步连接了外围硬件IP。象MPEG-2解码器、网络处理器、密码处理器等这些功能HW IP主要用于在SoC中实现具体的功能,外围硬件IP需要与特定的处理器内核通讯。此外,也要建立处理器间的通讯。大部分SoC,像飞利浦半导体的PNX8525、德州仪器的OMAP等,具有几十个硬件IP块,总共需要比处理单元所支持的更多的中断请求线。为了支持大量的中断设备,在这些多处理器系统或SoC内采用中断控制器(IC)或通用中断控制器(GIC)。
中断控制器通常多路接收所有进入的中断请求并将具有最高优先级的中断请求发送给处理单元。然后,处理单元读取由中断控制器传递的中断请求源。具体而言,在通常的SoC体系结构中,处理单元读取最高优先级中断的变址(index),该最高优先级中断通过执行外部MMIO(存储器映射输入/输出操作,即中断处理器的内部寄存器,象优先级寄存器,通过由处理单元执行的载入/存储指令访问)的中断控制器提交。然而,该步骤花费约15-30周期或更多的时间,因而增加了中断延时,即启动中断请求与由处理单元开始执行对应的中断服务例程间的时间。
为了减小SoC中的中断延时,称为定向中断的硬件识别方法由定向中断控制器(VIC)操控。定向中断控制器在中断请求外,还提供包含请求的中断服务例程地址的中断向量。具体而言,每个中断设备向中断控制器提供识别号码。识别号码可由中断控制器结合查询表(中断向量表)使用,以确定中断服务例程的地址。中断向量被传递给处理单元。换句话说,当接收到中断请求时,中断控制器可以将相关的中断服务例程的确切位置传送给处理器,使处理器能开始执行所述服务例程。
然而,随着硬件IP的数量增加,中断请求的数量也会增加,其无法由单个定向中断控制器处理。为了处理非常大量的中断请求,已经研发出由几个级联中断控制器组成的雏菊链(daisy chain)。
在美国专利2004/0199694A1中公开了定向中断控制器级联的实例。根据该文献,中断控制器包括一个中断源接口,其可被操作用于接收由复数个中断源产生的中断请求;一个雏菊链接口,其可被操作用于接收由前面的中断控制器输出的基于由另外的复数个中断源产生的雏菊链中断请求。所述雏菊链接口包括优先级输入,用于接收指示与雏菊链中断请求关联的优先级的雏菊链优先级信号。所述中断控制器进一步包括:优先逻辑,可被操作用于确定从雏菊链中断请求和直接通过中断源接口接收的任意中断请求中接收的最高优先级中断请求。输出接口包括优先级输出,其可被操作用于提供指示与最高优先级中断请求关联的优先级的输出优先级信号,从而使该优先级信息能被传送给在雏菊链中更高的任何其它中断控制器。
由美国专利2004/0199694提出的中断控制器是定向中断控制器,其进一步包括中断向量表,用以为每个中断请求存储一个用于识别中断例程的相关向量地址。因此,所述雏菊链接口包括一个向量地址输入端,其可被操作用于接收指示与雏菊链中断请求关联的雏菊链向量地址的雏菊链向量地址信号。以及所述输出接口包括一个向量地址输出,该向量地址输出可被操作用于提供指示与最高优先级中断请求关联的输出向量地址的输出向量地址信号。该伴随中断请求的输出向量地址信号被发送给处理单元,用以启动与具体请求中断源关联的中断服务例程。
然而,对大部分中断源,中断处理是两步操作。首先,在中断操作中,默认的中断处理程序或例程被唤起。然后,默认的中断处理程序跳转到实际中断源的服务例程。这意味着,通过将通常为长字(可以达到32位)的中断向量从一个控制器传给另一个并最终传给处理单元,这会产生不必要的开销,因为所需全部是默认中断处理程序的地址。
发明内容
因此,本发明要解决的问题是提供一种数据处理系统和方法,用于在没有产生太多开销的情况下使处理中断请求时具有更多的适应性。
该目的可由如权利要求1所述的数据处理系统和由权利要求7所述的用于处理中断请求的方法实现。
从而,本发明的第一方面提供了一种包括第一中断控制器的数据处理系统。第一中断控制器包括中断源接口,该中断源接口可被操作用于接收由第一复数个中断源产生的中断请求。它进一步包括中断控制器接口,其可与第二中断控制器相连,用以接收第二单个中断请求、第二优先级信号以及第二中断源变址(index)信号,该第二单个中断请求由第二中断控制器至少在由第二复数个中断源产生的中断请求中选出,该第二优先级信号与所述第二所选中断请求关联,该第二中断源变址信号与所述第二所选中断请求的源关联。第一中断控制器进一步包括确定优先级的模块,该确定优先级的模块被设置用于在由所述第一复数个中断源产生的所述中断请求和所述第二所选中断请求中选出具有最高优先级的第一单个中断请求。第一中断控制器进一步包括第一中断控制器输出,该第一中断控制器输出可被操作用于提供所述第一所选中断请求、与所述第一所选中断请求关联的第一优先级信号以及与所述第一所选中断请求的源关联的第一变址信号。数据处理系统进一步包括处理单元,其提供一个中断控制器接口,该中断控制器接口可与所述第一中断控制器输出相连,以接收第一所选中断请求、第一优先级信号和第一变址信号,基于所述第一变址信号,所述处理单元可被操作用于启动适当的中断服务例程。
通过在雏菊链中的连续中断控制器间以及在第一中断控制器和处理单元间传送中断优先级和中断源的变址,可以用较小的开销实现可伸缩(scalable)的级联中断体系结构。也就是,只需传递必要的信息,从而,可以采用用于产生中断向量的不同模块,诸如基于软件的中断向量产生模块,从而获得高度的适应性。例如,当希望采用软件实现中断向量处理时,中断源的ID可以提供足够的信息,以推断要被唤起的中断服务例程。
根据本发明的第二方面,它是第一方面的进一步发展,数据处理系统进一步包括向量地址选择器,其与向量地址表相连,从而所述处理单元具有可与所述向量地址选择器相连的接口,用以基于所述第一变址信号向所述向量地址选择器请求中断向量地址。
根据本发明的第三方面,它是第一方面的进一步发展,所述第一中断控制器的中断控制器接口可被操作用于接收由第二中断控制器提供的第二中断控制器识别码,所述第一中断控制器输出可被操作用于提供与所述第一所选中断请求的源关联的那个中断控制器的第一中断控制器识别码,所述处理单元的中断控制器接口可被操作用于接收第一中断控制器识别码,并且基于所述第一中断控制器识别码,所述处理单元进一步可被操作用于启动所述适当的中断服务例程。
从而,所选最高优先级中断请求的源和适当的中断服务例程能通过源自身的变址和与该源关联的中断控制器的识别码结合使用而识别。如此可以使识别处理具有更高的适应性,在某些情形下也可以减小开销。
根据本发明的第四方面,它是第三方面的进一步发展,数据处理系统进一步包括向量地址选择器,其与向量地址表相连,从而所述处理单元具有可与所述向量地址选择器相连的接口,用以基于所述第一变址信号和所述第一中断控制器识别码向所述向量地址选择器请求中断向量地址。
根据本发明的第五方面,它是第二或第四方面的进一步发展,所述向量地址选择器被集成在处理单元中。
根据本发明的第六方面,它是第一到第五方面中任意一方面的进一步发展,基于所述第一变址信号或基于所述第一变址信号和所述第一中断控制器识别码,所述处理单元可被操作用于确定与所述第一所选中断请求关联的优先级信号。
以该方式,中断处理的适应性得以增强,因为可以为每个输入中断源提供由处理单元编程的相关优先级。
根据本发明的第七方面,所述目的由用于处理中断请求的方法实现,该方法包括:在中断源接口接收由第一复数个中断源产生的中断请求。此外,该方法包括:在中断控制器接口接收第二单个中断请求、第二优先级信号、第二中断源变址信号,其中该第二单个中断请求至少在由第二复数个中断源产生的中断请求中选择,该第二优先级信号与所述第二所选中断请求关联,以及该第二中断源变址信号与所述第二选择得中断请求的源关联。该方法进一步包括:在由所述第一复数个中断源产生的所述中断请求和所述第二所选中断请求中间选择一个具有最高优先级的第一单个中断请求。此外,该方法包括:通过第一中断控制器输出将所述第一所选中断请求信号、与所述第一所选中断请求关联的第一优先级信号和与所述第一所选中断请求的源关联的第一变址信号发送给处理单元。该方法包括基于所述第一变址信号启动适当的中断处理例程。
附图说明
通过以下对优选实施例的说明,并结合附图,本发明的以上和其它的目的、特征和优点将是显而易见的,其中:
图1示出根据本发明第一实施例的包括级联中断控制器配置的数据处理系统的方框图;
图2示出根据本发明第二实施例的数据处理系统的方框图;以及
图3示出根据本发明第三实施例的数据处理系统的方框图。
具体实施方式
根据图1所示的实施例,数据处理系统100包括以级联方式配置的复数个中断处理器110(IC0)、120(IC1)。其它的中断控制器未被示出,但可在中断处理器120(IC1)前按升序配置。每个中断控制器具有中断控制器接口或雏菊链接口112、122。每个中断控制器的中断控制器接口可与前级中断控制器的输出相连。例如,第一中断控制器110的中断控制器接口112被配置为接收由第二中断控制器120产生的第二单个所选中断请求GIRQ1。
为此目的,第二中断控制器120在由第二复数个中断源(未示出)产生的中断请求IRQ0到IRQn中选择单个中断请求GIRQ1,该第二复数个中断源由第二中断控制器120通过中断源接口124接收。如果存在通过中断控制器接口122与第二中断控制器120相连的前级中断控制器,那么第二单个中断请求的选择可以进一步基于通过所述第二中断控制器接口122输入的各自第三单个所选中断请求。
所述第一中断控制器接口112进一步被配置为用于接收与所述第二所选中断请求GIRQ1关联的第二优先级信号PR1。此外,与所述第二所选中断请求GIRQ1的源关联的第二中断源变址信号IDX1通过所述第一中断控制器接口112被传送。
第一中断控制器110进一步包括第一中断源接口114,该第一中断源接口114可被操作用于接收由第一复数个中断源(未示出)产生的中断请求IRQ0到IRQn。在这些由第一复数个中断源产生的中断请求IRQ0到IRQn和从第二中断控制器120接收的所选中断请求GIRQ1中,基于直接接收的中断请求IRQ0到IRQn的优先级和前面所选中断请求GIRQ1的优先级PR1,该第一中断控制器110通过确定优先级的单元(未清晰示出)选出第一单个中断请求GIRQ0。
第一所选中断请求GIRQ0通过第一中断控制器输出被传送给处理单元130,用以被进一步执行。伴随第一所选中断请求GIRQ0,与所选中断请求关联的优先级信号PR0和与第一所选中断请求的源关联的第一变址信号IDX0被传送给处理单元130。因此,处理单元130也具有中断控制器接口132,该中断控制器接口132可与所述第一中断控制器110相连并被配置为用于接收所述信号。处理单元130进一步具有中断源接口134,用于接收来自另一复数个中断源IRQ0到IRQn的直接中断请求。在可替换的实施例中,可以省略后一接口。
数据处理系统100进一步包括:向量地址选择器140(VAS),其可与处理单元130相连,用于根据请求向处理单元130发送专用的向量地址(VA)。对于请求,处理单元130处理从第一中断处理器110接收的第一变址信号IDX0。从而,基于所述第一变址信号IDX0,处理单元可被操作用于启动适当的中断服务例程。
通过为中断控制器和处理单元配置唯一的中断控制器接口,数据处理系统的实现是非常简单的且易于升级。然而,要注意中断源信号变址IDX0、IDX1......可以清楚地与发送最高优先级中断的中断源关联,用以提供适当的中断服务例程。这要求,或者每个源变址只被分配一次,或者例如由分配的中断控制器的端口确定的源变址必须与各自的中断控制器的识别相结合。
图2中,示出了根据本发明的数据处理系统的修改实施例。与图1的实施例相比,中断控制器210(IC0)和220(IC1)被进一步调整分别用于提供并接收中断控制器识别码IC-ID0、IC-ID1。中断控制器识别码用于识别与中断源关联的中断控制器,该中断源产生具有最高优先级并因此被所选中断请求。因而,例如IC-ID0不需要指出第一中断控制器IC0210而是与最高优先级中断请求关联的中断控制器。从而,每个中断控制器210、220被配置为用于在它的输出提供与对应的所选中断请求的源关联的中断控制器的识别。具体而言,所述第一中断控制器接口212可被操作用于接收由第二中断控制器220(IC1)提供的第二中断控制器识别码IC-ID1。第一中断控制器输出可被操作用于提供对中断控制器变址的第一中断控制器识别码IC-ID0,该中断控制器与以上述方式产生的第一所选中断请求GIRQ0的源关联。
从而,处理单元230的中断控制器接口232可被操作用于接收第一中断控制器识别码IC-ID0。基于第一变址信号IDX0并结合第一中断控制器识别码IC-ID0,处理单元被操作用于启动适当的中断服务例程。
作为与第一实施例的第二个不同之处,根据图2的数据处理系统包括具有集成向量地址选择器240(VAS)的处理单元。在此情形中,将第一变址信号IDX0和第一中断控制器识别码IC-ID0与适当的中断服务例程映射的功能完全由处理单元230实现。向量地址选择可在由硬件和/或软件有效地执行,用以使映射更加灵活。
图3中,取代中断控制器和处理单元间的单纯串联配置,示出了接连的元件的部分并行配置。每个分别通过中断源接口344、354与复数个中断源相连的中断控制器340和350被并行配置并通过中断控制器接口362与下一级元件360相连。下一级元件360也包括中断源接口364,用以连接另一复数个中断源。下一级元件360可以是另一个中断处理器或处理单元。换句话说,在根据本发明的数据处理系统中,该中断控制器的并行配置原则上能在级联的任意级引入,假定下一级元件(中断控制器或处理单元)包括足够的连接,即至少两个中断处理器接口。此外,可以连续引入这些并行配置中的几个,使得可以形成中断控制器的金字塔,而处理单元位于塔顶。与简单级联配置相比,这些种类的并行配置会有效地减小中断延时。
在公知的方式中,雏菊链中的任何一个中断处理器可以包括掩蔽模块,该掩蔽模块被配置为用于抑制中断控制器输出提供任何优先级低于处理器目前接收的最高优先级中断的中断请求以及相关的优先级和变址信号。
要注意的是,上述实施例是用于示意而非限制本分明,在没有背离所附的权利要求的范围下,本领域技术人员可以设计更多的备选实施例。权利要求中的任何参照符号不应被视为限制它们的范围。该词“包括”不排除除了在权利要求中列出的这些之外存在其他的部件或行为。元件之前的词“一个”不排除存在多个这样的元件。在权利要求中列举的几个模块,这些模块中的几个可以由相同的硬件实现。任何公开装置或它的部分可合并在一起或者分成其他的部分,除非特别地相反表示。
Claims (10)
1.数据处理系统,包括:
第一中断控制器,该第一中断控制器包括:
-中断源接口,可被操作用于接收由第一复数个中断源产生的中断请求(IRQx1);
-中断控制接口,可与第二中断控制器的输出相连接,用以接收第二单个中断请求、第二优先级信号和第二中断源变址信号,其中所述第二单个中断请求由所述第二中断控制器至少在由第二复数个中断源产生的中断请求中选出,所述第二优先级信号与所述第二所选中断请求关联,以及所述第二中断源变址信号与所述第二所选中断请求的源关联;
-确定优先级的模块,被配置为在由所述第一复数个中断源产生的所述中断请求和所述第二所选中断请求中选择具有最高优先级的第一单个中断请求;以及
-第一中断控制器输出,可被操作用于提供所述第一所选中断请求、与所述第一所选中断请求关联的第一优先级信号和与所述第一所选中断请求的源关联的第一变址信号;以及
处理单元(PU),提供可与所述第一中断控制器输出相连接的中断控制器接口,用以接收所述第一所选中断请求、所述第一优先级信号以及所述第一变址信号,基于所述第一变址信号,所述处理单元可被操作用于启动适当的中断服务例程。
2.如权利要求1所述的数据处理系统,包括:
与一个向量地址表相连的向量地址选择器,从而所述处理单元提供可与所述向量地址选择器相连的接口,用于基于所述第一变址信号从所述向量地址选择器请求一个中断向量地址。
3.如权利要求1所述的数据处理系统,其中:
所述第一中断控制器的中断控制器接口可被操作用于接收由所述第二中断控制器提供的第二中断控制器识别码,所述第一中断控制器输出可被操作用于提供与所述第一所选中断请求的源关联的那个中断控制器的第一中断控制器识别码,所述处理单元的中断控制器接口可被操作用于接收所述第一中断控制器识别码,以及,基于所述第一中断控制器识别码,所述处理单元可被操作用于启动所述适当的中断服务例程。
4.如权利要求3所述的数据处理系统,包括:
与一个向量地址表相连的向量地址选择器,从而所述处理单元提供可与所述向量地址选择器相连的接口,用以基于所述第一变址信号和所述第一中断控制器识别码从所述向量地址选择器请求一个中断向量地址。
5.如权利要求2或4所述的数据处理系统,其中
所述向量地址选择器被集成在所述处理单元中。
6.如权利要求1或3所述的数据处理系统,基于所述第一变址信号或基于所述第一变址信号和所述第一中断控制器识别码,所述处理单元可被操作用于确定与所述第一所选中断请求关联的优先级信号。
7.用于处理中断请求的方法,包括步骤:
-在中断源接口接收由第一复数个中断源产生的中断请求(IRQx1);
-在中断控制器接口接收第二单个中断请求、第二优先级信号和第二中断源变址信号,其中所述第二单个中断请求至少在由第二复数个中断源产生的中断请求中选出,所述第二优先级信号与所述第二所选中断请求关联,以及所述第二中断源变址信号与所述第二所选中断请求的源关联;
-在由所述第一复数个中断源产生的所述中断请求和所述第二所选中断请求中选择具有最高优先级的第一单个中断请求;
-通过第一中断控制器输出将所述第一所选中断请求、与所述第一所选中断请求关联的第一优先级信号和与所述第一所选中断请求的源关联的第一变址信号发送给处理单元;以及
基于所述第一变址信号启动适当的中断处理例程。
8.如权利要求7所述的方法,包括步骤:
基于来自向量地址选择器的所述第一变址信号请求一个中断向量地址,以启动所述适当的中断服务例程。
9.如权利要求7所述的方法,包括步骤:
-在所述中断控制器接口接收第二中断控制器识别码;
-通过所述第一中断控制器输出向所述处理单元发送与所述第一所选中断请求的源关联的那个中断控制器的第一中断控制器识别码;
-进一步基于所述第一中断控制器识别码,启动所述适当的中断服务例程。
10.如权利要求9所述的方法,包括步骤:
基于所述第一变址信号和所述第一中断控制器识别码,请求中断向量地址,以启动所述适当的中断服务例程。
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WO (1) | WO2006090329A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103874990A (zh) * | 2011-10-04 | 2014-06-18 | 高通股份有限公司 | 到多线程处理器的低等待时间两级中断控制器接口 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200810523A (en) * | 2005-12-23 | 2008-02-16 | Nxp Bv | An AV renderer peripheral with dual interrupt lines for staggered interrupts |
GB2450516A (en) * | 2007-06-27 | 2008-12-31 | Symbian Software Ltd | Servicing interrupts in a device having multiple interrupt controllers |
US8504750B1 (en) * | 2009-06-23 | 2013-08-06 | Qlogic, Corporation | System and method to process event reporting in an adapter |
KR20110097447A (ko) | 2010-02-25 | 2011-08-31 | 삼성전자주식회사 | 인터럽트 프록시 기능을 구비한 시스템 온 칩 및 그에 따른 인터럽트 프록시 처리방법 |
CN102591821B (zh) * | 2011-01-12 | 2015-08-26 | 中兴通讯股份有限公司 | 处理数据上报中断控制方法及装置 |
US10580110B2 (en) * | 2017-04-25 | 2020-03-03 | Ati Technologies Ulc | Hardware structure to track page reuse |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5134706A (en) | 1987-08-07 | 1992-07-28 | Bull Hn Information Systems Inc. | Bus interface interrupt apparatus |
US5287523A (en) * | 1990-10-09 | 1994-02-15 | Motorola, Inc. | Method for servicing a peripheral interrupt request in a microcontroller |
US5613128A (en) | 1990-12-21 | 1997-03-18 | Intel Corporation | Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller |
US5530875A (en) * | 1993-04-29 | 1996-06-25 | Fujitsu Limited | Grouping of interrupt sources for efficiency on the fly |
JP3242508B2 (ja) * | 1993-11-05 | 2001-12-25 | 松下電器産業株式会社 | マイクロコンピュータ |
US5671421A (en) | 1994-12-07 | 1997-09-23 | Intel Corporation | Serial interrupt bus protocol |
US5594905A (en) * | 1995-04-12 | 1997-01-14 | Microsoft Corporation | Exception handler and method for handling interrupts |
JPH0916406A (ja) * | 1995-06-27 | 1997-01-17 | Toshiba Corp | コンピュータシステム |
US5832278A (en) * | 1997-02-26 | 1998-11-03 | Advanced Micro Devices, Inc. | Cascaded round robin request selection method and apparatus |
JPH10260849A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 情報処理装置および割り込み制御方法 |
JP3699806B2 (ja) * | 1997-06-20 | 2005-09-28 | 株式会社東芝 | 割込みコントローラ及び制御システム |
KR100317237B1 (ko) * | 1999-10-01 | 2001-12-22 | 윤종용 | 유사 벡터 방식의 인터럽트 컨트롤러 및 그것의 인터럽트 처리 방법 |
US6618780B1 (en) * | 1999-12-23 | 2003-09-09 | Cirrus Logic, Inc. | Method and apparatus for controlling interrupt priority resolution |
US6681281B1 (en) * | 2000-11-17 | 2004-01-20 | Advanced Micro Devices, Inc. | System and method for implementing a multi-level interrupt scheme in a computer system |
DE10062995A1 (de) | 2000-12-16 | 2002-07-11 | Micronas Gmbh | Unterbrecher-Steuereinrichtung |
DE10062996B4 (de) | 2000-12-16 | 2005-09-29 | Micronas Gmbh | Unterbrecher-Steuereinrichtung mit Prioritätsvorgabe |
US7328294B2 (en) | 2001-12-03 | 2008-02-05 | Sun Microsystems, Inc. | Methods and apparatus for distributing interrupts |
US20030204655A1 (en) | 2002-04-24 | 2003-10-30 | Schmisseur Mark A. | Prioritizing vector generation in interrupt controllers |
GB2396445B (en) | 2002-12-19 | 2005-12-21 | Advanced Risc Mach Ltd | An interrupt controller and interrupt controlling method for prioritizing interrupt requests generated by a plurality of interrupt sources |
US6928502B2 (en) | 2003-01-31 | 2005-08-09 | Via Telecom Co., Ltd. | Method and apparatus for processing interrupts at dynamically selectable prioritization levels |
-
2006
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103874990A (zh) * | 2011-10-04 | 2014-06-18 | 高通股份有限公司 | 到多线程处理器的低等待时间两级中断控制器接口 |
Also Published As
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US20080168203A1 (en) | 2008-07-10 |
US7769937B2 (en) | 2010-08-03 |
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