JPH04342052A - アービトレーション回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおいて複数マイクロプロセッサから共有デバイス
へアクセスする際の調停をおこなうアービトレーション
回路に関する。

【０００２】

【従来の技術】従来マルチプロセッサシステムにおいて
、複数マイクロプロセッサから共有デバイスへアクセス
する場合、各マイクロプロセッサはフラグの確認を行う
。もし、フラグが立っていなければ、マイクロプロセッ
サはフラグを立てて他方のマイクロプロセッサからのア
クセスを禁止する。さらにアクセス終了時に、フラグを
下ろすことで他方のマイクロプロセッサからのアクセス
を可能としている。従来のアービトレーション回路を図
２に示す。また、ここではマイクロプロセッサが２個存
在するシステムを示している。マイクロプロセッサ２４
が共有デバイスにアクセスしたい場合、まずフラグレジ
スタ２０の確認を行いフラグが立っていなければフラグ
レジスタ１９にフラグを立て、共有デバイスへのアクセ
スを実施し終了後フラグをおろす。これらの手順はマイ
クロプロセッサ２５に於いても同様である。このように
従来のアービトレーション回路では、マイクロプロセッ
サに優先順位はなく共有デバイスへのアクセスは早い者
勝ちであり、さらにソフトウェアが介在していた。一方
、特開昭６１−３４６５９号公報には、優先順位を可変
とし、各要求信号を等確率で選択可能とする技術が開示
されているが、全く同時に複数の要求信号が来た場合に
は衝突してしまい対応不能である。

【０００３】

【発明が解決しようとする課題】ところが、従来の方法
ではソフトウェアでフラグの確認を行わなければならな
い、複数のマイクロプロセッサから同時に共有デバイス
へアクセスした場合の衝突の処理、など大変手間がかか
るという問題がある。そこで本発明は、このアービトレ
ーションにおいて、まったく同時に複数の要求信号が来
た場合にも対応できるとともに、任意のプロセッサに任
意の優先順位を付けることができ、ソフトウェアの介在
を必要としない回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】上記問題点を解決するた
め、各マイクロプロセッサから共有デバイスへのチップ
セレクト信号に優先順位を付ける。そこで、デューティ
ー比の異なるクロックとシフトレジスタを設ける。この
シフトレジスタ出力信号で各クロックに優先順位をつけ
ることにより、各チップセレクト信号に優先順位をつけ
るものである。

【０００５】

【作用】上記手段により、各マイクロプロセッサから同
時に共有デバイスへアクセスした場合、各チップセレク
ト信号には優先順位が付いているため衝突は回避できる
。また、このアービトレーションにおいて全くソフトウ
ェアが介在しない。

【０００６】

【実施例】以下に本発明の具体的実施例を図１、タイミ
ングチャートを図３に示して説明する。また、この実施
例では複数マイクロプロセッサからマルチポートメモリ
へのアービトレーションに限定して説明する。まず、ク
ロックジェネレータ１よりデューティー比の異なるクロ
ックを生成する。該デューティー比の異なるクロックを
シフトレジスタ２に入力し、マイクロプロセッサのシス
テムクロック３でシフトする。該シフトレジスタ２から
複数の位相の異なる波形を生成し、この波形は各マイク
ロプロセッサからのチップセレクト信号に優先順位を付
けるプライオリティクロックとなる。各マイクロプロセ
ッサからのチップセレクト信号４はラッチ回路５に入力
される。該ラッチ回路５の出力信号と他のプライオリテ
ィクロックとを論理積回路６に入力し、該論理積回路６
の出力信号を該ラッチ回路５に入力することで他のマイ
クロプロセッサからのチップセレクト信号を禁止する。 さらに、該ラッチ回路５の各出力信号を論理積回路７に
入力することで最終的なメモリへのチップセレクト信号
となる。

【０００７】つぎに、図３のタイミングチャートについ
て説明する。ここでは、わかりやすくするために２個の
マイクロプロセッサが存在するシステムのタイミングチ
ャートについて述べる。該クロックジェネレータ１から
の出力波形８は、該シフトレジスタ２に入力されシステ
ムクロック９によりシフトされる。そのシフトレジスタ
出力信号は１０，　１１の波形となる。また、該マイク
ロプロセッサからメモリへのチップセレクト信号１２，
　１３は該ラッチ回路５に入力され、ラッチ回路出力信
号１６，　１７と該シフトレジスタ出力信号１０，　１
１の論理積をとることで１４，　１５の波形を得る、こ
の波形をラッチ回路のクロックとして利用する。最終的
に各ラッチ回路出力波形の論理積をとることでメモリへ
のチップセレクト信号１８となる。

【０００８】

【発明の効果】以上述べたように、本発明によればマル
チプロセッサシステムにおいて、複数マイクロプロセッ
サが同時に共有デバイスへアクセスした場合でも衝突は
回避でき、各チップセレクト信号には任意に優先順位を
付けることができる。また、このアービトレーションに
おいて全くソフトウェアが介在しないため処理時間の短
縮につながるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例

【図２】従来例

【図３】本発明のタイミングチャート

【符号説明】

１　　クロックジェネレータ ２　　シフトレジスタ ３　　システムクロック ４　　マイクロプロセッサからのチップセレクト信号５
，１９，２０　　ラッチ回路 ６，　７，　２３　　論理積回路 ８　　デューティー比の異なるクロック９　　システム
クロック １０，　１１　　シフトレジスタ出力波形１２，　１３
　　マイクロプロセッサからのチップセレクト信号波形 １４　　１０と１７の論理積波形 １５　　１１と１６の論理積波形 １６，　１７　　ラッチ回路出力波形 １８　　最終的な共有デバイスへのチップセレクト波形
２１，２２　　論理和回路 ２４，　２５　　マイクロプロセッサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数マイクロプロセッサから共有デバイス
   へのアクセスを調停するアービトレーション回路におい
   て、デューティ比の異なるクロックを生成するクロック
   ジェネレータと、該クロックジェネレータから位相の異
   なる複数のクロックを生成するシフトレジスタ回路と、
   該マイクロプロセッサからのチップセレクト信号をラッ
   チする複数のラッチ回路と、該シフトレジスタ回路から
   の出力クロックと該ラッチ回路からの出力信号との論理
   積をとる論理積回路と、該複数のラッチ回路からの出力
   信号の論理積をとる論理積回路とを備えたことを特徴と
   するアービトレーション回路。