KR850004669A - 연산 기능 회로 내의 선택 및 로킹회로 - Google Patents

연산 기능 회로 내의 선택 및 로킹회로 Download PDF

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KR850004669A
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코트네이 포처 토마스
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디지탈 이길먼트 코포레이션
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    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
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Abstract

내용 없음

Description

연산 기능 회로 내의 선택 및 로킹회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (8)

  1. 명령 신호들을 발생시키도록 형성된 키보드를 갖고 있고, 명령 신호들을 발생시키도록 형성된 메인 컴퓨터와 동작하는 단말기 장치에 있어서 상기 메인 컴퓨터와 상기 키보드에 접속되고 상기 메인 컴퓨터로부터의 명령 신호에 응답하고 선택적으로 상기 키보드로부터의 명령신호에 응답하여 제1 및 제2 데이타 신호들을 발생시킬 수 있도록 형성되며 상기 메인 컴퓨터로부터의 명령 신호에 응답하여 다수의 제1 클럭제어 신호를 발생시키고, 상기 키보드로부터의 명령 신호에 응답하여 다수의 제2 클럭제어 신호들을 발생시키도록 형성된 마이크로세서 장치, 상기 연산 기능회로가 턴 "온"되게 하고 선택적으로 턴 "오프"되게 하기 위해 방해하지 않을 때 상기 제1 클럭 제어 신호들이 통과할 수 있는 방해 가능한 신호 경로를 제고하도록 형성되고, 상기 연산 기능 회로가 턴 "온" 및 선택적으로 턴 "오프"되게 하기 위해 상기 제2 클럭 제어 신호가 통과할 수 있는 제2 신호 경로를 제공하도록 형성된 논리 회로 및 키보드 명령신호에 응답하여 전송되는 상기 제1 및 제2 데이타 신호를 수신하고 상기 제2 클럭 제어 신호를 수신하도록 입력장치가 상기 마이크로프로세서 장치에 접속되고 출력 장치가 상기 제1 경로를 통과하는 신호들이 상기 연산 기능 회로를 턴 "온" 및 선택적으로 턴 "오프"시키는 것을 차단 하도록 상기 제1 경로에 접속된 방해 신호 발생기 장치로 구성된 것을 특징으로 하는 연산 기능회로 내의 선택 및 로킹 회로.
  2. 제2항에 있어서, 상기 논리회로가 각각 방해 가능하게 형성되고 제1게이트 장치가 방해 상태에 있지 않은 경우에 상기 제1 클럭 제어 신호들을 각각 전송하도록 상기 제1 클럭제어 신호들중의 상이한 신호를 수신하기 위해 상기 마이크로 프로세서 장치에 각각 접속된 다수의 제1 게이트 장치, 상기 제1 클럭제어 신호들을 수신하도록 상기 제1 게이트 장치들중의 상이한 장치의 출력 장치에 각각 접속되고 상기 제2 클럭 제어 신호들중의 상이한 신호를 수신하도록 상기 마이크로프로세서 장치에 각각 접속되며 전송된 클럭 제어신호를 전송하도록 각각 형성된 다수의 제2의 게이트 장치, 및 클럭 제어 신호들을 수신하도록 상기 제2 게이트 장치들중의 상이한 장치에 각각 접속되고 상기 제1 데이타 신호 및 선택적으로 상기 제2 데이타 신호를 수신하도록 상기 마이크로 프로세서 장치에 각각 접속되며 상이한 연산 기능 회로에 접속된 출력장치를 각각 갖고 있는 다수의 쌍안정 장치로 구성되고, 상기 방해 신호 발생기 장치의 출력 장치가 상기 키보드가 상기 연산 기능회로의 상태들에 영향을 미치지 못하도록 상기 메인 컴퓨터를 차단시킬 수 있도록 방해 신호를 전송시키도록 상기 다수의 제1 게이트 장치에 접속되는 것을 특징으로 하는 연산기능 회로내의 선택 및 로킹 회로.
  3. 제2항에 있어서, 각각의 상기 제1 게이트 장치가 AND게이트인 것을 특징으로 하는 연산 기능회로내의 선택 및 로킹 회로.
  4. 제2항에 있어서, 각각의 상기 제2 게이트 장치가 OR게이트인 것을 특징으로 하는 연산기능 회로내의 선택 및 로킹 회로.
  5. 제2항에 있어서, 상기 방해 신호 발생기 장치가 쌍안정 회로인 것을 특징으로 하는 연산 기능 회로내의 선택 및 로킹 회로.
  6. 제2항에 있어서, 각각의 키보드 토크 연산 기능 회로 및 상기 방해 신호 발생기 장치에 접속된 한입력과 상기 제1 클럭제어 신호들 중의 관련된 신호들을 수신하도록 상기 마이크로 프로세서 장치에 접속된 다른 입력을 갖고 있는 AND게이트로 구성되어 상기 메인 컴퓨터가 상기 키보드를 로크 아웃할 수 있고 선택적으로 키보드가 상기 메인 컴퓨터가 상기 로크 아웃의 영향을 받지 못하게 할 수 있는 것을 특징으로 하는 연산 기능회로 내의 선택 및 로킹 회로.
  7. 제2항에 있어서, 각각의 상기 쌍안정 장치가 "D"입력 장치 및 "C" 입력 장치를 갖고 있는 "D"형 플립-플롭인 것을 특징으로 하는 연산 기능 회로내의 선택 및 로킹 회로.
  8. 제7항에 있어서, 상기 제1 및 제2 데이타 신호들이 각각의 상기 쌍안정 장치의 "D"입력 장치로 전송되고, 상기 제1 및 제2 클럭 제어 신호들이 상기 쌍안정 장치들중의 관련된 1개의 장치의 상기 "C"입력 장치로 선택적으로 전송되는 것을 특징으로 하는 연산기능 회로내의 선택 및 로킹 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840007092A 1983-11-14 1984-11-13 작동 기능 회로의 선택 및 로킹 회로 KR900004004B1 (ko)

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US551009 1983-11-14

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