JPS62166419A - 多周波クロック発生装置 - Google Patents

多周波クロック発生装置

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JPS62166419A
JPS62166419A JP61274258A JP27425886A JPS62166419A JP S62166419 A JPS62166419 A JP S62166419A JP 61274258 A JP61274258 A JP 61274258A JP 27425886 A JP27425886 A JP 27425886A JP S62166419 A JPS62166419 A JP S62166419A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、計算回路のためのクロック信号の発生に関し
、さらに詳しくは、多周波数クロッキング信号の発生に
関する。
Ｂ、従来技術およびその問題点 コンピュータおよび処理回路は、クロッキング信号を使
って内部回路の動作を同期づける。処理回路が現実にデ
ータを処理中であれ入力の待機中であれ、クロッキング
信号は常に存在する。時期時の間、処理回路の通常動作
は電力の浪費に終わる。これは、電池のように電力源が
固定された処理回路では特に不利である。
ポータプルな計算器では、電池の電力を使う処理回路が
普通である。電池の電力を節約する１つの技術が、［４
モードのマイクロコンピュータの電力節約操作」という
名称の米国特許第４３１７１８１号明細書に含まれてい
る。それによれば、電力がメモリに接続されたある特定
の回路に向けて維持される間、クロックド・ロジックを
オフにする手段が開示されている。関連する米国特許第
４４０９６６５号明細書では、活動しない間、定義済出
力ロジック・レベルに強制的に向けられるロジックを含
むプロセッサ回路が開示されているロジックがこの定義
済出力ロジック・レベルにあると、電力の消費は減少す
る。
同じタイプの技術は、米国特許第４３１７１８０号明細
書にも開示されている。
−２＝ ［タイム・キーパ−と計算器の低電力消費機構との結合
」という名称の米国特許第４２１８８７６号明細書では
、計算器が１つの特定モードにあるとき、クロッキング
信号が修正されて付加的な信号が発生される二重モード
計算器が開示されている。
「電池で作動するマイクロプロセッサ・ベース・システ
ムにおける電力消費を減少させる回路」という名称の米
国特許第４２０３１−５３号明細書では、予定した時間
間隔の間、マイクロプロセッサと電池源の接続を切り離
す回路が開示されている。
電力消費を削減するために、クロック周波数を遅くする
ことが考えられるが、その場合に問題となるのは、周波
数を変更する際にグリッチが生じることである。
Ｃ０問題点を解決するための手段 本発明によるクロッキング回路は、第１の周波数でクロ
ック信号を発生するとともに、さらに変更信号に応答し
て、クロック信号の周波数を他のいくつかの選択された
周波数のうちの１つに変更する。さらに、この回路は、
選択される周波数を指示する第２の回路に接続される。
好適な実施例では、クロッキング回路がプロセッサに接
続される。クロッキング回路の出力するクロッキング信
号は、プロセッサによって、プロセッサ動作を制御する
のに用いられる。クロッキング回路は、クロッキング信
号レジスタと周波数発生器とに接続されるクロッキング
制御回路を含む。周波数発生器は、発振器および各自が
固有の周波数を持ついくつかの信号を出力する分周器を
含む。クロック回路レジスタはプロセッサに接続されて
、プロセッサからのデータと割込みを受は取る。クロッ
ク制御回路は、クロック・レジスタと周波数発生器の両
方に接続され、クロック・レジスタからの入力に従って
クロック信号の周波数を変更する。しかしながら、この
ような変更は、所定間隔の時間帯でのみ行われる。
クロック制御回路が出力するクロック信号の現実の周波
数は、クロック・レジスタのデータの内容によって決ま
る。クロック・レジスタは、プロセッサから来るデータ
・バスから入力を受は取る。
加えて、プロセッサからの割込みまたは直接メモリ・ア
クセスの要求の発生に応答して、このレジスタの１ビッ
ト位置がセットされる。
動作時に、プｈセッサはデータ・バスを通じてクロック
制御回路、を指図し、遅いクロック周波数を出力させる
ことができる。これは、プロセッサが特定のデータをク
ロック・レジスタにロードすることにより、達成される
。クロック・レジスタの出力はクロック制御回路に入力
される。クロック制御回路は、周波数発生器から出力さ
れる信号周波数のうちの適当なものを選択する。遅いク
ロック速度でプロセッサを動作させると、電力消費が減
少する。割込みまたは直接メモリ・アクセス要求を受は
取ると、クロック・レジスタの１ビット位置の内容が自
動的にゼロにセットされる。このゼロがクロック制御回
路に入力されると、該回路によってクロック信号が通常
の動作周波数で出力される。このようなりロッキング回
路を実現すると、プロセッサの動作速度がプログラム可
能となる一方、割込みまたは直接メモリ・アクセスの要
求のような事象が生じると、プロセッサの動作速度を通
常のものにすることができる。
Ｄ、実施例 データ・プロセッサの作動時の電力消費は、プロセッサ
が電池等の固定された電力供給装置に接続されるとき、
重要になる。ＣＭＯｓ技術とともに生じたプロセッサの
電力消耗は、発生する論理状態の遷移数と直接に関係す
る。論理状態の遷移数が多くなるほど、消費される電力
量は多くなる。
論理状態の遷移数を減らす１一つの方法は、プロセッサ
が休んでいる、つまりキーボード入力を待っているとき
のような適当な時間に、プロセッサ・システム・クロッ
ク周波数を遅くすることである。
ある実現手段では、システム割込み（Ｔ’ＮＴ）、マス
ク不能（ノン・マスカブル、ＮＭＩ）、または直接メモ
リ・アクセス（ＤＭＡ）要求が生じるまで、プロセッサ
・システム・クロックを完全にシャットオフすることが
できる。前記システム割込み等の事態が生じると、プロ
セッサが通常の動作速度で動作するように、プロセッサ
・システム・クロックは通常周波数で動作しなければな
らない。
信号周波数が変化する場合、無効であるクロック・ハイ
の時間が生じたり、無効であるクロック・ロウの時間が
生・しることのないようにしなければならない。換言す
れば、周波数が変化しても結果として生じるクロック信
号は、プロセッサについて指定される通りの、最小限の
クロック・ハイ時間または最小限のクロック・ロウ時間
を提供しなければならない。好適な実施例では、プロセ
ッサがＴ（ａｒｒｉｓすなわちＩｎｔｅｌ　８０　Ｃ８
８ＣＭＯＳマイクロプロセッサ（商品名）である。この
マイクロプロセッサの仕様書を参照すると、最小限クロ
ック・ロウ時間は１１．８　＋１秒であり、最小限のク
ロック・ハイ時間は６９＋１秒である。
本発明の回路によれば、プロセッサが通常よりも遅いク
ロック周波数を指定できるとともに、割込みやＤＭＡ要
求のような事象が生じると、クロック周波数が通常の動
作周波数に戻ることを保障できる。さらに、本発明によ
れば、最小限のクロツク・ハイおよび最小限のクロック
・ロウの指定値に従うように、クロック周波数の遷移が
行われる。
第１図は、プロセッサ１０（実施例では８０Ｃ８８）に
接続した本発明のクロッキング回路のブロック図である
。本発明のクロッキング回路は、クロック・レジスタ３
０、周波数発生器５０およびクロック制御回路４．０を
含む。クロック制御回路４０はクロック信号を回路６２
に出力する。該信号は、プロセッサ１０に入力される。
このクロック信号が、プロセッサ１０のためのシステム
・クロックである。プロセッサ１．０はクロック・レジ
スタ３０と相互に接続されており１回線６２のクロック
信号の速度を制御する。
クロック・レジスタ３０は、データ・バス１２、レジス
タ制御回線１４、およびプロセッサ事象回線１６．１８
．２０を含む。データ・バス１２は３個のＤ型フリップ
・フロップ２４．２６．２８に接続されている。レジス
タ制御回線１４は、フリップ・フロップ２４．２６．２
８へのクロツキング入力にも接続されている。回線１６
．１８．２０上の外部事象は、それぞれＤＭＡ要求（Ｄ
ＭＡ）、マスク不能割込み（ＮＭＩ）、および割込み（
ＩＮＴ）を含む。回線１６．１８．２０はＯＲゲート２
２に入力され、その出力は回線３８を経てフリップ・フ
ロップ２４のリセット入力に導かれる。フリップ・フロ
ップ２４．２６．２８の出力は、図示するようにそれぞ
れ回線３２．３４．３６を経てクロック制御回路４０に
導かれる。動作時に、プロセッサ１ｏは、データ・バス
１２を通じて３個のフリップ・フロップ２４．２６．２
８に入力値を与える。レジスタ制御回線１４は、クロッ
キング制御信号を含む。なお、該信号の一例は、データ
・バス１２がフリップ・フロップ２４．２６．２８への
Ｄ入力をロードできるようにする■／○書込み信号であ
る。外部事象の何れか１つ、つまりＤＭＡ要求、ＮＭＩ
またはＩＮＴが生じると、ＯＲゲート２２の出力はフリ
ップ・フロップ２４の出力をＯにリセットする。
周波数発生器５０は発振器５２からなる。発振器５２の
出力は、回線５４を通じて３分周回路５６に導かれる。
３分周回路５６は、回線４６を通じてクロック制御回路
４０と別の分周回路６０に周波数信号を出力する。分周
回路６０は、２つの信号をそれぞれ回線４２．４４に出
力する。実施例において、発振器５２の生成する信号の
周波数は１４．３１８メガヘルツである。この信号は回
線５４で３分周回路５６へ導かれる。２分周回路５６は
回線４６に４．７７３メガヘルツの信号を出力するが、
これは元の信号の３３％のデユーティ・サイクルを持つ
信号である。分周回路６０は、１６分周出力と４分周量
□力を含むので、回線４２には０．２９８メガヘルツの
信号が生じ、回線４４には１．１９３メガヘルツの信号
が生じる。局発数発生器５０にはさらに回線４８が含ま
れるが、これは接地されてＯヘルツの信号を生成する。
動作時に、回線３２．３４．３６のクロック・レジスタ
３０のデータは、クロック制御回路４０に対して、回線
４２．４４．４６または４８の周波数信号の１つをクロ
ック信号として回線６２に出力することを命じる。
実施例において、通常動作クロック周波数は、回線４６
に出力される４、７７３メガヘルツである。回線４２．
４４の遅い周波数は、この通常動作周波数の整分数・（
整数分の−）である。
動作時に、プロセッサ１０は、データ・バス１２を使っ
て適当な入力をクロック・レジスタ３０に与えることに
より、遅いクロック速度を指定できる。この入力はクロ
ック制御回路４０に与えられ、回線６２のクロック信号
として遅い周波数信号を指定する。回線１６．１８また
は２ｏの外部事象の何れかが生じると、クロック制御回
路４０が回線４６からのクロック信号を回線６２へ出力
するように、クロック・レジスタ３０の出力が変化する
。
第２図は、クロック制御回路４０の概略図である。回線
３２．３４．３６は２つのＮＯＲゲート６４．６６の入
力側に接続される。ＮＯＲゲート６４．６６の出力は、
それぞれ回線６５．６７を経て２つのラッチ６８．７０
へ導かれる。回線３２」二のフリップ・フロップ２４　
（第１図参照）からの信号は、ＮＯＲゲート６４．６６
の両方に入力される。したがって、外部事象、つまりＤ
ＭＡ要求が生じたり、ＩＮＴまたはＮＭＩ信号が生じた
りすると、ラッチ６８．７０の両方にそれぞれ回線６５
．６７を経て“１−”が入力されることになる。ラッチ
６８．７０の出力はそれぞれ回線６９．７１を経てフリ
ップ・・フロップ７４．７６へ導かれる。フリップ・フ
ロップ７４．７６の出力は、それぞれ回線７５．７７を
経てマルチプレクサ・スイッチ７８へ導かれる。マルチ
プレクサ・スイッチ７８は、４対１マルチプレクサ８０
に接続されている。該マルチプレクサ８０は、回線６２
を４本の入力回線４２．４４．４６．４８の１本と接続
し、適当な周波数でクロック信号を与える。言い換える
と、フリップ・フロップ７４．７６からの２桁の２進ビ
ツト出力は、入力回線４２．４４．４６．４８の１つを
クロック信号として指定する。
回線６２のクロック信号出力が最小限のクロック・ハイ
時間および最小限のクロック・ロウ時間を与えることを
保証するために、クロック制御回路４０には付加的な回
路が含まれている。この回路は、図示されるようにＮＯ
Ｒゲート７２とインバータ８２を含むゎ特に、回線４４
がインバータ８２の入力側に接続されている。インバー
タ８２の出力する反転された信号は、回線４４′を通じ
てラッチ６８．７０へ与えられる。回線４４′の信号は
、回線４４の１．１９３メガヘルツの信号が負である間
、回線６５．６７からの入力を、それぞれラッチ６８．
７０ヘラツチする。回線４４のこの信号は１回線６９．
７１のラッチ６８．７０の出力が、適当な間隔の時間帯
で一定に保たれることを保証する。
ＮＯＲゲート７２の入力側は回線４２．４４．４６と接
続されており、その出力は回線７３を通じてフリップ・
フロップ７４．７６に入力されるクロッキング信号とな
る。このような回路配置により、マルチプレクサ８０が
１つの周波数から別の周波数へ変化できるようになるま
で、すべての＝１３− 周波数入力信号は同じ遷移状態にあることになる。
第３図は、回線４６の４．７７３メガヘルツ信号、回線
４４の１．ｉ９ａメガヘルツ信号、回線４２の０．２９
８メガヘルツ信号、回線４４′の反転された１、１９３
メガヘルツ信号、および回線７３の信号を示すタイミン
グ図である。前述のように、回線４４′の信号は、第３
図に示される時間にラッチ６８．７０の内容が一定に保
たれることを保証する。この時間に、２つの正のパルス
８４．８６が回線７３へ出力される。パルス８４．８６
によって、回線６９．７１からの信号がフリップ・フロ
ップ７４．７６への入力としてクロック・インされる。
その結果、回線７５．７７上の出力は、それぞれ遷移可
能になる。このように、回線４４′の信号は、ラッチ６
８．７０の出力がラッチ７４．７６へ入力としてクロッ
クされるまで、該出力を一定に保ち、安定化させる。加
えて、回線７３のクロッキング信号により、回線４２．
４４．４６．４８の信号がすべてロウであるときだけ、
マルチプレクサ・セレクタ入力である。フリップ・フロ
ップ７４．７６の出力が遷移する。
この結果、マルチプレクサ・スイッチングのグリッチが
、クロック信号回線６２へ伝播することが避けられる。
このように、回線４４′および７３の信号は、回線３２
．３４．３６からの入力および遷移、または回線４２．
４４．４６もしくは４８上の信号の遷移によりクロック
信号回線６２にグリッチが生じることのないよう保証す
る。
Ｅ６発明の効果 本発明の多周波クロック発生装置によれば、複数のクロ
ック信号周波数の１つを別のものに変更する際、グリッ
チが生じないようにすることができる。
【図面の簡単な説明】
第１図は、プロセッサに接続されたクロッキング回路の
ブロック図である。 第２図は、クロック制御回路の概略図である。 第３図は、クロッキング制御回路の内部信号のタイミン
グ図である。 ＝１５＝

Claims (1)

  1. 【特許請求の範囲】 第１の周波数でクロック信号を発生させるとともに、変
    更信号に応答して、所定間隔の時間帯でのみ、前記第１
    の周波数のクロック信号を複数の選択可能な周波数のう
    ちの指定された周波数のクロック信号に変更して発生さ
    せるクロック信号発生手段と、 前記選択可能な周波数を指定する手段と からなる多周波クロック発生装置。
JP61274258A 1986-01-17 1986-11-19 多周波クロック発生装置 Granted JPS62166419A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US82045486A 1986-01-17 1986-01-17
US820454 1986-01-17

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JPS62166419A true JPS62166419A (ja) 1987-07-22
JPH0458048B2 JPH0458048B2 (ja) 1992-09-16

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ID=25230799

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JP61274258A Granted JPS62166419A (ja) 1986-01-17 1986-11-19 多周波クロック発生装置

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JP (1) JPS62166419A (ja)
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