JP3090714B2 - 集積回路 - Google Patents

集積回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
一例としてコンピューターグラフィックスとの関連で記
述する。
【０００２】
【従来技術とその問題点】コンピューターグラフィック
スシステムでは、ダイナミック・ランダムアクセスメモ
リー（ＤＲＡＭ）が低価格であるために、ビットマップ
又は絵素マップメモリーをシステムに設けることが経済
的となっている。その様なビットマップ又は絵素マップ
メモリーでは、表示されるべき各絵素に対応する記憶場
所にカラーコードが格納される。各絵素についてのカラ
ーコードを検索し、その検索したカラーコードに対応す
るラスタースキャンビデオ信号を生成するビデオシステ
ムが設けられる。よって、該メモリーに格納されている
データは、ディスプレイの各絵素について生成されるカ
ラーを決定することによってディスプレイを決定する。
【０００３】ディスプレイを自然に見せるという要求
と、必要なメモリーをなるべく小さくするという要求と
は矛盾する。ディスプレイを自然に見せるためには、利
用できるカラーを多数持たなければならない。そのため
には、多数の可能性の中から特定のカラーを指定するの
に、名絵素について多数のビットが必要となる。しか
し、絵素毎に多数のビットを設けるには、記憶のために
多量のメモリーが必要である。ディスプレイ内の各絵素
について数個のビットを設けなければならないので、余
り大きくないディスプレイでも大きなメモリーを必要と
する。よって、多数のカラーから選択をする能力を保ち
ながらディスプレイを記憶するのに必要なメモリーの量
を減少させる何らかの方法を得ると有益である。
【０００４】カラーパレットと呼ばれる回路を設ける
と、これらの矛盾する要件を折衷することが出来る。カ
ラーパレットは、実際のカラーデータワードの代わり
に、絵素マップメモリーに記憶されているカラーコード
より長いビット長さを有するカラーデータワードを記憶
する。カラーデータワードは、パレットから直接ＤＡ変
換出来る形で表示されるべきカラーを指定することが出
来る。各絵素についてメモリーに記憶されているカラー
コードは、限られた数のビットを有し、これによりメモ
リー要件を減少させる。カラーコードは、数個のカラー
レジスター又はパレット記憶場所の中から一つを選択す
るのに使用される。よって、カラーコード自体はカラー
を定義しないで、選択されたパレット記憶場所を指定す
る。これらのカラーレジスター又はパレット記憶場所
は、各々、絵素マップメモリー内のカラーコードより長
いカラーデータワードを記憶する。カラーパレット内に
設けられるこの様なカラーレジスター又はパレット記憶
場所の数は、カラーコードによりもたらされる選択肢の
数に等しい。例えば、４ビットのカラーコードを使って
２n （２−to−the −ｎ）又は１６個のパレット記憶場
所を選択することが出来る。カラーデータワードをパレ
ット内でフレームからフレームへと定義し直して、いず
れか一つのフレーム内に存在するよりも遥かに多くのカ
ラーを進行中のフレームのシーケンスにもたらすことが
出来る。
【０００５】カラープログラマブル・パレット、システ
ム及び方法の利点の故に、その実施における何らかの改
善はコンピューターカラーグラフィックス技術に有益で
ある。
【０００６】
【発明の概要】一般的に、本発明の一つの形は、複数の
クロック発振器と共に用いる集積回路である。該集積回
路は、半導体チップと、該半導体チップ上に作られて、
提供されたクロックパルスに応答する機能実行回路と、
該機能実行回路に接続されたピンを有する半導体チップ
パッケージとを有する。該集積回路は、クロック制御情
報を外部から入力するために該ピンを介してアクセス可
能なレジスターを更に有する。前記レジスターに入力さ
れたクロック制御情報に応答するクロック制御回路は、
該クロック発振器のためのピンに接続された入力を有す
る。該機能実行回路は該クロック制御回路に接続されて
いて、該レジスターに入力された該クロック制御情報に
従って該クロック制御回路により該機能実行回路にクロ
ックパルスが提供される。
【０００７】発明の技術的利点は、矛盾する刻時要件を
持ったシステムへの適用の柔軟性が大きいことである。
【０００８】
【実施例】本発明を詳しく説明する前に、図１及び２に
関して、ホストシステムと関連して動作するグラフィッ
クプロセッサの基本的動作を簡単に回顧するのが役立
つ。より完全で詳しい説明は、１９８９年４月２７日に
出願されて本願の譲受人に譲渡された特許出願第３４6,
３８８号に見出すことが出来る。前記の出願を、参照に
より本書に取り入れるものとする。また、テキサツ・イ
ンスツルメントＴＭＳ３４０１０ユーザーズガイド（１
９８８年８月）；ＴＩＧＡ−３４０（ＴＭ）インターフ
ェース、テキサツ・インスツルメント・グラフィックス
アーキテクチャ、ユーザーズガイド、１９８９、ＴＭＳ
３４０２０ユーザーズガイド（１９９０年１月）、及び
ＴＭＳ４４Ｃ２５１明細書も参照により本書に取り入れ
るものとするが、これらの文献は全て、現在、誰でもテ
キサス・インスツルメント社から入手することが出来る
ものである。
【０００９】システムにおける本発明の実際の実施例
は、発明思想が具体化されている実際のシステム動作に
大きく依存するので、便宜上、本書に記載してある発明
思想の理解を容易にするために、全ての動作及びデータ
移動を事細かに示そうとはしていない。図１は、本発明
の原理に従って構成されたグラフィックスコンピュータ
ーシステム１００のブロック図である。グラフィックス
コンピューターシステム１００は、ホスト処理システム
１１０に接続されたグラフィックス印刷配線板１０５を
含む。印刷配線板１０５上には、グラフィックスプロセ
ッサ１２０、メモリー１３０、シフトレジスター１４
０、ビデオパレット１５０及びディジタル−ビデオ変換
器１６０がある。ビデオディスプレイ１７０は、板１０
５のビデオ出力から駆動される。
【００１０】ホスト処理システム１１０は、グラフィッ
クスコンピューターシステム１００の主要な計算能力を
もたらすものである。ホスト処理システム１１０は、好
ましくは、少なくとも一つのマイクロプロセッサ、読み
出し専用メモリー（ＲＯＭ）、ランダムアクセスメモリ
ー、及び、完全なコンピューターシステムを形成するた
めの雑多な周辺装置を包含する。ホスト処理システム１
１０は、例えばキーボードやマウスなどの、何らかの形
の入力装置と、例えばディスク駆動機能などの何らかの
形の長時間記憶装置とをも包含するのが好ましい。ホス
ト処理システム１１０の構成の詳細はあり触れたもので
あって当該分野において周知されているので、本明細書
は、この要素についてはこれ以上詳しく説明しない。ホ
スト処理システム１１０の必須の特徴は、本発明に関す
るかぎりは、ユーザーに提示されるべき視覚的表示の内
容をホスト処理システム１１０が決定することである。
【００１１】グラフィックスプロセッサ（ＧＳＰ）１２
０は、ユーザーに提示されるビデオ表示を生成するため
に本発明による主要なデータ処理を行う。グラフィック
スプロセッサ１２０は、ホストバス１１５を介してホス
ト処理システム１１０に双方向結合されている。本発明
に従って、グラフィックスプロセッサ１２０はホスト処
理システム１１０から独立したデータプロセッサとして
動作するけれども、グラフィックスプロセッサ１２０は
ホストバス１１５を介するホスト処理システム１１０か
らの要求に応答するものと思われる。グラフィックスプ
ロセッサ１２０は、更に、メモリー１３０と通信し、且
つビデオメモリーバス１２２を介してビデオパレット１
５０と通信する。グラフィックスプロセッサ１２０は、
ビデオメモリーバス１２２を介してビデオＲＡＭ（ＶＲ
ＡＭ）１３２内に記憶されているデータを制御する。ま
た、グラフィックスプロセッサ１２０は、ビデオＲＡＭ
１３２又は読み出し専用メモリー１３４に記憶されてい
るプログラムにより制御されることが出来る。読み出し
専用メモリー１３４は、更に、例えば１種類以上の字体
の文字を数字及び頻繁に使われるアイコンなどの種々の
グラフィックイメージデータを包含することが出来る。
また、グラフィックスプロセッサ１２０は、ビデオパレ
ット１５０に記憶されているデータを制御する。最後
に、グラフィックスプロセッサ１２０はビデオ制御バス
１２４を介してディジタル−ビデオ変換器１６０を制御
する。グラフィックスプロセッサ１２０は、ビデオ制御
バス１２４を介するディジタル−ビデオ変換器１６０の
制御によって、ユーザーに提示されるビデオイメージの
フレーム当たりのライン長さ及びラインの数を制御する
ことが出来る。
【００１２】メモリー１３０は、ビデオメモリーバス１
２５を介してグラフィックスプロセッサ１２０に双方向
結合されたビデオＲＡＭ１３２を含む。前述した様に、
ビデオＲＡＭ１３２は、ユーザーに提示されるビデオイ
メージを制御するビットマッピングされたグラフィック
スデータを包含する。このビデオデータは、ビデオメモ
リーバス１２５を介してグラフィックスプロセッサ１２
０により操作されることが出来る。また、現行の表示ス
クリーンに対応するビデオデータは、ビデオ出力バス１
３６を介してビデオＲＡＭ１３２から出力される。ビデ
オ出力バス１３６からのデータは、ユーザーに提示され
るべき絵素に対応する。好適な実施例では、ビデオＲＡ
Ｍ１３２は、本願の譲受人であるテキサス・インスツル
メント社から市販されている複数のＴＭＳ４４２５１
２５６ＫＸ４型ダイナミックランダムアクセス集積回路
から成る。ＴＭＳ４４２５１集積回路は、表示再生及び
表示更新を干渉無しに行わせるデュアルポートを含む。
【００１３】ビデオＲＡＭ１３２の典型的構成では、こ
のメモリーは数個の別々のランダムアクセスメモリー集
積回路のバンクから成る。これらの集積回路の各々の出
力は、典型的には、１ないし４ビット幅に過ぎず、ビデ
オ出力バス１３６で出力される。ビデオパレット１５０
は、ビデオ出力バス１３６を介してビデオランダムアク
セスメモリー１３２から高速ビデオデータを受け取る。
ビデオパレット１５０は、ビデオメモリーバス１２２を
介してグラフィックスプロセッサ１２０からもデータを
受け取る。ビデオパレット１５０は、ビデオ出力バス１
３６で受け取ったデータをバス１５５を介してビデオレ
ベル出力に変換する。この変換は、ビデオメモリーバス
１２２を介してグラフィックスプロセッサ１２０により
指定されるルックアップ・テーブルによって達成され
る。ビデオパレット１５０の出力は、各絵素についての
色の色相及び飽和度から成り、或いは各絵素についての
赤、緑及び青の原色のレベルから成ることが出来る。ビ
デオＲＡＭ１３２に記憶されているコードと、バス１５
５を介して出力されるディジタルレベルとからの変換の
テーブルは、ビデオメモリーバス１２２を介してグラフ
ィックスプロセッサ１２０から制御される。
【００１４】ディジタル−ビデオ変換器１６０は、バス
１５５を介してビデオパレット１５０からディジタルビ
デオ情報を受け取る。ディジタル−ビデオ変換器１６０
は、ビデオ制御バス１２４を介してグラフィックスプロ
セッサ１２０により制御される。ディジタル−ビデオ変
換器１６０は、ビデオパレット１５０のディジタル出力
を、ビデオ出力１６５を介してのビデオディスプレイ１
７０への適用のための所望のアナログレベルへ変換する
のに役立つ。
【００１５】ビデオパレット１５０及びディジタル−ビ
デオ変換器１６０は結合されていて、それらの回路は新
しい装置４０００（本書では、これを『プログラマブル
パレット』または単に『パレット』と称する）を形成す
る様に相当改良されている。プログラマブル・パレット
４０００には、複数のクロック発振器及びプログラマブ
ルクロック選択のためのクロック回路４１００が随伴し
ている。これらは、グラフィックスコンピューターシス
テム及びその動作を改善するものであり、これについて
図２２から初めて一層詳しく説明する。
【００１６】最後に、ビデオディスプレイ１７０は、ビ
デオ出力ライン１６５を介してディジタル−ビデオ変換
器１６０からビデオ出力を受け取る。ビデオディスプレ
イ１７０は、グラフィックスコンピューターシステム１
００のオペレータが見る指定されたビデオイメージを生
成する。ビデオパレット１５０、ディジタル−ビデオ変
換器１６０及びビデオディスプレイ１７０が二つの主要
なビデオ技術に従って動作することが出来るものである
ことに留意しなければならない。第１の技術では、ビデ
オデータは、各絵素についての色の色相及び飽和度で指
定される。他方の技術では、各絵素について赤、青及び
緑の個々の原色レベルが指定される。これらの主要な技
術のうちのいずれを採用する設計とするかの選択に当た
っては、ディジタル−ビデオ変換器１６０及びビデオデ
ィスプレイ１７０は、この技術と両立するように構成さ
れなければならない。しかし、本発明の原理はグラフィ
ックスプロセッサ１２０の動作に関してはビデオ技術の
選択の如何に係わらず不変である。何らかの方法で色を
表示するのに貢献する全ての信号は、それが赤、青、緑
技術のものでなくてもカラー信号と見なされる。
【００１７】図２は、グラフィックスプロセッサ１２０
を詳しく示す。グラフィックスプロセッサ１２０は、中
央処理装置（ＣＰＵ）２００、特殊グラフィックスハー
ドウェア２１０、レジスターファイル２２０、命令キャ
ッシュ２３０、ホストインターフェース２４０、メモリ
ーインターフェース２５０、入出力レジスター２６０及
びビデオディスプレイコントローラ２７０を含む。
【００１８】グラフィックスプロセッサ１２０の心臓部
は中央処理装置２００である。中央処理装置２００は、
汎用中央処理装置に通常包含される幾つかの算術及び論
理演算を含む汎用データ処理を行う能力を有する。ま
た、中央処理装置２００は、幾つかの特殊目的グラフィ
ックス命令を、単独で又は特殊グラフィックスハードウ
ェア２１０との関連において制御する。
【００１９】グラフィックスプロセッサ１２０は、中央
処理装置２００を含むグラフィックスプロセッサ１２０
の大半の部分に接続されている主バス２０５を含む。中
央処理装置２００は、数個のデータレジスターを含むレ
ジスターファイルの組に双方向レジスターバス２０２を
介して双方向接続されている。レジスターファイル２２
０は、中央処理装置２００が使用する直接アクセス可能
なデータの貯蔵所として役立つ。以下に更に詳しく説明
する様に、レジスターファイル２２０は、中央処理装置
２００が使用することの出来る汎用レジスターのほか
に、グラフィックス命令のための暗示オペランドを記憶
するために使用される数個のデータレジスターを含む。
【００２０】中央処理装置２００は、命令キャッシュバ
ス２０４を介して命令キャッシュ２３０に接続されてい
る。命令キャッシュ２３０は、主バス２０５に更に接続
されており、ビデオメモリーバス１２２及びメモリーイ
ンターフェース２５０を介してビデオＲＡＭ１３２（図
１）から該命令キャッシュに命令ワードを格納すること
が出来る。命令キャッシュ２３０の目的は、中央処理装
置２００の或る機能の実行を高速化することである。反
復性の機能、即ち、中央処理装置２００により実行され
るプログラムの特定の部分の中で頻繁に使われる機能を
命令キャッシュ２３０に記憶させることが出来る。命令
キャッシュバス２０４を介する命令キャッシュ２３０へ
のアクセスは、メモリー１３０へのアクセスより遥かに
高速である。従って、反復される又は頻繁に使われる命
令の系列を予め命令キャッシュ２３０に格納しておくこ
とによって、中央処理装置２００が実行するプログラム
を高速化することが出来る。すると、これらの命令をよ
り迅速に取り出すことが出来るので、それらをより迅速
に実行することが出来る。命令キャッシュ２３０は、必
ずしも常に同じ命令の組を内蔵している必要はなく、中
央処理装置２００が実行するプログラムの特定の部分の
中で頻繁に使われる命令の特定の組を該命令キャッシュ
に格納することが出来る。
【００２１】ホストインターフェース２４０は、ホスト
インターフェースバス２０６を介して中央処理装置（Ｃ
ＰＵ）２００に接続されている。ホストインターフェー
ス２４０は、更に、ホストシステムバス１１５を介して
ホスト処理システム１１０（図１）に接続されている。
ホストインターフェース２４０は、ホスト処理システム
１１０とグラフィックスプロセッサ１２０との間の通信
を制御する。ホストインターフェース２４０は、ホスト
処理システム１１０とグラフィックスプロセッサ１２０
とのあいだのデータ転送のタイミングを制御する。これ
に関して、ホストインターフェース２４０は、ホスト処
理システム１１０がグラフィックスプロセッサ１２０に
割り込むことを可能にし、或いは逆にグラフィックスプ
ロセッサ１２０がホスト位置システム１１０に割り込む
ことを可能にする。また、ホストインターフェース２４
０は主バス２０５に接続されており、ホスト処理システ
ム１１０がメモリー１３０に記憶されているデータを直
接制御出来る様になっている。典型的には、ホストイン
ターフェース２４０は、グラフィックス要求をホスト処
理システム１１０からグラフィックスプロセッサ１２０
へ伝達して、ビデオディスプレイ１７０により生成され
るべきディスプレイの種類をホストシステムが指定出来
るようにすると共にグラフィックスプロセッサ１２０に
所望のグラフィック機能を行わせる。
【００２２】中央処理装置２００は、グラフィックスハ
ードウェアバス２０８を介して特殊グラフィックスハー
ドウェア２１０に接続されている。特殊グラフィックス
ハードウェア２１０は、更に、主バス２０５に接続され
ている。特殊グラフィックスハードウェア２１０は、中
央処理装置２００と関連して動作して特殊グラフィック
ス処理動作を行う。中央処理装置２００は、汎用データ
処理機能を備えると共に、特殊目的グラフィックス命令
を行うために特殊グラフィックスハードウェア２１０の
適用を制御する。これらの特殊目的グラフィックス命令
は、ビデオＲＡＭ１３２のビットマッピングされた部分
の中でのデータの操作に関する。特殊グラフィックスハ
ードウェア２１０は、中央処理装置２００の制御下で動
作して、ビデオＲＡＭ１３２の中でのデータに関する特
別な有益なデータ操作を可能にする。
【００２３】メモリーインターフェース２５０は、主つ
バス２０５に接続され、更にビデオメモリーバス１２２
に接続されている。メモリーインターフェース２５０
は、グラフィックスプロセッサ１２０とメモリー１３０
とのあいだでのデータ及び命令の伝達を制御する。メモ
リー１３０は、ビデオディスプレイ１７０を介して表示
されるべきビットマッピングされたデータと、グラフィ
ックスプロセッサ１２０の動作の制御に必要な命令及び
データとの両方を包含する。これらの機能は、メモリー
アクセスのタイミングの制御、及びデータ及びメモリー
多重化の制御を含む。好適な実施例では、ビデオメモリ
ーバス１２５は、多重化されたアドレス及びデータ情報
を含む。メモリーインターフェース２５０は、メモリー
１３０へのアクセスのために適切なときにグラフィック
スプロセッサ（ＧＳＰ）１２０が適切な出力をビデオメ
モリーバス１２５上に提供出来るようにする。
【００２４】グラフィックスプロセッサ１２０は、最後
に、入出力（入力／出力）レジスター２６０及びビデオ
ディスプレイコントローラ２７０を含む。入出力レジス
ター２６０は、これらのレジスター内での読み書きを可
能にするためにバス２０５に双方向接続されている。入
出力レジスター２６０は、好ましくは、中央処理装置２
００の普通の記憶スペース内にある。入出力レジスター
２６０は、ビデオディスプレイコントローラ２７０の制
御パラメータを指定するデータを包含する。ビデオディ
スプレイコントローラ２７０は、プログラマブル・パレ
ット４０００からのビデオクロック信号ＶＣＬＫにより
刻時される。入出力レジスター２６０に記憶されている
データに従って、ビデオディスプレイコントローラ２７
０は、プログラマブル・パレット４０００の所望の制御
のためにビデオ制御バス１２４上に信号を生成する。入
出力レジスター２６０の中のデータは、水平ライン当た
りの絵素の数、水平同期及びブランキング間隔、フレー
ム当たりの水平ラインの数、及び垂直同期及びブランキ
ング間隔を指定するデータを含む。入出力レジスター２
６０は、フレームインターレースの種類を指定すると共
に他の種類のビデオ制御機能を指定するデータを含むこ
とも出来る。最後に、入出力レジスター２６０は、以下
により詳細に説明する他の特別の種類の入力及び出力パ
ラメータのための貯蔵所である。
【００２５】グラフィックスプロセッサ１２０は、メモ
リー１３０をアドレス指定する二つの異なるアドレスモ
ードで動作する。これら二つのアドレスモードはｘｙア
ドレス指定及び線型アドレス指定である。グラフィック
スプロセッサ１２０は、ビットマッピングされたグラフ
ィックデータと、通常のデータ及び命令との両方に対し
て作用するので、メモリー１３０の異なる部分には異な
るアドレス指定モードを介してアクセスするのが最も好
都合である。選択したアドレス指定モードが何であるか
に係わらず、メモリーインターフェース２５０は、アク
セスされるべき適切なデータについての適切な物理的ア
ドレスを生成する。線型アドレス指定では、フィールド
の開始アドレスは、単一の多ビット線型アドレスから成
る。フィールドのサイズは、中央処理装置２００内の状
況レジスター内のデータによって決まる。ｘｙアドレス
指定では、開始アドレスは、ｘ及びｙ座標値の対であ
る。フィールドのサイズは、絵素のサイズに等しい、即
ち、特定の絵素で特定のデータを指定するのに必要なビ
ットの数に等しい。
【００２６】図３を参照して、この発明の実施例の機能
についての実際の説明に入る前に、典型的グラフィック
スメモリーシステムのメモリー構造について簡単に説明
する。ビデオＲＡＭ（ＶＲＡＭ）についての背景情報が
共通譲渡された特許4,３３0,８５２号、4,６３9,８９０
号及び4,６８3,５５５号に開示されており、これらを参
照により本書の一部とする。使用できるメモリー構造及
びシステムは多数あるければも、アレーを成す８個のメ
モリー１３０を使う例えば図３に示されているものなど
の構造を使用するのが一般的となっている。各メモリ
ー、又はユニット、は４個のセクション又は平面０、
１、２及び３を有する。各平面の構成は、その平面への
情報の書込みに単一のデータ導線が使われるようになっ
ている。ビデオメモリーバス１２５などの、３２ビット
データバスを使用するシステムでは、８個のＶＲＡＭメ
モリー（そのうちの２個が図３に示されている）があ
り、各ＶＲＡＭメモリーが、該入力データバスに接続さ
れた４本のデータ導線を有する。
【００２７】よって、３２ビットデータバスについて
は、ビデオＲＡＭ１３２の４本のデータ導線は、それぞ
れ、データバス導線０、１、２、３に接続されている。
同じく、次のＶＲＡＭメモリーの、４本の導線０、１、
２、３はデータバス導線４、５、６、７にそれぞれ接続
されている。これは、残りの６個のＶＲＡＭについても
続き、最後のＶＲＡＭの導線はビデオメモリーバス１２
５の導線２８、２９、３０、３１に接続されている。
【００２８】メモリーは、グラフィックスディスプレイ
についての絵素情報が平面上で同じ行内に逐次格納され
るようになっている。絵素あたり４ビットのシステムを
仮定すると、各絵素についてのビットは別のメモリーに
格納される。この様な場合、絵素０は第１のＶＲＡＭに
あり、絵素１は第２のＶＲＡＭ内にある。絵素２ないし
７についての絵素格納は図示されていない。次に絵素８
についての絵素情報は第１ＶＲＡＭにおいて、なお行０
の中に、しかしその列２に、格納される。絵素情報のこ
の構成の理由は、情報がメモリーからどの様にして検索
されるかについての理解からより良く分かる。
【００２９】引続き図３を参照すると、各ＶＲＡＭ平面
は、メモリーの行から外へ情報をシフトさせる直列レジ
スター(serial register)１３９を有する。このシフト
は、プログラマブル・パレット４０００からのシフトク
ロック信号ＳＣＬＫにより決まる率で起きる。これらの
レジスターからの出力は、データ入力導線が入力バスに
接続されているのと同じ態様でビデオ出力バス１３６に
接続されている。よって、行０などのメモリーの行から
のデータは、直列レジスター１３９内に移され、各直列
レジスター１３９から逐次にビデオ出力バス１３６上に
並列に出てくる。これは８メモリーアレーの各平面につ
いて起こることである。
【００３０】或る瞬間においてビデオ出力バス１３６を
見ると、各シフトレジスターの第１ビットは該バス上に
ある。よって、行０が該バスに出力されていると仮定す
ると、バスの導線０上にはメモリー１３０の行０、ビッ
トＡ０（平面０）があることになる。ビデオ出力バス１
３６の導線１の上には行０ビットＡ０（平面１）があ
り、導線２の上には行０、ビットＡ０（平面２）があ
り、導線３の上には行０、ビットＡ０（平面３）があ
る。これらのビットには、次にＶＲＡＭからのビットが
続く。よって、第１の時点では、ビデオ出力バス上に
は、絵素０を形成する４ビットがあり、その隣には絵素
１を形成する４ビットがあり、その隣には絵素２を形成
する４ビットがある。これは、絵素０−７を形成する３
２ビットがビデオ出力バス１３６の並列導線上に乗るま
で続く。これらのビットはグラフィックスディスプレイ
に供給され、シフトレジスターは全て１位置だけシフト
して該バスに次の８個の絵素即ち、絵素８〜１５につい
ての絵素情報を提供する。たのシフトは、ＶＲＡＭ内の
行全体が外にシフトされるまで続き、その後、出力直列
レジスターへ格納されるべく新しい行が選択される。
【００３１】ここまでは、絵素当たりのビット情報は４
ビットであると仮定されている。若し絵素情報が例えば
８ビットであるならば、絵素当たり２個のＶＲＡＭを使
用しなければならない。これはビットパターンを幾分変
化させる。また、メモリーのサイズ及び構造は変化し続
けるものであり、図示したサイズ及び構造は単なる解説
を目的としており、多様なメモリー構成及び異なる絵素
サイズでこの発明を使用出来ることに注意するべきであ
る。
【００３２】前述した様に、各メモリーのための直列レ
ジスター１３９は５１２ビット長であり、これによりメ
モリーから直列レジスターへの各読み出しサイクルに１
６３８４ビットがディスプレイに転送される。この１６
３８４ビットは、各絵素が８ビットを包含すると仮定し
て、２０４８表示絵素についてのデータを表す。しか
し、各走査線は１２８０絵素を必要とするだけであると
仮定する。すると、メモリーの各線上にメモリーの各行
からの７６８絵素を表示することは出来ない。このメモ
リーは他の目的には使いにくく、従って実際上無駄に使
われる。
【００３３】この問題を解決するために、逐次出力レジ
スター１３９は半部に分割され、その各半部がビデオＲ
ＡＭからデータを出力するのに使われる。３２個の直列
レジスター１３９が使われるけれども、メモリーの平面
のうちの一つだけについて説明をするが、すべての平面
が同様に働くことが分かる。レジスター１３９の２個の
半部は、半部Ａ及び半部Ｂと称する。有利なことに、直
列レジスター１３９は、メモリーからスクリーンメモリ
ーの行全体を取って、その行を絵素毎に滑らかで整然と
した流れとしてスクリーンに提示する。
【００３４】前述したように、これが単一の、分割され
ていない直列レジスター１３９で行われるならば、ディ
スプレイの１走査線全体についての情報をビデオＲＡＭ
１３２から直列レジスター１３９へ移動させ、次にスク
リーンのクロッキング速度でスクリーンへシフトさせな
ければならないであろう。そのとき、これは、メモリー
の各行がスクリーンの１本の線（又はその整数倍）だけ
の情報を含むことを必要とする。分割された直列レジス
ターの場合には、これとは異なっており、この場合に
は、ビットをＡセクションからシフトさせながら他のビ
ットをＢセクションに格納し、Ｂセクションからスクリ
ーンへシフトさせながら他のビットをＡセクションに格
納することが出来る。
【００３５】ここで図４を参照すると、その面に４０個
の絵素と、下に数行の絵素とを有するグラフィックスス
クリーン４０１が示されている。ここで使用した数は説
明だけを目的としていて、例としてのグラフィックスス
クリーンの面上の絵素の数（例えば１２８０個）とは全
く似ていないことが理解されなければならない。実際の
数は大きいので、引用する例が、その様な実際の数に近
い数を使用するならば本発明の作用は煩雑になってしま
う。同じことが図５のメモリー５０１についての以下の
説明にも当てはまるが、実際の数を使うシステム構成
は、説明を不明瞭にするだけである。実際、説明の目的
で使用されるメモリー５０１は、絵素に関して、グラフ
ィックススクリーン４０１より少ない列容量（１６）を
持っている。実際には、これは典型的には逆である。
【００３６】暫時余談になるが、線当たり１２８０個の
絵素があって１０２４本の線を有するシステムは、１秒
に６０回の割合で再生され、従って絵素は１2.７nsに１
個の割合で表示されなければならない。２個の４ビット
ＶＲＡＭが１絵素についてのデータを提供する場合に８
ビット絵素を使うと、４個のＶＲＡＭの組が３２ビット
バスに接続される。これは、５0.８ns毎に１回の割合で
（これは１9.６ＭＨｚの周波数である）ＶＲＡＭを刻時
することが必要である。この様な高速でデータが移動さ
せられていると、（直列レジスターに格納し直すなどの
ための）小さな休止も顕著である。その上、この問題
は、クロック回路４１００内のどのクロックにおけるク
ロック速度にも関係する可能性がある。
【００３７】ここで図５を参照すると、メモリー５０１
が示されており、各絵素は４ビットを有する。ここでの
目的上、その様なメモリーユニットが２個使用され、そ
の一つは偶数個の絵素を包含し、一つ（図示せず）は奇
数の絵素を包含するということも仮定する。これは、各
メモリーユニットから４ビットずつ、バスの８ビット
（又は導線）だけを使用する結果となる。また、メモリ
ーが１６列（０ないし１５と称する）だけを有すること
も仮定する。よって、行０にはＡ０〜Ａ１５の名称が付
され、行１にはＢ１〜Ｂ１５の名称が付される。偶数絵
素だけを包含するメモリーユニットに議論を更に限定す
るならば、ビットＡ０は絵素０についてのデータを表
し、ビットＡ１は絵素２についてのデータを表すと考え
ることが出来る。図示されない第２のＶＲＡＭの中のＡ
０ビットは絵素１の情報を包含するので、これが続く。
【００３８】この極めて非現実的ではあるけれども実例
となる実施例によると、図５に示されている様に、（偶
数）絵素０−３０についての情報が行Ａ内にあり、（偶
数）絵素３２−６２についての情報が行Ｂ内にある、等
々、ということになる。ここで、スクリーンの第２行に
必要な絵素を表すスクリーン絵素４０−７９（図４）に
ついての絵素情報をスクリーンに転送したいと仮定す
る。
【００３９】このタスクを達成するために、絵素４０−
７９についての情報は上記したようにメモリーの行Ｂ及
びＣの中にあるので（図５）、システムは、メモリーの
行Ｂをアドレス指定する命令ビットをメモリーに送る。
この動作の結果として、行Ｂからの絵素３２−６２につ
いての絵素情報が直列レジスターに格納されることにな
る。これは図６に示されている。しかし、レジスター全
体がスクリーンにシフトされるべきであれば、ビットＢ
０ないしＢ３もシフトされるけれども、これらのビット
は（図４から分かる様に）スクリーンの行０上にある絵
素３２−３８に属するので、問題が生じる。この問題を
避けるために、メモリー転送を制御するプロセッサ（図
示せず）は、シフトを開始する適切なビット位置を見失
わないようにして、この情報を前記の命令の一部として
メモリーに与える。この位置はタップ点と称せられる。
【００４０】動作の分割レジスターの面を制御するため
にレジスターの第１部分に格納し直すべきとき、即ち、
データが第２部分から除去されつつあって且つデータが
既に第１部分から除去されてしまっているとき、又は帰
線間隔の直後に起こり得る様に第１部分の中のデータが
先のスクリーン行に関連するとき、を知る必要がある。
勿論、レジスターの第２部分に格納し直すべきとき、即
ち、データが第２部分から読み出された後に第１部分か
ら読み出されているときを知ることも必要である。この
機能を達成するために、与えられたときに活動している
直列レジスターの部分を見失わないようにするためにカ
ウンタが使用される。該カウンタが適切に動作するに
は、それは、第１データシフトのレジスターにおける開
始点（タップ点）を知らなければならない。これは必要
なことであって、その理由は、上記したように、出発点
が必ずしもメモリー行の初めにはないことである。直列
レジスターの二つの半部の格納及び再格納を制御するた
めにカウンタを行毎に較正する幾つかのステップを行わ
なければならない。
【００４１】該レジスターの第１半部がデータの送りを
完了したとき該半部はクリアされ再格納が行われること
が出来て、ビットが該レジスターの第２半部から送られ
ている間に新しいデータビットを第１半部に格納するこ
とが出来ることとなる様に、直列レジスターの制御が行
われる。若し、実際に、最初に送られるべきビットが該
レジスターの第２半部、即ちＢ半部の中にあるならば、
Ａ半部に直に再格納が行われなければならない。この事
実も判定されなければならない。その判定は、メモリー
に提供されるアドレス情報から行われ、ビット位置と、
アドレスを指定するのに必要なビットの数とに依存す
る。
【００４２】この問題の例として、或る典型的アドレス
ビット構成が図９及び１０に示されている。図９は、１
０ビットの行及び列アドレスと、これに先立つ３個のバ
ンク選択ビット及び５個の雑アドレスビットとを示す。
図１０は、８ビットの行及び列アドレスビットを示して
おり、これに先立つのは雑アドレスビットだけである。
【００４３】システム構成を適合させるためにマスクが
ユーザーによって作られる。図１１は、図９のアドレス
構成に使用するマスクを示し、図１２は図１０の構成に
利用するマスクを示す。図１３は、２バンク選択ビット
が先行する３タップ点ビット（各半シフトレジスターに
８個、合計１６列）を伴うシステムに使用されるマスク
を示す。これらのビットは、説明のために付加された。
【００４４】図１４は、これらのマスクがどのように使
用されるかを示す。図１５ないし２０は、例を示す。図
１５は、選択されたスクリーン行についての第１絵素４
０が存在している場所であるメモリーの行１、列４につ
いての行及び列アドレスビットを示す。図１５に示され
ているビットワードは、他のアドレスビット０−４、及
びバンクビット５−６も有する。タップ点ビットはタッ
プ点レジスター９１に格納される。タップ点は、最初に
バスに読み出されるレジスター内のビット位置と定義さ
れる。このタップ点は、図１５のアドレス情報から計算
される。この例では、アドレス（０−４）の初めの５ビ
ットは、設計事項として全ての構成について一定される
ので、無視することが出来る。該アドレスの次の１３ビ
ットは、タップ点レジスター９１に転送される（図１
６）。
【００４５】図１７及び１８に示されている様に、図１
４に支配されて、例としてのシステム（図１３）のため
に作られたマスクレジスター９３はマスクシフトレジス
ター９２の中に複写される。このマスクは、バンク選択
ビットの変化のためにタップ点を調整するのに役立つ。
この例では、この様なビットが２個あったので、該マス
クの先頭の２ビットは０である。すると、マスクシフト
レジスター９２の最も右側の位置に１が現れるまで（図
１９）、クロックによりマスクシフトレジスター９２及
びタップ点レジスター９１は右へシフトされる。この動
作はバンクビットをタップ点から除去し、そのとき、こ
れは図２０のタップ点レジスター９１から分かるように
１００になる。
【００４６】これはタップ点カウンタ９４（図２１）に
格納される。シフトされたマスクシフトレジスター９２
（図１９は、タップ点カウンタ９４の何個のビットが重
要であるかを決定する）。このタップ点は、最初にデー
タバスに読み出される直列レジスター内の位置として定
義されるものであるが、図６に見ることが出来、半レジ
スターＡのビットＢ４により制御される絵素４０に対応
する。
【００４７】図１５において最も左の列ビットが０に等
しいので、レジスターＢに対してレジスターＡが選択さ
れる。列アドレスの最も左の位置が１を内蔵していれ
ば、直列レジスターのＢ半部が選択される。シフトされ
たタップ点が選択されると、メモリーシフトクロックＳ
ＣＬＫと関連して動作するクロック２００１は、直列レ
ジスターから読み出されるデータと関連してタップ点レ
ジスター９１をインクリメントする。よって、タップ点
レジスターが全１１１を内蔵するときには、それは図６
の半レジスターＡの位置１１１からのデータがバスに読
み出されつつあることを意味する。これは絵素４６、メ
モリービットＢ７に対応する。半レジスターＢからシフ
トが始まるとタップ点カウンタは０００にオーバーフロ
ーし、該レジスターのメモリー位置Ｂ８ないしＢ１５は
グラフィックスディスプレイに送られる。今記載したレ
ジスター動作は、データの実際のシフトアウトを制御す
るものではなくて、直列レジスターへのデータの再ロー
ドを制御することに注意する必要がある。
【００４８】この時、図７に示されている様に、半分の
レジスターＡはクリアされ、次のメモリー行のメモリー
位置Ｃ０ないしＣ７の情報が半分のレジスターＡにロー
ドされる。この交互動作は、スクリーンが該行の終わり
に達するまで、即ち、絵素７９がスクリーンに送られる
まで、続く。この半行の再格納は、再格納される半行に
おける第１ビットを指すアドレスを必要とする。このア
ドレスは行アドレスレジスター９５のインクリメント可
能なコピーから来る。行アドレスレジスター９５は、タ
ップ点レジスター９１が論理アドレスレジスター９０か
らロードされるときに論理アドレスレジスター９０から
ロードされる。それは、その後、列アドレスの最も左の
ビットにインクリメントされて次の半行を指す。このイ
ンクリメントのためのビット位置（最も左の１の左側の
ビット）を決定するためにマスクレジスター９３が使わ
れる。該アドレスが出力されるとき、この点の右側のす
べてのビットが０であること（シフトレジスターの第１
ビットを指す０タイプアドレスを意味する）を保証する
ためにもマスクレジスター９３が使われる。該カウンタ
がオーバーフローする毎に、このレジスターのアドレス
が出力され、その後インクリメントされる。
【００４９】よって、タップ点ＳＣＬＫクロック２００
１が再び１１１に達し、絵素６２、メモリー位置Ｂ１
５、が絵素７９より小さいときには、タップ点カウンタ
は０００にリセットし、図８に示されている様に、メモ
リービットＣ０ないしＣ７は半分のレジスターＡからバ
スへ転送される。この時、半分のレジスターＢにメモリ
ービットＣ８ないしＣ１５が格納される。しかし、該ク
ロックが再び１１１に到達するときには帰線間隔にも達
し、プロセッサにより決定された通りにスクリーンに読
み出されるべき次の線全体でレジスターがリセットされ
る。この時、サイクルは繰り返し、新しいタップ点が計
算される。
【００５０】絵素行８０〜１１９が次である場合にそう
である様に、読み出されるべき最初のビットがレジスタ
ーのＢ半分内にあることを新しいタップ点が示している
ならば、レジスターのＡ半分は図８に示されている様に
なって、タップ点が位置Ｃ８にある。これは、第１半レ
ジスターＡからのデータの読み出しに続くためにタップ
点カウンタが再び１１１に達して転がる準備のために半
分のレジスターＡを直にクリアしてメモリービットＤ０
〜Ｄ７を格納しなければならないことを意味する。
【００５１】分割されたシフトレジスターＶＲＡＭは、
完全シフトレジスター転送サイクルと分割転送サイクル
との間にＳＣＬＫ信号を使う。このタスクは、これら二
つの転送が、ブランキング期間中にＳＣＬＫ信号が不能
にされているときに順次に行われるべきことを認める。
本実施例は、有益なことに、この二つの転送間の間隔を
識別して、ニブルモードではなくてＳＳＲＴモード時に
パレットＳＳＲＴピンに信号を送るので、この時に該回
路はＳＣＬＫパルスを生成する。この改良は、シフトク
ロック信号ＳＣＬＫの付加的外部制御手段のあるパレッ
ト及びクロック発生器を提供するものである。
【００５２】一つの分割シフトレジスター・アプリケー
ションでは、完全再格納は図２３に示されている様にブ
ランキング時に行われる。そのとき、ＳＣＬＫが再開し
た後に分割再格納が開始される。しかし、これが作用す
るのは、逐次データの流れをシフトレジスター１４０の
第１半部から第２半部へ移動させるのに充分なＳＣＬＫ
パルスが得られる前に分割再格納が行われる場合であ
る。実際にしばしばこうなるけれども、完全に随意の境
界を有することの出来るシステム（例えば水平にパンニ
ング出来るもの）を実現するには、ブランキング後の第
１（又は他の初期の）ＳＣＬＫパルスがポインタを再格
納された半部の外へ移動させるならば課されることのあ
る実時間制約を避けるのが有益である。
【００５３】図２２は、余分のＳＣＬＫパルスを挿入す
るべき期間を特定する論理を示す。ＶＲＡＭ活動状態の
ためにＳＳＶモードビットをセットすることにより示さ
れる分割直列レジスターのＶＲＡＭモードでは、グラフ
ッィクスプロセッサ１２０は、該ＶＲＡＭのために分割
直列レジスター転送サイクルを生成する(この回路にお
いて、グラフッィクスプロセッサ１２０は、テキサスイ
ンスツルメントのグラフィックスシステムプロセッサ
(グラフッィクスプロセッサ)が好ましい)。水平ブラン
キング時に、次のＶＲＡＭ行を初期値設定するために、
規則的直列レジスター転送サイクルが生成される。その
直ぐ後に、図２４の波形 memcy−に示されている様に分
割直列レジスター転送サイクルが続いて、ＶＲＡＭを分
割モードにすると共に、非活動状態の半直列レジスター
が前に表示されたデータではなくて未表示のデータを内
蔵することを保証する。
【００５４】動作を適切な順序で行わせるために、ＶＲ
ＡＭへのＳＣＬＫ入力は、通常転送の終わりのＴＲ−／
ＱＥ−の立ち上がりと分割転送の始めのＲＡＳ−の立ち
下がりエッジとの間に刻時されて、普通の直列レジスタ
ー転送サイクル時に与えられたタップ点が重ね書きされ
ないことを保証する。図２２のデコーダ論理回路２２０
１は、プログラマブル・パレット４０００のビデオバッ
クエンド論理に、このパルスを挿入するべき時を知らせ
る信号を与える。このデコーダ論理回路２２０１は、グ
ラフッィクスプロセッサ１２０に、又はメモリー１３０
又はプログラマブル・パレット４０００に、これらを改
善するものとして適宜物理的に組み込まれ、或いは印刷
配線板１０５上に独立の論理として設けられる。
【００５５】デコーダ論理２２０１は、各グラフッィク
スプロセッサ１２０メモリーサイクルの始まりに主バス
２０５上に出力される状況コードを入力として受け取
る。若し０１００が検出されてグラフッィクスプロセッ
サのＳＦピンが低レベルである（普通のＶＲＡＭ直列レ
ジスター転送を示す）ならば、ＳＡＳ２−が低レベルで
あるときにＬＣＬＫ１の立ち下がりエッジでＳＳＲＴ信
号が高レベルで出力される。これはＴＲ−／ＱＥ−の立
ち上がりエッジと同時である。分割直列レジスター転送
サイクルが生じるまでＳＳＲＴは出力され続ける。該論
理が０１００状況コードを検出すると共にＳＦピンが高
レベルである（分割ＶＲＡＭ直列レジスター転送を示
す）とき、ＣＡＳ２−の立ち下がりエッジでＳＳＲＴ信
号は低レベルに下げられる。プログラマブル・パレット
４０００のビデオバックエンド論理は、ＳＳＲＴの立ち
上がりエッジを使って単一のＳＣＬＫパルスを挿入す
る。
【００５６】図２２において、グラフッィクスプロセッ
サ１２０（好適には、テキサスインスツルメントのＴＭ
Ｓ３４０２０）はビデオメモリーバス１２５によってメ
モリー１３０に接続され、直列レジスター１３９はビデ
オ出力バス１３６によってプログラマブル・パレット４
０００に接続されている。グラフィックスシステム１０
０内の無駄にされるメモリースペースをなるべく少なく
するために、図１〜図２１で説明した分割シフトレジス
ターＶＲＡＭとしてメモリ１３０及び直列シフトレジス
ター１３９を設けるのが有益である。プログラマブル・
パレット４０００は、ビデオメモリーバス１２２及びビ
デオ制御バス１２４によってグラフッィクスプロセッサ
１２０に接続されている。プログラマブル・パレット４
０００のＳＳＲＴ入力は、図２の主バス２０５のＬＡＤ
ライン０−３上の所定のコードを検出するデコーダ論理
回路２２０１の出力により供給される。このデコーダ論
理回路は、グラフッィクスプロセッサ１２０からのブラ
ンキング信号が低レベルであるときに動作可能にされる
だけである。デコーダ論理回路２２０１は、ＲＡＳ（行
アンドレスストローブ）信号の立ち下がりにより刻時さ
れる。該デコーダ論理回路の出力は、ＲＡＳ信号の立ち
上がりにより可能化にされて、プログラマブル・パレッ
ト４０００のＳＳＲＴピンを駆動すると共に図２３及び
２４の波形図を使用して前記のＳＣＬＫパルスの挿入を
行わせる。
【００５７】図２５において、プログラマブル・パレッ
ト４０００が配線ボード１０５上に設けられている。配
線ボード１０５には、１メガビットメモリー１３０とし
てのＶＲＡＭ、グラフッィクスプロセッサ１２０、ＤＲ
ＡＭ１２１、及びクロック回路４１００も備えている。
配線ボード１０５は対向するバスコネクタを備えてお
り、ホストバス１１５のためのものと、ＶＧＡパススル
ーのための特徴コネクタ６５２１とである。随意のイン
ターフェース論理（ＩＦ／論理）１２３は、主チップの
外側に希望されることのある論理機能を供給する。板１
０５は、バス１１５のためのコネクタにより、そのホス
トコンピュータの母板に挿入される。
【００５８】更に配線ボード１０５において、コネクタ
１６５は、ＮＴＳＣ標準複合ビデオ出力を図１のビデオ
ディスプレイ１７０に供給する。同期発生機構が例えば
緑などのカラー出力チャネルの一つに組み込まれてい
る。ＶＧＡパススルーモードは、唯一のモニターでＶＧ
Ａ及び非ＶＧＡディスプレイを提供する。図２６におい
て、コンピューターは母板６５０１を有し、その上にマ
イクロコンピュータチップ６５０２とメモリーチップ６
５０４とが搭載されている。母板６５０１はバス６５０
３に接続されている。ＶＧＡ両立のグラフィックスボー
ド６５０５がバス６５０３により母板６５０１に接続さ
れている。ＶＧＡだけを使用するならば、モニター６５
１１はグラフッィクスボード６５０５上のＤＢ−１５ビ
デオコネクタ６５１２に接続される。板６５０５にはグ
ラフィックス回路が搭載されていて、ＶＧＡ標準に従っ
てカラーコード信号を作る。該回路は母板６５０１上の
マイクロコンピュータチップにより制御される。
【００５９】進歩した非ＶＧＡディスプレイを得るため
に、図１の配線ボード１０５がバス６５０３に接続され
ている。配線ボード１０５は、グラフィックスプロセッ
サ１２０を有し、母板６５０１上の８０３８６などのマ
イクロプロセッサ６５０２による制御に応答する。メモ
リー１３０は、（印刷）配線ボード１０５上に搭載さ
れ、グラフィックスプロセッサ１２０に接続されて、配
線ボード１０５上の印刷配線によりメモリー１３０に接
続されたプログラマブル・パレット４０００のために例
えばテキサツ・インスツルメントＴＩＧＡグラフィック
スアーキテクチャなどの第２のグラフィックス標準に従
ってカラーコード信号を他のビデオ出力バス１３６上に
発生させる。配線ボード１０５上の特徴コネクタ６５２
１は、ＶＧＡバス６５２３によりグラフィックスボード
６５０５上の特徴コネクタ６５２５に接続されている。
特徴コネクタ６５２５は、ＶＧＡ標準に従うカラーコー
ド信号を提供する。板１０５上の特徴コネクタ６５２１
は、ＶＧＡカラーコード信号を入力する。
【００６０】ＶＧＡパススルーのおかげで、モニター６
５１１は不要であり、モニター６５１３はＤＢ−１５ビ
デオコネクタ６５１７に接続されて、ＶＧＡグラフィッ
クス及びＴＩＧＡグラフィックスの両方をユーザーが選
ぶ通りに表示する。プログラマブル・パレット４０００
は、ＴＩＧＡアーキテクチャに従うカラーコードビット
の第１の組を入力するために図２６のメモリー１３０に
接続された第１領域を伴う図３１の入力ラッチ４０１１
を有する。入力ラッチ４０１１は、ＶＧＡ標準に従うカ
ラーコードビットの第２の組を入力するために特徴コネ
クタ６５２１に接続された第２領域を有する。図３１の
ルックアップ・テーブル・メモリー４０２１は、入力レ
ジスター４０１１からのカラーコードに応答してカラー
データワードを供給する。選択回路４０５１が入力ラッ
チ４０１１とルックアップ・テーブル・メモリー４０２
１との間に接続されている。選択回路４０５１は、制御
レジスター４３７１を介してグラフィックスプロセッサ
１２０へビデオメモリーバス１２２を介して接続される
ことにより、選択された第１又は第２のグラフィックス
標準に従って選択されたビデオ出力バス１３６又はバス
６５２３上の選択されたカラーコードをルックアップ・
テーブル・メモリー４０２１へ転送するべく制御可能で
ある。
【００６１】ＩＢＭ両立のＰＣ（パーソナルコンピュー
ター）などの典型的な８０３８６に基づくコンピュータ
ーのハードウェア及びソフトウェアの作動態様の故に、
該ＰＣの直後のブートアップ動作（boot-up opetration
s)は図２６のＶＧＡグラフィックス板６５０５を探して
強化されるが、これはＩＢＭコンパチブルＰＣにおいて
標準の板として設けられる。ＶＧＡグラフッィクスボー
ド６５０５がＩＢＭコンパチブルモニター６５１１に接
続されるならば、配線ボード１０５への接続のために別
のモニター６５１３が必要である。ブートアップ時に、
ＰＣのＣＰＵは、ＶＧＡグラフィックスボード６５０５
を発見して、テキストをモニター６５１１上に置く始動
シーケンスを行う。その後、高解像度グラフィックスが
要求されたとき、システムはＶＧＡモニター６５１１を
オフにし又は該モニターを使わず、モニター６５１３を
動作可能にする。各モニター６５１１及び６５１３を同
種の装置とすることが出来るので、多くの場合、単一の
モニターを使用するのが望ましい。両方のグラフィック
スボート６５０５及び配線ボード１０５を唯一のモニタ
ーと共に使う場合には、ＶＧＡパススルー・モードは、
始めに表示されるプロンプトなどのＶＧＡデータを見る
ことを可能にする。ＶＧＡパススルーは、有益なこと
に、プログラマブル・パレット４０００上に又は配線ボ
ード１０５上の何処かにＶＧＡ自体を設ける必要を無く
する。ＶＧＡ板６５０５は、ブートアップ時に母板６５
０１上のＣＰＵに応答し、プログラマブル・パレット４
０００に設けられたＶＧＡパススルーモードにより始め
のテキスト及び始めのプロンプトをモニター６５１３に
直接与え、このとき配線ボード１０５により与えられる
高解像度モードに転換することが出来る。よって、ＶＧ
Ａグラフィックスボード６５０５及び高解像度の配線ボ
ード１０５のために別々のモニターを設ける必要はな
い。配線ボード１０５は、ＶＧＡパワーアップ初期値設
定ソフトウェアやその他のＶＧＡの複製を必要としな
い。
【００６２】また、ＶＧＡパススルー・モードは、ＶＧ
Ａコンパチブル・アプリケーションソフトウェアをマイ
クロプロセッサチップ６５０２により実行し、ＶＧＡグ
ラフィックスをグラフィックスボード６５０５により又
は母板自体のうえに作ることを可能にし、このときＶＧ
ＡグラフィックスはＶＧＡパススルー・モードで配線ボ
ード１０５を通される。高解像度モードが呼び出される
とき、グラフィックスは、母板６５０１上のマイクロプ
ロセッサチップ６５０２により制御されるが、グラフィ
ックスプロセッサ１２０（ＴＩＧＡ ＴＩグラフィック
スアーキテクチャを使用するテキサツ・インスツルメン
ト社製のＴＭＳ３４０１０又は３４０２０グラフッィク
スプロセッサなど）により組み立てられ、メモリー１３
０及びプログラマブル・パレット４０００を通されてモ
ニター６５１３へ送られる。
【００６３】このパススルー改良点は、ＶＧＡ又はＴＩ
ＧＡの特別の特性には依存しない。従って、二つ以上の
グラフィックスアーキテクチャ、標準又は方法を収容す
ることが出来る。８／６−デジタル−アナログ変換器幅
選択特徴及びＶＧＡパススルー特徴の両方が有利に協働
する。ＶＧＡは、基本６ビット・グラフィックス幅と、
より広い８ビット特徴とを有する。ＶＧＡでは、この６
ビットは各バイトの下位端部にある。ルックアップ・テ
ーブル・メモリー４０２１にカラーデータワードが格納
されるとき（ＶＧＡでは基本６ビットが使われるときに
各バイトの最下位６ビットになけれはならないＶＲＡＭ
カラーコードでルックアップ・テーブル・メモリー４０
２１にアクセスするのに対して）、各カラーデータワー
ドについてのデータはパレットの最下位６ビットに到達
する。しかし、出力は、最下位６ビットが各カラーデー
タワードの３バイトの最ホスト６ビット位置に格納され
る場合になる様になされるべきである。この８ビット／
６ビットの選択は、ルックアップ・テーブル・メモリー
４０２１の６個の最下位ビットをしてデジタル−アナロ
グ変換器の最ホスト入力を駆動せしめる。ルックアップ
・テーブル・メモリー４０２１の記憶場所に最初に格納
するための８／６選択とは異なって、ＶＧＡパススルー
・モードは、内部多重化を有利に迂回して６個のＶＧＡ
カラーコードＶＲＡＭビットが真っ直ぐにルックアップ
・テーブル・メモリー４０２１アドレス入力デコーダに
行ってカラーデータワードにアドレスするのを可能にす
る。一組の特徴は、パレットアクセスのためのＶＧＡパ
ススルーによるＶＧＡビットへの干渉を回避するととも
に、信号対雑音比を最高にするためにＶＧＡ信号につい
て可能な最高の出力をデジタル−アナログ変換器に生成
させる（８／６選択特徴）。
【００６４】ブートアップ時には、プログラマブル・パ
レット４０００は、ケーブル６５２３を介してＶＧＡ特
徴コネクタ６５２５に接続されたＣＬＫ０クロック入力
に対して懈怠するので、プログラマブル・パレット４０
００は、そのドットクロックをＶＧＡグラフッィくボー
ド６５０５から得てＶＧＡ絵素に同期化される。ケーブ
ル６５２３は絵素をラインＶＧＡ０−７に送るだけでは
なくてＶＧＡ水平及び垂直同期信号をも送り、これらの
信号は図２７のマルチプレクサ６６１１によって選択さ
れてプログラマブル・パレット４０００のＨＳＹＮＣ及
びＶＳＹＮＣ入力に供給される。ＶＧＡブランキング信
号もテーブル６５２３によって供給される。有利なこと
に、マルチプレクサ６６１１の機能はＶＧＡグラフッィ
くボード６５０５上の、そして既にグラフィックスプロ
セッサ１２０内の、３状態バッファーにより潜在的に実
現されるのに対して、ブランク信号ＢＬＡＮＫ−及びＶ
ＧＡＢＬＡＮＫ−の両方は、その『もっとしばしば臨界
的なタイミング』（often-more-critical timing) の故
に選択のために好適な実施例のプログラマブル・パレッ
ト４０００ではチップ上でもたらされる。
【００６５】プログラマブル・パレット４０００は、図
２８の改良されたコンピューターグラフィックスシステ
ムに配慮するニブルモードを有する。図２８において、
ホストコンピュータ１１０はデータをホストバス１１５
を介してグラフッィクスプロセッサ１２０に供給する。
グラフッィクスプロセッサ１２０は２個のメモリー１３
０Ａ及び１３０Ｂを制御する。メモリー１３０Ａは４個
のＶＲＡＭセクションを有し、並列に作動する４ビット
・ニブル幅シフトレジスター１３９Ａ（図示せず）があ
って１６ビットの出力を供給し、該出力は、ビデオディ
スプレイ１７０に信号を供給するプログラマブル・パレ
ット４０００内の４バイト幅入力ラッチ４０１１の各バ
イトの４個の高レベル・ニブルに接続されている。メモ
リー１３０Ｂも、ニブル幅出力を各々有する４個のＶＲ
ＡＭセクションを有し、その１６ビットの出力は入力ラ
ッチ４０１１の４バイトの低レベルの４個のニブルにそ
れぞれ接続されている。ニブルモードでは、プログラマ
ブル・パレット４０００はメモリー１３０Ａとメモリー
１３０Ｂとの間で切り換わって例えば２個のイメージの
間で切り換わる。ＮＦの高レベルは入力のために４個の
高レベル・ニブルを選択し、ＮＦの低レベルは入力のた
めに４個の低レベル・ニブルを選択するので、ニブルフ
ラグＮＦ入力は、その切替えを制御する。有利なこと
に、同一システム内の、異なるニブルが格納されたメモ
リー１３０Ａと１３０Ｂの同一の対を使用して、２個の
イメージのための４ビット・カラーコードの代わりに１
個のイメージのための８ビット・カラーコードを生成す
ることが出来る。この後者の２イメージ動作を達成する
ために、４個の８ビット・バイトでカラーコードを送出
するようにラッチ４０１１に要求するモード・ビットが
制御レジスター４３７１に格納され、下記の表６との関
連で後述する他の制御レジスター４３９８でニブル・モ
ード・ビットがゼロにされる。
【００６６】別のニブル・モードでは、高レベル・ニブ
ル及び低レベル・ニブルは入力ラッチ４０１１の相対す
る半部に入力される。高レベル・ニブル又は低レベル・
ニブルを選択するモードを持つために、又は所望のとき
に高レベル半部及び低レベル半部からのニブルを結合さ
せるために選択回路が設けられている。好適な高レベル
−低レベル−高レベル−低レベル−高レベル−低レベル
−高レベル−低レベル実施例において、又は代わりに高
レベル−高レベル−高レベル−高レベル−低レベル−低
レベル−低レベル−低レベル実施例において、又はその
他の随意の実施例のニブルの混合において、プログラマ
ブル・パレット４０００は、有利なことに、ニブル入力
の高レベル−低レベル状態に応答すると共に入力ラッチ
４０１１とルックアップ・テーブル・メモリー４０２１
との間に接続されて、該ニブル入力の高レベル状態又は
低レベル状態に応じて該入力ラッチの複数のバイトから
の高レベル・ニブルを該ルックアップ・テーブル・メモ
リーへ送り又は該ラッチの複数のバイトからの低レベル
・ニブルを該ルックアップ・テーブル・メモリーへ送る
ニブル回路を提供する。
【００６７】プログラマブル・パレット４０００の好適
な実施例では、図２８の高レベル／低レベルＮＦ入力は
図２２のＳＳＲＴ入力と機能的に組み合わされる。図３
１は、プログラマブルなニブル選択ピンＳＳＲＴ／ＮＦ
として組み合わされたこれらの入力を示し、この機能は
制御レジスター４３９８により確立される（表６を参照
のこと）。一つのピンの多機能性は、余分のピンを設け
る必要がないことを意味しており、従って、アプリケー
ション上の理由からパッケージに許される最大数のピン
が与えられたときのプログラマブル・パレット４０００
の機能性を高める。
【００６８】ＳＳＲＴは１２８０×１０２４程度の解像
度で有益であり、ニブル・フラグは１Ｋ×７６８程度の
解像度で有益であるので、これらの機能ＳＳＲＴ及びニ
ブル・モードは、本実施例では相互に排他的であると考
えることの出来るものである。ＳＳＲＴパルス挿入が最
初に意味をなすのは、ニブル・フラグが使われるときよ
り高い解像度である。１２８０は２の冪ではない第１線
解像度であるので、これらは異なる解像度で落ち着く。
これは、２０４８絵素幅の走査線を記憶するように構成
されたＶＲＡＭを使用するならば、分割シフトレジスタ
ー転送を図１〜図２４に示されている様に使用しない限
りはＶＲＡＭスペースを効率的に使えないということを
意味する。線０の終わりは線１の始まりと一致し、イメ
ージ全体がＶＲＡＭの中に圧縮される。よって、２０４
８のうちの始めの１２８０は線１であり、次の７６８は
その２０４８を完全なものとし、残りは次の線上にあ
り、タップ点は線毎に異なる。
【００６９】ニブル・モードは低解像度に限定されるも
のではなく、もっと広い（例えば３２ビット）データ経
路に分散された絵素当たり４ビットのあるロー・エンド
（low-end system) のシステムに特に有益である。その
様なロー・エンドのシステムにおける一つの選択肢とし
て、その３２ビットデータ経路を通して絵素当たり追加
の４ビットを提供するモジュールを付加するのが望まし
いことをユーザーは理解するであろう。ニブル・フラグ
は、メモリー１３０Ｂを付加し、既に存在するメモリー
１３０Ａからプログラマブル・パレットへの結線を変更
しないことによって、切替え可能な２イメージ・ニブル
絵素能力又は絵素当たり８ビット能力のいずれか又は両
方をもたらすために図２８の様なロー・エンドのシステ
ムから追加のモジュールを差し込むことが出来るように
する。よって、この二つの機能を、これらが相互に排他
的であるかの如くに組み合わせることを可能にする実用
的且つ技術的な分割線がある。
【００７０】図２９及び３０は、種々の用途のある画像
システムプロセッサの種々の実施態様を示す。例えば、
図２９は、複数の入力装置及び出力装置を有する個人用
卓上イメージング・コンピューターを示す。このシステ
ムは、パーソナルコンピューター又はワークステーショ
ン、ファクシミリシステム、プリンタシステム、及びＯ
ＣＲ（光学キャラクター認識システム、及び汎用イメー
ジ認識システムとして、全て一つで、作用する。図に示
されている様に、光学装置４９０７及び電荷結合素子イ
メージセンサーＣＣＤ４９０６で複写用の物体又は文書
４９０８の像が映され又は感知される。ＣＣＤ４９０６
は、提示されたイメージに応じて電気入力信号を作る様
になっている光感知素子の例として作用する。この感知
された情報はＡ／Ｄデータ収集ユニット４９０４でアナ
ログからディジタル情報に変換されるが、このユニット
は、１９８９年１１月１７日に出願された特許第5，47
1,592号（参照により本書の一部とする）のイメージン
グ・システム・プロセッサを含むイメージングシステム
４９００に、感知されたディジタル情報を与える。この
イメージングシステム４９００は、該光感知素子に結合
されて該イメージに応答してディスプレイ制御信号とカ
ラー情報を表すカラーコードとを生成する処理回路の多
くの例のうちの一つである。
【００７１】コントローラエンジン４９０５は、ＣＣＤ
４９０６及びプリント組立体４０９０の両方に所要のタ
イミング信号を与える。このプリント組立体は文書４９
１０を提供する。他の入力又は出力能力は、他のユニッ
トへの通信を行う変復調装置４９０１により示されてい
る電話線である。変復調装置４９０１は、該電話線又は
無線リンクなどの通信経路へ、又は他のコンピューター
やその他の電子装置へ、カラーデータワードから成るカ
ラー情報を中継するためにイメージングシステム４９０
０に接続されている。制御コンソール４９０２は、キー
ボード、マウス又はその他の前述したイメージング装置
から成る。ユーザーに情報を提供するためにＬＣＤ又は
ＣＲＴ表示装置４９０３が使われる。ディスプレイ４９
０３は、イメージングシステム４９００及びプリント組
立体と、イメージ情報バスにより接続されており、これ
は、処理されたイメージのデータを包含する。プログラ
マブル・パレット４０００は、イメージングシステム４
９００から情報を得て、ラスター走査ＣＲＴモニターな
どのカラーディスプレイ装置４９２１にディスプレイ出
力を供給する。
【００７２】図３０はホスト５２０５を伴う回路網構成
におけるイメージングシステム５２００の適用を説明す
るものであり、該ホストは、遠隔地で又は何らかの中央
オフィスでオフラインで収集されてバッファー５２０１
に分配されるイメージ情報を提供し、これは、その後、
イメージシステム（ＩＳＰ）５２００に情報を提供する
イメージグＰＣ構成に使用される。情報を得る代わりの
方法は、前置プロセッサ５２０６と関連して作用する選
択可能なカメラ５２１１又はスキャナ５２０７を介す
る。このイメージングシステムの形は、有利なことに、
回路網イメージ収集装置による資源共有を可能にする。
プリンタインターフェース５２０３と、プリンタメカニ
ズム５２０４へのその接続とを介してプリンタポートも
設けられており、これは、イメージ又は強化されたイメ
ージに加えて文字又はグラフの情報を含む複合文書をユ
ーザーがイメージングシステム５２００を介して印刷す
ることを可能にする。メモリー５２０２は、イメージン
グシステム５２００内のメモリーを補う。プログラマブ
ル・パレット４０００は，システムバス５２１３に接続
されており、アナログカラー信号をカラーディスプレイ
装置５２２１に提供する。このカラーディスプレイ装置
５２２１はＣＲＴモニターとして示されているが、カラ
ープリンタなどの随意のカラーディスプレイ装置であっ
てもよく、これはカラーコードに応じてのカラーデータ
ワードの参照により改善される。
【００７３】動作時に、カメラ５２１１は、２という
数、又は勝利のＶを知らせる２本の上に伸ばした指を示
す手Ｈのイメージを感知する。前置プロセッサ５２０６
及びイメージングシステム５２００は、イメージ鮮明化
アルゴリズムを走らせ、且つ、鮮明化されたイメージ上
にイメージ認識ルーチンを走らせる。該システムは、シ
ステムにより認識された数ＴＷＯの文字数字オーバーレ
ー５２３５及び魅力的な多色グラフィックス背景５２３
３と共に上に上げた手Ｈのカラーイメージ５２３１を表
示する。
【００７４】全チップが制御される多様なプロセッサメ
モリー構成及び動作モードと接続された単一のチップ上
に並列処理及びメモリー相互作用の全てが利用できるイ
メージ処理システムのコンパクトな構造は、該イメージ
ングシステムの、ＡＳＣＩＩ入力及びイメージデータ入
力を受け取って、その２種類のデータを同時に利用する
能力に寄与する。プログラマブル・パレット４０００
は、該イメージ処理システムの柔軟性及び機能性を更に
向上させる。ユーザーは、ＡＳＣＩＩコードでキーボー
ドその他のあり触れた方法で情報を得ると共に、カメラ
５２１１やビデオレコーダー装置やその他のイメージン
グコード入力を使用する種類のビデオ入力などの視覚又
はビデオソースから情報を得てスプレッドシート及びそ
の他の情報を利用することが出来る。ビデオ入力をテー
プ、ディスク又はその他の媒体上に記録し、情報がコン
ピューターに提示されるべく現在記憶されているのと同
じ態様で記憶させることが出来る。
【００７５】イメージングシステムが持つことの出来る
特徴の幾つかは、１）カメラ、スキャナ及びその他のセ
ンサーからイメージを収集すること、２）文書内の情報
又は対象を理解すること、３）文書又は絵から関連する
情報を抽出すること、４）データベースを通ってイメー
ジ及び文字文書を組み合わせること、５）ジェスチュア
認識などの高等なイメージングインターフェースを提供
すること、である。
【００７６】該システムは、該システムに入力された情
報を読んで、他のシステムで更に処理することなく該情
報の内容を直に抽象することが出来るので、即座のデー
タベースを作るのに有益である。これにより、格納前に
は識別されていなかった特定のワードを単に突き合わせ
ることによりアクセスすることの出来るデータベースが
作られる。これは、ワードを越えて幾何学的形状、絵に
拡張することが出来、多くの用途において有益である。
例えば、カタログや新聞を走査して、全ての樹木や全て
の赤い車や高速道路上の或るサイズ以上の全てのトラッ
クなどの特定の物体を発見する様にシステムを設計する
ことが出来る。そのとき概念的には、データベースは、
ワード、物体、及び、イメージングプロセッサが抽象し
てユーザーに役立つようにする形状により形成される。
【００７７】イメージング能力のあるこの様なシステム
の一つの効用は、単に画をシステムにより走査させるこ
とによって静止画及び動画の両方及びビデオをシステム
又は文書に統合できることである。その後、情報を抽象
して、ユーザーの制御下で更に処理を行わせるために出
力をイメージングシステムに利用出来る様にする。図示
のシステムの下で多くのイメージング能力が利用できる
理由の一つは、単一のチップが、システムの実質的に即
時の再構成を考慮するクロスバースイッチの下で全てア
クセス可能な、数個のメモリーと並列に動作する数個の
プロセッサを内蔵していることである。これは、これま
で知られていなかった程度の力と柔軟性とを与えるもの
である。これは、これまで知られていなかった種類のサ
ービスを提供するために他の処理能力と関連させて利用
することの出来るイメージング処理能力の量の巨大な増
加を考慮に入れるものである。このことの例は、写真及
びその他のイメージの復元や、背景中の異質な材料を除
去して鮮明な或いは送りイメージングより鮮明な受信イ
メージングを作る様なファクシミリ文書の浄化である。
主として一つの動作ユニットの中に処理能力が組み込ま
れているので、このシステム全体を割合に小さなパッケ
ージに詰め込むことが出来る。バンド幅制限や、例えば
配線接続部などの他の物理的制限が無くなる。
【００７８】この思想の拡張は、図３０に示されている
様に入力のために表示装置の上でユーザーが指を振り動
かすことが出来る様に、手首に載せることの出来る小さ
なユニットにイメージングシステムを組み込み、大きな
ビデオ表示装置が小さくて平らなパネル表示装置と置換
することである。イメージングシステムは、前述した様
に、種々の運動を認識し、その運動を入力に変換する。
これは、キーボード及びその他の機械的入力装置の問題
を実際上無くし、それらを入力としての視覚イメージと
置き換える。この場合、入力は、二重の目的に役立つ表
示装置であっても良い。これは、光学的キャラクタ認識
を、現在利用されているよりも重要な道具にする。
【００７９】この改良されたプログラマブル・パレット
４０００においては、アーキテクチャは水平周波数クロ
ック分配から自由となる。ＣＡＤ／ＣＡＭワークステー
ション、イメージ及びビデオ処理におけるアプリケーシ
ョンは、このアーキテクチャに適している。図３１にお
いて、プログラマブル・カラーパレットチップ４０００
は入力ラッチ４０１１を有し、このラッチは、入力ピン
Ｐ０−Ｐ３１の３２ビット幅の組と、ビデオ制御バス１
２４からのロー・アクティブ（low active) のＨＳＹＮ
Ｃ−、ＶＳＹＮＣ−及びＢＬＡＮＫ−入力とに接続され
ている。レジスターマップ４０１３は、読み出しストロ
ーブ及び書込みストローブのための入力（ＲＤ−、ＷＲ
−）と、デコード及び制御回路４０１５への４個のレジ
スター選択入力ＲＳ０−ＲＳ３と、プログラマブル・パ
レット４０００への格納又は該チップのプログラミング
のためのビデオメモリーバス１２２へのデータピンＤ０
−７とを有する。
【００８０】デコード及び制御回路４０１５は、プログ
ラマブル・パレット４０００をパワーアップ及びＲＥＳ
ＥＴからの復帰で構成し、更に８／６選択ピンを有す
る。この８／６ピンは、２５６×２４ルックアップ・テ
ーブル・メモリー４０２１への８又は６ビット幅データ
経路を選択するのに使われる。この８／６−入力が低レ
ベルに保たれているとき、データバスの最下位６ビット
は内部的に２ビットだけシフトアップされてホスト６ビ
ットを占め、底の２ビットが０にされる。この動作は、
デジタル−アナログ変換器（ＤＡ変換器）４０３１、４
０３３及び４０３５の最大範囲を利用する。
【００８１】クロック選択回路４０４０は図２５のクロ
ック回路ロ４１００からの５個のクロック入力ＣＬＫ０
−３及びＣＬＫ３−を有し、入力クロック選択レジスタ
ー４３６１によってプログラムされる。クロック選択回
路４０４０は、出力クロック選択レジスターＯＣＳ４３
６３からのデコードによりプログラムされるクロック制
御ブロック（「プログラマブルな分周器」とも呼ばれ
る）４０４１にクロックパルスを供給する。それぞれの
シフトクロックＳＣＬＫ及びビデオクロックＶＣＬＫの
ための２個の出力バッファー４３４１及び４３４３がク
ロック制御ブロック４０４１により供給される。
【００８２】パワーアップで使われるクロック・ソース
は、入力ピンで指定され、後にソフトウェア選択で無効
にされることが出来る。ドットクロック周波数は、ビデ
オディスプレイ１７０への絵素レートである。約１００
ＭＨｚ以上では、現在のところ、ＥＣＬ発振器はＴＴＬ
発振器より容易に利用することが出来る。よって、好ま
しくはプログラマブル・パレット４０００は、コモンモ
ード除去を達成するために互いの逆である２個の信号を
供給するＥＣＬ発振器のかめの入力の標準モードである
差動入力又はシングルエンドＴＴＬ入力を受け取ること
が出来る。これは２個のピンＣＬＫ３及びＣＬＫ３−を
利用する。よって、例えば１３５ＭＨｚドット・クロッ
ク速度を得るために駆動されるピンが２個ある。入力選
択レジスター４３６１をプログラムすることにより、ピ
ンＣＬＫ３及びＣＬＫ３−をシングルエンドＴＴＬに構
成してクロック入力の柔軟性を高めることが出来る。
【００８３】異なるスクリーン解像度は、互いの倍数で
ないドットクロック速度を要求するので、本選択回路
は、異なるドットクロック周波数を発生させるためだけ
の分周回路の代替の実施例に比べて利益をもたらす。複
数の発振器とクロック選択回路４０４０との使用は、入
力発振器周波数を取って、それをより高い周波数レベル
に高める位相ロックループの代替実施例より安定したク
ロックを提供すると考えられる。しかし、将来は、ＰＬ
Ｌ技術は、その様にして得られた高い周波数レベルにお
けるビデオの目的のために一層の安定性を与えることが
出来、従って代替の実施例である。
【００８４】図２５及び３１の実施例において、複数の
所望の周波数が選択される。各周波数はビデオディスプ
レイ１７０の一つの種類としてのモニターの所望の解像
度に対応する。よって６４０×４８０解像度は２５ＭＨ
ｚ発振器を必要とする。１０２４×７６８解像度は６４
ＭＨｚ発振器で得られる。換言すると、後者の解像度を
得るために該モニターは６４ＭＨｚのドットクロック速
度を与えられる。
【００８５】３２０×２００から１６００×１２００に
及ぶ今日の解像度及び将来の改良はプログラマブル・パ
レット４０００によって効果的に支えられる。プログラ
マブル・パレット４０００のクロック選択特徴は、異な
る解像度の多様なシステムのいずれかを改良するために
使用されるべくプログラムすることを可能にするもので
あり、その適用の幅を広げる。
【００８６】例えば、医療用イメージング技術は、高い
解像度を必要とし、プロセッサの速度の重要性は低い。
高解像度は多数の絵素を意味し、それを生成するために
プロセッサの大量の能力を使うので、兼ね合いが必要で
ある。一方、ＣＡＤ／ＣＡＡＭアプリケーション（コン
ピューター支援設計及びコンピューター支援製造）は高
速ドロー・レート（draw rates) を必要とし、より低い
解像度が許容出来る。種々のハードウェア及びソフトウ
ェアアプリケーションを支えるために、プログラマブル
・パレット４０００は種々の解像度をささえるのが望ま
しい。これらの解像度の各々は、特別の入力ドットクロ
ック周波数を意味する。
【００８７】選択回路４０５１は、有利なことに、利用
可能なＲＡＭの量にプログラマブル・パレット４０００
を適合させる。例えば、５１２Ｋのメモリーだけが利用
可能であるならば、入力Ｐ０−１５に接続された１６ビ
ット幅の絵素バスを使って４ビット平面を伴う１０２４
×７６８モードを実施出来る。後日に５１２Ｋのメモリ
ーを更に付加すれば、他の１６ビットＰ１６−３１が使
われ、絵素バス速度を高めずに８ビット平面を伴う１０
２４×７６８モードが実施される。
【００８８】シフトクロックＳＣＬＫ及びビデオクロッ
クＶＣＬＫは、表３ｂに示されている比によりドットク
ロックからプログラマブルに分周される。ドットクロッ
クからシフトクロックへの分周比は、バス・ロード当た
りの絵素数に等しいが、その理由は、シフトクロック関
連パルスＬＯＡＤが複数の絵素を同時に入力ラッチ４０
１１に入力し、一方、ドットクロックは、ルックアップ
・テーブル・メモリー４０２１への絵素毎のカラーコー
ドの選択回路４０５１による一層高速の多重化転送を制
御するからである。
【００８９】レジスターマップ４０１３は、入力クロッ
ク選択レジスター４３６１、出力クロック選択レジスタ
ー４３６３、mux 制御レジスター４３７１、読み出しマ
スクレジスター４３５３、ページレジスター４３９９、
読み出し及び書込みモードのためのＲＡＭアドレスレジ
スター４３５１、Ｒ，Ｇ，Ｂバイトをルックアップ・テ
ーブル・メモリー４０２１に入力するためのカラーパレ
ットデータ保持レジスター４３９１、なかんずく同期出
力のために同期論理４３９３を構成する汎用制御レジス
ター４３９８、及び累算値及びアナログ比較のための試
験レジスター４３９５を包含する。
【００９０】図３１はブランキング・サンプリング回路
４３８４も示す。選択回路４３８６はＶＧＡＢＬＡＮＫ
−又はＢＬＡＮＫ−を選択する。ＶＧＡのためのブラン
キングは、遅延回路４３２１で固定したスイッチ選択さ
れる遅延を与えられる。ブランキングＢＬＡＮＫ−は、
０−３２ドットクロック周期モード依存可変遅延回路４
３２２を通過し、次に遅延回路４３２１における遅延を
通過する。同期信号ＶＳＹＮＣ−及びＨＳＹＮＣ−は、
同期論理(sync logic)４３９３をＨＳＹＮＣＯＵＴ及び
ＶＳＹＮＣＯＵＴ出力に供給する遅延回路４３２２、４
３２１において同様のモード依存遅延と、それに続く固
定したスイッチ選択される遅延により遅延される。
【００９１】ＴＬＣ３４０７５グラフィックスインター
フェースチップは、グラフィックスシステムに普通に随
伴している全ての高速タイミング、同期、及び多重化論
理を一つの素子に組み込み、斯くしてチップ総数を大幅
に減らすことによって、より高度の集積を行って、シス
テムのコストを低くするように設計されている。すべて
の高速信号（クロックソースを除外する）はチップ上に
包含されるので、高周波ノイズについての考慮事項は簡
単になる。回路修正を要することなく３２、１６、８及
び４ビット絵素バスを収容することを可能にする絵素多
重化方式を通じて最大限の柔軟性が与えられ、これは利
用できるいろいろな量のビデオＲＡＭについてシステム
を容易に再構成することを可能にする。データを１、
２、４又は８ビット平面に分割することが出来る。該素
子は、ＩＭＳＧ１７６／８及びＢｔ４７６／８カラーパ
レットとソフトウェア両立する。図３３を見よ。
【００９２】該素子は、独立のＶＧＡバスを特徴とし、
のこバスは、外部データ多重化を要することなく殆どの
ＶＧＡ支援されるパーソナルコンピューターの特徴コネ
クタからのデータをパレットに直接供給することを可能
にするものである。これにより、しばしば母板上にある
既存のグラフィックス回路を利用することにより交代グ
ラフィックス板は『下方両立』（downwards compatibl
e) であり続けることが出来る。
【００９３】２４（３×８）ビットのカラー情報が絵素
ポートからデジタル−アナログ変換器（ＤＡＣ）へ直接
転送される真カラーモードも設けられている。この動作
モードでは、絵素バスの残りの８ビットを使ってオーバ
ーレー機能が設けられる。ＴＬＣ３４０７５は、二重端
子付き７５Ωラインを直接駆動することの出来る三重８
ビット・ビデオＤＡ変換器と共に２５６×２４カラール
ックアップ・テーブルを有する。同期発生機能が緑出力
チャネルに組み込まれている。Hsync 及びVsyncは、該
素子を通じて供給され、モニターにスクリーン解像度を
示すために随意に反転される。１、２、又は４ビット・
パネルが使われるときには、パレットアドレスの追加の
ビットを提供するためにパレット・ページ・レジスター
が使われる。これにより、唯一のＭＰＵ書込みサイクル
でスクリーンの色を変化させることが出来る。
【００９４】刻時は４個の入力（ＴＴＬが３個、及びＥ
ＣＬ／ＴＴＬ両立が１個）のうちの一つを通じてもたら
され、ソフトウェア選択可能である。ビデオ及びシフト
クロック出力は、選択されたクロック入力のソフトウェ
ア選択された分周比を提供する。ＴＬＣ３４０７５は、
ＶＲＡＭ素子の直列ポートに直結されることが出来、分
離した論理を不要とする。分割シフトレジスター転送の
ための支援も設けられている。 １ 回路解説 1.１ ＭＰＵインターフェース プロセッサインターフェースは、読み出し及び書込みス
トローブ（ＲＤ−，ＷＲ−）、４個のレジスター選択ピ
ン（ＲＳ０−ＲＳ３）、及び８／６選択ピンを介して制
御される。この８／６ピンは、カラーパレットＲＡＭへ
の８ビット又は６ビット幅のデータ経路を選択する。８
／６ピンが低レベルに保たれていれば、データバスの最
下位６ビットは内部的に２ビットだけシフトアップされ
て出力ＭＵＸでホスト６ビットを占め、そのとき底の２
ビットは０にされる。この動作は、デジタル−アナログ
変換器の最大範囲を利用するために実行される。
【００９５】内部レジスターマップが表１に示されてい
る。ＭＰＵインターフェースは非同期に動作し、データ
転送は内部論理によって同期化される。全てのレジスタ
ー記憶場所が読み出し及び書込み動作を支援する。 〔表１〕 内部レジスターマップ RS3 RS2 RS1 RS0 MPUによりアドレス指定されるレジスター 0 0 0 0 パレットアドレスレジスター − 書込みモード 0 0 0 1 カラーパレット保持レジスター 0 0 1 0 絵素読み出しマスク 0 0 1 1 パレットアドレスレジスター − 読み出しモード 0 1 0 0 予備 0 1 0 1 予備 0 1 1 0 予備 0 1 1 1 予備 1 0 0 0 汎用制御レジスター 1 0 0 1 入力クロック選択レジスター 1 0 1 0 出力クロック選択レジスター 1 0 1 1 MUX 制御レジスター 1 1 0 0 パレットページレジスター 1 1 0 1 予備 1 1 1 0 試験レジスター 1 1 1 1 リセット状態 1.２ カラーパレット カラーパレットは、ＲＡＭとの間のデータの読み書きの
ために一つの内部８ビットレジスターによりアドレス指
定される。これらのレジスターは、ＲＡＭ転送後に自動
的にインクリメントされて、パレット全体がアドレスレ
ジスターの只１回のアクセスで読み書きされることを可
能にする。アドレスレジスターがＲＡＭ内の最後の記憶
場所を越えてインクリメントするとき、それは第１記憶
場所（アドレス０）にリセットされる。ＲＡＭへの全て
の読み書きアクセスはＳＣＬＫ、ＶＣＬＫ、及びドット
クロックに対して非同期であるが１ドットクロック以内
に行われるので、ディスプレイに顕著な乱れを生じさせ
ない。
【００９６】カラーＲＡＭは各記憶場所について２４ビ
ット幅であり、各カラーについて８ビット幅である。全
てのＭＰＵアクセスは８ビット幅であるので、６ビット
・モードが選択されたときでも（８／６−＝０）カラー
パレットに格納されるデータは８ビットである。６ビッ
ト・モードが選ばれたならば、カラーパレット内の２個
のＭＳＢは、書き込まれる値を持つ。しかし、若しそれ
らが６ビット・モードで読み戻されるならば、この２個
のＭＳＢは０となる。カラーパレットの後の出力ＭＵＸ
は、６個のＬＳＢビットを６個のＭＳＢ位置へシフトさ
せ、２個のＬＢＳを０で満たし、次にそれらをデジタル
−アナログ変換器へ送る。試験レジスター及び１の累算
レジスターは共に出力ＭＵＸの前にデータを取って、ユ
ーザーに最大の柔軟性を与える。
【００９７】カラーパレットアクセスについて次の２節
で説明する。 1.2.１ カラーパレットＲＡＭへの書込み カラーパレットに格納を行うには、ＭＰＵは最初に、修
正を開始するアドレスでアドレスレジスターに書込み
（書込みモード）をしなければならない。その次に、
赤、緑及び青のデータの８ビットでパレット保持レジス
ターへの３回の連続する書込みが行われる。青書込みサ
イクル後に、カラーの３バイトは２４ビット・ワードに
連結されて、アドレスレジスターにより指定されるＲＡ
Ｍ記憶場所に書き込まれる。該アドレスレジスターは、
その後、次の記憶場所にインクリメントし、ＭＰＵは、
これを、単に赤、緑及び青のデータの他のシーケンスを
書き込むことによって修正することがある。スタートア
ドレスを書込み、ブロック全体が書き込まれてしまうま
で連続する赤、緑及び青書込みサイクルを行うことによ
って、連続する記憶場所内のカラー値のブロックを書き
込むことが出来る。 １．２．２ カラーパレットＲＡＭからの読み出し パレットからの読み出しは、読み出されるべき記憶場所
でのアドレスレジスター（読み出しモード）への書込み
によって実行され、その後これはパレットＲＡＭから保
持レジスターへの転送を開始し、次にアドレスレジスタ
ーのインクリメントが行われる。保持レジスターからの
３回の連続するＭＰＵ読み出しにより、指定された記憶
場所について赤、緑及び青のカラーデータ（８／６−モ
ードに応じて６ビット又は８ビット）が生成される。青
読み出しサイクルに続いて、カラーパレットＲＡＭの、
アドレスレジスターにより指定されたアドレスの内容が
保持レジスターにコピーされ、アドレスレジスターは再
びインクリメントされる。パレットへの書込みと同じ
く、スタートアドレスを書込み、ブロック全体が読み出
されてしまうまで連続する赤、緑、及び青読み出しサイ
クルを行うことによって連続する記憶場所内のカラー値
のブロックを読み出すことが出来る。 １．２．３ パレットページレジスター パレットページレジスターはレジスターマップ（§１．
１を見よ）上に８ビット・レジスターとして現れる。そ
の目的は、パレット再格納の必要を無くすることによっ
て高速カラー変化をもたらすことである。１、２又は４
ビットの平面を使うときには、追加の平面はページレジ
スターから供給されるが、例えば４ビット平面を使うと
きには、絵素入力はパレットアドレスの下位４ビットを
指定し、ホスト４ビットはページレジスターから指定さ
れる。これにより、ユーザーに、只１回のチップアクセ
スで１６個の『パレットページ』から選択を行う能力が
与えられ、従って全てのスクリーンカラーをライン周波
数で変化させることが可能になる。ビット対ビット対応
を使用するので、上記の構成では、ページレジスターの
ビット７ないし４は、パレットアドレスビット７ないし
４にそれぞれマッピンクされる。これを以下に説明す
る。 注： ページレジスターからの追加のビットは読み出し
マスクの前に挿入され、従ってマスキングを受ける。 〔表２〕 パレットページレジスターのビットの割り振り ビット平面 msb パレットアドレスビット lsb No. 8 M M M M M M M M 4 P7 P6 P5 P4 M M M M 2 P7 P6 P5 P4 P3 P2 M M 1 P7 P6 P5 P4 P3 P2 P1 M Pn＝ページレジスターからのｎビット Ｍ＝絵素ポートからのビット １．３ 入力／出力クロック選択及び発生 ＴＬＣ３４０７５は、最大５クロック入力を提供する。
そのうちの３個はＴＴＬ入力のためのものである。他の
２個は、１ＥＣＬ入力又は２個の余分のＴＴＬ入力とし
て選択することが出来る。ＴＴＬ入力は８０ＭＨｚに及
ぶビデオ・レートに使用することが出来、それ 以上で
はＥＣＬクロックソースを使用することが出来るが、そ
のＥＣＬクロックは、もっと低い周波数でも使用するこ
とが出来る。二重モードクロック入力（ＥＣＬ／ＴＴ
Ｌ）は本来はＥＣＬ入力であるけれどの、入力クロック
選択レジスターがその様にプログラムされているならば
ＴＴＬ両立の入力として使用することが出来る。パワー
アップに使われるクロックソースはＣＬＫ０であり、通
常動作時にはソフトウェアにより代替のソースを選択す
ることが出来る。この選択されたクロック入力は、無修
正でドットクロック（モニターに対して絵素レートを表
す）として使われる。しかし、この素子は出力クロック
選択レジスターを使用することによりユーザーのＳＣＬ
Ｋ及びＶＣＬＫ出力（シフトクロック及びビデオクロッ
ク）のプログラミングを考慮に入れるものである。入力
／出力クロック選択レジスターは表３ａ及び３ｂに示さ
れている。
【００９８】ＳＣＬＫはＶＲＡＭを直接駆動するように
設計され、ＶＣＬＫはＢＬＡＮＫ及びＳＹＮＣの様なビ
デオ制御信号と協働する様に設計されている。ＳＣＬＫ
及びＶＣＬＫは汎用シフトクロック及びビデオクロック
として設計されているけれども、これらはＴＭＳ３４０
×０グラフッィクスプロセッサファミリーと直接協働す
るとも考えられる。そこて、ＳＣＬＫ及びＶＣＬＫは独
立に選択出来るけれども、以下に記述する様に、両者の
間にはなお関係がある。システムの考慮が設計において
行われ、最大限の自由をユーザーに残している。
【００９９】内部的にＳＣＬＫ及びＶＣＬＫの両者は、
ＤＯＴＣＬＫの立ち上がりエッジでカウントされる共通
のクロックカウンタから生成される。ＶＣＬＫがイネー
ブされるとき、それは図３４に例示されている様にＳＣ
ＬＫと同相である。 〔表３ａ〕 入力クロック選択レジスター・フォーマット 入力クロック選択レジスター 機能(2) ビット(1) ３ ２ １ ０ ０ ０ ０ ０ クロックソースとしてＣＬＫ０を選択＊ ０ ０ ０ １ クロックソースとしてＣＬＫ１を選択 ０ ０ １ ０ クロックソースとしてＣＬＫ２を選択 ０ ０ １ １ ＴＴＬクロックソースとしてＣＬＫ３を選 択 ０ １ ０ ０ ＴＴＬクロックソースとしてＣＬＫ３−を 選択 １ ０ ０ ０ ＥＣＬクロックソースとしてＣＬＫ３及び ＣＬＫ３−を選択 ＊ＣＬＫ０は、ＶＧＡパススルーに要求されるパワーア
ップ時に選択される。 注１： レジスタービット４、５、６及び７は『無頓
着』（Don't Care) 状態を有する。 注２： クロックを一つのモードから他方のモードへ選
択するときには、新しいクロックが安定して走るまでに
最低３０nsが必要である。 〔表３ｂ〕出力クロック選択レジスターフォーマット 出力クロック選択レジスター 機能(2) フォーマットのビット5 4 3 2 1 0 0 0 0 x x x ＶＣＬＫ／１出力比 0 0 1 x x x ＶＣＬＫ／２出力比 0 1 0 x x x ＶＣＬＫ／４出力比 0 1 1 x x x ＶＣＬＫ／８出力比 1 0 0 x x x ＶＣＬＫ／１６出力比 1 0 1 x x x ＶＣＬＫ／３２出力比 1 1 x x x x ＶＣＬＫ出力は理論１に保持される＊ x x x 0 0 0 ＳＣＬＫ／１出力比 x x x 0 0 1 ＳＣＬＫ／２出力比 x x x 0 1 0 ＳＣＬＫ／４出力比 x x x 0 1 1 ＳＣＬＫ／８出力比 x x x 1 0 0 ＳＣＬＫ／１６出力比 x x x 1 0 1 ＳＣＬＫ／３２出力比 x x x 1 1 x ＳＣＬＫ出力はオフにされて低レベルに保 持される＊ ＊これらのラインは、ＶＧＡパススルーに要求されるパ
ワーアップ状態を示す。 注：１ レジスタービット６及び７は『無頓着』状態を
有する。 注：２ クロックを一つのモードから他方のモードへ選
択するときには、新しいクロックが安定して走るまでに
最低３０nsが必要である。 １．３．１ ＳＣＬＫ データは該素子内に立ち上がり『ＬＯＡＤ』（これは基
本的にはＳＣＬＫと同じであるがＢＬＡＮＫアクティブ
期間にディスエーブルされない）でラッチされる。従っ
て、ＳＣＬＫは、絵素バス幅とビット平面の数との関数
としてセットされる。ＳＣＬＫは、ドットクロックの
１、２、４、８、１６、又は３２の区分として選択され
ることが出来る。ＳＣＬＫが使われなければ、無効なＳ
ＣＬＫ周波数に起因するＶＲＡＭ『ロックアップ』から
保護するために出力はオフにされて低レベルに保持され
る。ＳＣＬＫは、ＢＬＡＮＫアクティブ期間にも低レベ
ルに保たれる。制御タイミングは、ＢＬＡＮＫがディス
エーブルされてディスプレイのために作動可能であると
きに作動可能な第１絵素データをＶＲＡＭからもたらす
様に設計されている。分割シフトレジスター動作が使わ
れるときには、ＳＣＬＫは、ＳＳＲＴ入力と協働するこ
とによって処理されている（１．９を見よ）。
【０１００】省略時セットアップは、モード０で使われ
るとき、１：１である。以下のタイミングの説明につい
ては、表３ａを参照のこと。ＶＣＬＫの立ち下がりエッ
ジは、内部的にＴＬＣ３４０７５により、ＢＬＡＮＫ−
入力をサンプリングしラッチするために使われる。ＢＬ
ＡＮＫ−がアクティブになるとき、ＳＣＬＫはなるべく
早くディスエーブルされる。換言すると、若し最後のＳ
ＣＬＫが高レベルであって、サンプリングされたＢＬＡ
ＮＫ−が低レベルであれば、そのＳＣＬＫはそのサイク
ルを終えて低レベルになることが許され、その後ＳＣＬ
Ｋ信号は、サンプリングされたＢＬＡＮＫ−が高レベル
に戻ってそれを再びイネーブルするまで低レベルに保た
れる。ＶＲＡＭのシフトレジスターはＢＬＡＮＫ−アク
ティブ期間に更新されるべき支援され、第１ＳＣＬＫ
は、ＶＲＡＭからの妥当な第１絵素データを刻時するの
に使われる。ＢＬＡＮＫ−入力の内部パイプライン遅延
は、モニターへのデジタル−アナログ変換器出力のデー
タと整合するように設計される。上記の理論は、ＳＣＬ
Ｋ周期がＶＣＬＫ周期より短く、等しく又は長い場合に
働く。
【０１０１】表３ｂは、ＳＳＲＴ（分割シフトレジスタ
ー転送（Split Shift Register Transfer)) 機能が作動
可能にされた場合を示す。最小限１５nsのＳＣＬＫパル
ス１個が、指定された遅延を以てＳＦＬＡＧ入力の立ち
上がりエッジから生成される。これはＶＲＡＭタイミン
グ要件を充たすように設計されており、このＳＣＬＫは
上記した標準的シフトレジスター転送の場合に第１ＳＣ
ＬＫと置き代わる。ＳＳＲＴ機能の詳しい説明についは
１．９を参照されたい。 １．３．２ ＶＣＬＫ ＶＣＬＫはドットクロックの２、４、８又は１６の区画
として選択されることが出来ると共に、論理１にも保た
れることが出来る。省略時セットアップは、論理１に保
たれたＶＣＬＫであるが、その理由は、ＶＧＡパススル
ーではそれが使われないからである。
【０１０２】ＶＣＬＫは、グラフッィクスプロセッサ又
は何らかの注文設計の制御論理により制御信号（ＢＬＡ
ＮＫ−、ＨＳＹＮＣ−及びＶＳＹＮＣ−）を生成するた
めに主として使われる。図３５−図３８から分かるよう
に、該制御信号はＶＣＬＫによりサンプリングされるの
で、ＶＣＬＫはイネーブルされなければならない。図３
５は、ＳＣＬＫ／ＶＣＬＫ制御タイミングを示す（ＳＳ
ＲＴがディスエーブルされたとき、ＳＣＬＫ周波数＝Ｖ
ＣＬＫ周波数である）。
【０１０３】ＳＳＲＴ機能が作動可能にされると（ＧＣ
Ｒビット２＝１）ＳＳＲＴ機能が作動不能にされ（Gen.
Ctrl. Reg. bit ２＝０）又はＳＦＬＡＧ入力は低レベ
ルである。（ＳＣＬＫ周波数＝ＶＣＬＫ周波数） ＳＣＬＫ／ＶＣＬＫ及びＴＭＳ３４０×０ ＴＬＣ３４０７５のＳＣＬＫ及びＶＣＬＫは全てのグラ
フィックスシステムのために設計されているけれども、
これらは、ＴＭＳ３４０×０グラフィックスシステムプ
ロセッサにも緊密に結びついている。ＴＭＳ３４０×０
と協働する全てのタイミングが考慮されている。ユーザ
ーのアプリケーションの都合のために説明しなければな
らない点が幾つかある。 ＶＬＣＫ ＴＭＳ３４０×０における全ての制御信号（例えばＢＬ
ＡＮＫ−、ＨＡＹＮＣ−及びＶＳＹＮＣ−）は、ＶＡＬ
Ｋの立ち上がりエッジからトリガーされ生成される。Ｔ
ＬＣ３４０７５がＢＬＡＮＫ−入力をサンプリングしラ
ッチするのに立ち上がりエッジを使用するという事実
は、ＶＣＬＫの周波数を選んで接着論理無しでＴＬＣ３
４０７５を３４０×０ グラフッィクスプロセッサと接
続する極めて大きな自由度をユーザーに与える。最小Ｖ
ＣＬＫ周波数は、ＴＭＳ３４０×０が必要とする最小Ｖ
ＣＬＫ周期より長く選択される。
【０１０４】ＴＭＳ３４０×０では、ＢＬＡＮＫ−を生
成するＶＣＬＫの同じ立ち上がりエッジが、同時にスク
リーン再生の要求も行う。ＶＣＬＫ周期が１６ＴＱ（Ｔ
ＱはＴＭＳ３４０×０のＣＬＫＩＮの周期である）より
長く選ばれていれば、ＶＲＡＭデータを最後の絵素転送
と共にメモリーからシフトレジスターへ転送するために
最後のＳＣＬＫが誤って使われる可能性がある。そのと
き、次の走査線についての第１ＳＣＬＫは第１絵素デー
タをパイプからシフトさせ、スクリーンは第２絵素から
誤ってスタートする。
【０１０５】ＳＣＬＫ及びＳＦＬＡＧＳＣＬＫは現在の
−１０及びより低速のＶＲＡＭと好適に協働する。分割
シフトレジスター転送の場合には、適切な動作を確保す
るために通常シフトレジスター転送及び分割シフトレジ
スター転送の間に１個のＳＣＬＫが生成される。ＳＦＬ
ＡＧはこの目的のために設計されている。ＳＦＬＡＧ
は、ＰＡＬから生成されて、ＴＲ−／ＱＥ−信号の立ち
上がりエッジ又は第１通常シフトレジスター転送サイク
ルのＲＡＳ−信号の立ち上がりエッジでトリガーされる
ことが出来る。ＶＲＡＭ ＴＲＧ−高レベルからＳＣＬ
Ｋ高レベルまでの最小遅延時間がＰＡＬ遅延により満た
されるならばＴＲ−／ＧＥ−使うことが出来、そうでな
ければＲＡＳ−を使うことが出来る。 １．４ 多重化方式 ＴＬＣ３４０７５は、表４及び５に示されている極めて
融通のきく多重化方式を提供する。オンチップ（on-chi
p)多重化の使用により、利用できるＲＡＭの量に合わせ
てシステムを再構成することが可能になる、例えば、２
５６Ｋバイトのメモリーだけが利用可能であるならば、
８ビット幅絵素バスを使って４ビット平面での８００×
６００モードを実施することが出来る。後日に絵素バス
の他の８ビットに２５６Ｋバイトを付加したならば、ユ
ーザーは、同じ解像度で８ビット平面を使用し、或いは
１０２４×７６８の解像度で４ビット平面を使用する選
択を行うことが出来る。絵素バスの残りの１６ビットに
５１２Ｋバイトを更に付加すれば、ユーザーは、１０２
４×７６８での８ビット平面又は１２８０×１０２４で
の４ビット平面の選択を行うことが出来る。叙上の全て
は、ハードウェアを修正したり絵素バスの速度を向上さ
せたりする必要無しに達成することが出来る。
【０１０６】入力ＭＵＸは、８０ＭＨｚの高速でデータ
を取ることが出来る。これは、ＶＧＡパススルーモード
を含む全てのモードにあてはまる。 １．４．１ ＶＧＡパススルーモード モード０は、ＶＧＡパススルーモードであるが、このモ
ードは、殆どのパーソナルコンピューターのＶＧＡモー
ドをエミュレートするのに使われる。このモードの利点
は、殆どのＶＧＡ両立のＰＣシステムの特徴コネクタ上
に提示されたデータを別のバス上の装置に取り込むこと
が出来、従って外部多重化を全く要しないことである。
この特徴は、既存のグラフィックス回路が母板上にある
システムにおいては特に有益である；この場合には実施
されるべきグラフィックスカードにおけるドロップを可
能にし、これは、オンボードＶＧＡ回路を使うが、出現
するビット平面データをＴＬＣ３４０７５を通る経路に
経路指定することによって全ての既存のソフトウェアと
の両立性を維持する。これはパワーアップ時の省略時モ
ードである。このＶＧＡパススルーモードがパワーアッ
プ後に選択されたときには、クロック選択レジスター、
一般制御レジスター及び絵素読み出しマスクレジスター
もパワーアップ省略時状態の様に自動的にセットされ
る。
【０１０７】このモードは特徴コネクタ哲学で設計され
ているので、全てのタイミングはＶＧＡパススルーモー
ドのためにデフォールト（default)として使われている
ＣＬＫ０を基準とし、他の全ての通常モードについては
ＣＬＫ０−３が正にＤＯＴＣＬＫ、ＶＣＬＫ、及びＳＣ
ＬＫを生成するＯＳＣソースであり、全てのデータ及び
制御タイミングはＳＣＬＫを基準とする。 １．４．２ 多重化モード ＶＣＡパススルーの他に、４種類の多重化モードを利用
することが出来、これらは全て明細書において通常モー
ドと呼ばれている。各モードにおいて、８、１６又は３
２ビットの絵素バス幅を使用することが出来、モード
１、２及び３は追加的に４ビットの絵素バス幅を支え
る。データは常に絵素バスの最ホストビットに提示され
るべきである。即ち、１６ビットが使われるときには、
絵素データはＰ３１−Ｐ１６上に提示され、８ビットは
Ｐ３１−Ｐ２４上に、４ビットはＰ３１−Ｐ２８上に提
示される。使用されない全てのＰＢＵＳピンはＧＮＤに
接続しなければならない。
【０１０８】モード１はカラーパレットをアドレス指定
するために単一ビット平面を使用する。絵素ポート・ビ
ットはパレットアドレスのビット０に送り込まれ、７個
の高位アドレスビットはパレットページレジスターによ
り定められる（§１．２．３を見よ）。このモードは、
デスクトップ・パブリッシングなどの高解像度の単色ア
プリケーションに用いることが出来る。このモードは、
３２：１での最大量の多重化を可能にし、従って１２８
０×１０２４のスクリーン解像度で僅かに４ＭＨｚの絵
素バス・レートを与える。僅かに単一のビットが使われ
るだけであるけれども、ライン周波数でのパレットペー
ジレジスターの変更は、ライン当たり２色で２５６種の
異なる色を同時に表示することを可能にする。
【０１０９】モード２は、カラーパレットをアドレス指
定するのに２ビット平面を使う。この２ビットとパレッ
トの下位アドレスビットに送り込まれ、６個の高位アド
レスビットはパレットページレジスターにより定められ
る（§１．２．３を見よ）。このモードは絵素バス上で
１６：１の最大分周比を可能にし、モード１に対して４
色の代替モードである。
【０１１０】モード３はカラーパレットをアドレス指定
するのに４ビット平面を使う。この４ビットはパレット
の下位アドレスビットに送り込まれ、４個の高位アドレ
スビットはパレットページレジスターにより定められる
（§１．２．３を見よ）。このモードは、１６色の１６
ページを提供し、／１ないし／８のＳＣＬＫ分周比で使
うことの出来るものである。
【０１１１】モード４は、カラーパレットをアドレス指
定するのに８ビット平面を使う。パレットアドレスの８
ビット全部が絵素ポートから指定されるので、ページレ
ジスターは使われない。このモードは、１：１（８ビッ
ト・バス）、２：１（１６ビット・バス）又は４：１
（３２ビット・バス）のドットクロック対ＳＣＬＫ比を
可能にする。従って、３２ビット構成では、僅か１６Ｍ
Ｈｚの外部データ速度で１０２４×７６８絵素スクリー
ンを実施することが出来る。 １．４．３ 真カラーモード モード５は『真カラーモード』であり、このモードで
は、オーバーレーデータ及び制御信号（ＢＬＡＮＫ−及
びＳＹＮＣ）と同じ量のパイプライン遅延をもって２４
ビットのデータが絵素ポートからデジタル−アナログ変
換器へ直接転送される。このモードでは、パレットＲＡ
Ｍをアドレス指定するために絵素バスの残りの８ビット
を利用することによってオーバーレーが提供されるが、
それは２４ビットＲＡＭ出力を生じさせる結果となり、
この出力はデジタル−アナログ変換器へのオーバーレー
情報として使われる。全てのオーバーレー入力（Ｐ７−
Ｐ０）が理論０であるときには、オーバーレー情報は表
示されないが、０でない値が入力されたときには、カラ
ーパレットＲＡＭがアドレス指定され、その結果として
のデータが、真カラーデータに対する優位順位を受け取
るデジタル−アナログ変換器へ供給される。
【０１１２】真カラーモードデータ入力は８ビットモー
ドと協働する。換言すると、６ビットだけが使われるな
らば、各カラーについての２ＭＳＢ入力をＧＮＤに接続
する必要がある。しかし、パレットは、オーバーレー入
力により使われるが、なお８／６−入力ピンにより支配
され、それに応じて出力ＭＵＸは８ビットデータ又は６
ビットデータを選択する。
【０１１３】通過させられるカラーについは、Ｐ８−Ｐ
１５は赤データを通し、Ｐ１６−Ｐ２３は緑データを通
し、Ｐ２４−Ｐ３１は青データを通す。 １．４．４ 特殊ニブルモード モード６は一般制御レジスター（１．１１を見よ）にお
いてＳＮＭビット（ビット３）がセットされＳＳＲＴビ
ット（ビット２）がリセットされたときにイネーブルさ
れる『特殊ニブルモード』である。特殊ニブルモードが
イネーブルされたとき、ＭＵＸ制御レジスターのセット
アップは無視され、それた他のモードに優る。そのと
き、ＳＦＬＡＧ／ＮＦＬＡＧ入力は、各バイトのどのニ
ブルが絵素データを保持しているかを示すニブルフラグ
として使われている。概念上、この特殊ニブルモードは
１６ビットバス幅で４ビット絵素モードの追加の変化を
立てるが（３２個の入力Ｐ０〜Ｐ３１は全て４バイとし
て結合される）、この場合には１６ビットデータバス
は、その４バイトの各々の下位／高位ニブル上に見出さ
れる。もっと詳しい情報については、１．９．２を参照
されたい。このモードは各絵素について４ビット平面を
使うので、それらはパレットの下位アドレスビットに送
り込まれ、４個の高位アドレスビットはパレットページ
レジスターにより定められる（１．２．３を見よ） １．４．５ 多重化制御レジスター マルチプレクサはレジスターマップ内の８ビットのレジ
スターを介して制御される（§１．１を見よ）。該レジ
スターのビットフィールドは次（表４）のとおりであ
る。 〔表４〕 モード及びバス幅選択 モー MUX 制御レジスター 絵素 絵素 SCLK 絵素当 絵素 特殊 表参照 ド ビット(1) あた バス 分周 たりの バス ニブ (6) りの 幅 比(3) オーバ の物 ルモ 5 4 3 2 1 0 デー ーレー 理的 ード タビ ビット 結合 ット (4) (5) (2) 0 1 0 1 1 0 1 8 8 1 8 NO a 1 0 1 0 0 0 0 1 4 4 4 NO b 1 0 1 0 0 0 1 1 8 8 8 NO c 1 0 1 0 0 1 0 1 16 16 16 NO d 1 0 1 0 0 1 1 1 32 32 32 NO e 2 0 1 0 1 0 0 2 4 2 4 NO f 2 0 1 0 1 0 1 2 8 4 8 NO g 2 0 1 0 1 1 0 2 16 8 16 NO h 2 0 1 0 1 1 1 2 32 16 32 NO i 3 0 1 1 0 0 0 4 4 1 4 NO j 3 0 1 1 0 0 1 4 8 2 8 NO k 3 0 1 1 0 1 0 4 16 4 16 NO l 3 0 1 1 0 1 1 4 32 8 32 NO m 4 0 1 1 1 0 0 8 8 1 8 NO n 4 0 1 1 1 0 1 8 16 2 16 NO o 4 0 1 1 1 1 0 8 32 4 32 NO p 5 0 0 1 1 0 1 24 32 0 8 32 NO q 6 0 1 1 1 1 1 4 16 4 32 YES r 注１： レジスタービット６及び７は、『無頓着』状態
を有する。 注２： 『絵素当たりのデータビット』は、表示される
各絵素についてのカラーデータとして使われる絵素ポー
ト情報のビット数あり、しばしばビット平面の数と呼ば
れる。これは、カラーパレットアドレスデータ（モード
０−４、６）又はデジタル−アナログ変換器データ（モ
ード５）てあることが出来る。 注３： 『ＳＣＬＫ分周比』は、出力クロック選択レジ
スターのために使われる数である。これはバスロード当
たりの絵素数を示し、これは各ＳＣＬＫから生成される
絵素の数であり、例えば３２ビット絵素バス及び８ビッ
ト平面ではバスロード（又はＳＣＬＫ）毎に４この絵素
が生成される。 注４： オーバーレーは、真カラーモードにおいて絵素
バスの残りの８ビットで実施される。 注５： 普通は、『絵素バスの物理的結合』は、『絵素
バス幅』に等しい。唯一の例外は特殊ニブルモードであ
る。より詳しくは１．９節を参照されたい。 注６： このコラムは、表５のコラムへの参照てあり、
そこには絵素情報の実際の操作が示されている。下記を
見よ。
【０１１４】表４は入力ＭＵＸ制御のために設計されて
いる。これは、入力ＭＵＸ制御のために使用されると共
にユーザーの情報のために提供されている『ＳＣＬＫ分
周比』を与えているけれども。ＳＣＬＫ出力は、１．３
節及び表３に示されている出力クロック選択レジスター
にプログラムされているビットに依存する。上記の動作
モードにおける絵素及びオーバーレーバーの使用が表５
に示されている。この表は、各ステージにおいて絵素情
報からどんなデータが抽出されるかを示す。動作は表の
一つのコラムに束縛されている（表４からの参照を見
よ）。各立ち上がりＳＣＬＫで、データは絵素入力ポー
トから内部的にラッチされ、これは表５の第１行を起こ
す。連続する行が各絵素クロックで実行される。コラム
が完成すると、ＳＣＬＫはもう一つのバスロードを開始
させ、従ってコラムを繰り返す。
【０１１５】表４及び表５の使用方法の一例として、絵
素当たり８データビットのシステムを設計し、なるべく
低速のＳＣＬＫレートを使うことをユーザーが希望する
場合には、最大絵素バス幅を使うべきであり、それは３
２であり、そしてＳＣＬＫ分周比はそのときＤＯＴＣＬ
Ｋから／４であることが出来る。表４から、ＭＵＸ制御
レジスターに１Ｅ（ＨＥＸ）を書き込むべきことが分か
る。次に、表５におい構成Ｐを使うべきことが分かり、
この表は、最も早くに表示された絵素平面にＰ０−Ｐ７
を接続するべきことを教えており、次にＰ８−Ｐ１５、
Ｐ１６−Ｐ２３を接続し、そしてＰ２４−Ｐ３１が最後
に表示される絵素平面となる。ＳＣＬＫをセットするた
めに出力クロック選択レジスターもプログラムされなけ
ればならない。この場合、１２（ＨＥＸ）を使うべきで
ある（ＶＣＬＫもＤＯＴＣＬＫ／４としてプログラムさ
れると仮定する）。チェックするべきもう一つのこと
は、特殊ニブルモードが動作不能にされていることを確
かめることである（１．９．２及び１．１１を見よ）。
【０１１６】ＭＵＸ制御レジスターに２Ｄ（ＨＥＸ）が
ロードされるとき、そのＶＧＡモード及びＴＬＣ３４０
７５はそのＶＧＡ省略時状態に入るが、これはパワーア
ップと同じ状態である。より詳しくは１．５を参照され
たい。 〔表５〕 絵素分配のポートデータ（２） ａ b c d e f g h VGA7,..,VGA0 P0 P0 P0 P0 P0,P1 P0,P1 P0,P1 P1 P1 P1 P1 P2,P3 P2,P3 P2,P3 P2 P2 P2 P2 P4,P5 P4,P5 P3 ・ ・ ・ P6,P7 ・ ・ ・ ・ ・ P7 P15 P31 P14,P15 i j k l m n P0,P1 P0,..,P3 P0,..,P3 P0,..,P3 P0,..,P3 P0,..,P7 P2,P3 P4,..,P7 P4,..,P7 P4,..,P7 P4,P5 P8,...P11 P8,..,P11 ・ P12,...,15 ・ ・ ・ P30,P31 P28,..,P31 o p q″′ r P0,..,P7 P0,..,P7 P8,..,P31 NFLAGm0 NFLAGm1 P8,..,P15 P8,..,P15 P0,..,P3 P4,..,P7 P16,..,P23 P8,..,P11 P12,..,P15 P24,..,P31 P16,..,P19 P20,..,P23 P24,..,P27 P28,..,P31 注１： この動作モードでは、ポートピンＰ０−Ｐ７
は、オーバーレーデータを生成するために使われる。こ
の動作は、絵素入力Ｐ０−Ｐ７を接地し、或いは読み出
しマスクをクリアすることにより動作不能にすることが
出来る（§１．４．５を見よ）。通過させられるカラー
についは、Ｐ８−Ｐ１５は赤デジタル−アナログ変換器
に適され、Ｐ１６−Ｐ２３は緑デジタル−アナログ変換
器に、Ｐ２４−Ｐ３１は青デジタル−アナログ変換器に
通される。 注２： 低い数はＬＳＢであり、高い数はＭＳＢであ
る。例えば、構成０（ＭＵＸ制御レジスター＝１Ｄ（Ｈ
ＦＸ））では、第２チャネルにおいてＰ８がＬＳＢでＰ
１５がＭＳＢであり、パレットＲＡＭ記憶場所２１（Ｈ
ＥＸ）をアドレス指定するにはＰ８及びＰ１３は高レベ
ルでなければならない。入力データは、低い番号のチャ
ネルから高い番号のチャネルへとサンプリングされる。
例えば、構成Ｐがプログラムされれば（ＭＵＸ選択レジ
スター＝１Ｅ（ＨＥＸ））、チャネルＰ０−Ｐ７が始め
にサンプルリングされ、次にＰ８−Ｐ１５、Ｐ１６−Ｐ
２３がサンプリングされ、そして最後にサンプリングさ
れるチャネルはＰ２４−Ｐ３１となる。同じ規則がＶＧ
Ａ０−７にもあてはまる。 １．４．６ 読み出しマスキング 読み出しマスクレジスターは、カラーパレットＲＡＭを
アドレス指定することからビット平面をイネーブルし又
はディスエーブルするのに使われる。各パレットアドレ
スビットは、パレットをアドレス指定する前に、読み出
しマスクレジスターからの対応するビットと理論的にＡ
ＮＤ演算される。
【０１１７】この機能とページレジスタービットの付加
後に行われるので、ＡＮＤマスクのゼロ化（zeroing)の
結果は唯一のパレット記憶場所となり、パレットページ
レジスターのアクセスによる影響を受けない。 １．５ リセット ＴＬＣ３４０７５をリセットする方法は三つある： Ａ．パワーアップ・リセット Ｂ．ハードウェア・リセット Ｃ．ソフトウェア・リセット １．５．１ パワーアップ・リセット ＴＬＣ３４０７５にはＰＯＲ（パワーアップ・リセット
（POwer-up Reset) の略語）理論が組み込まれている。
このＰＯＲはパワー・オン時にだけ働く。しかし、１．
５．２に記憶されている様にハードウェア・リセット回
路においてパワーアップ時にリセット状態を保証する様
に設計することが推奨される。電圧が安定した後は、全
てのレジスターについて故障時状態はＶＧＡモードであ
る。 １．５．２ ハードウェア・リセット ユーザーが『リセット状態』レジスターに〔ＲＳ３−０
＝１１１１（二進）〕を書き込むときには、常に、その
書き込まれる値は無視されるけれども、ＴＬＣ３４０７
５はリセットする。ＲＳ３−０が１１１１（二進）値を
保持している限りは、ＴＬＣ３４０７５は各『ＷＲ−』
立ち上がりエッジによりリセットする。『ＷＲ−』エッ
ジが多いほど、ＴＬＣ３４０７５は確実にリセットされ
る。ハードウェア・リセット構造が使われるならば、こ
の方式、バースト『ＷＲ−』ストローブは電源電圧が安
定するまでパワーアップ時に提案される。故障時リセッ
ト状態はＶＧＡモード用であり、各レジスターについて
の値が１．５．４に示されいる。 １．５．３ ソフトウェア・リセット パワーアップ後にＭＵＸ制御レジスターがＶＧＡモード
を選択するときには、それに応じて全のレジスターが初
期設定される。ＶＧＡモードはパワーアップ及びハード
ウェアリセット時の省略時状態にあるので、ＭＵＸ制御
レジスターでのＶＧＡモード選択は当然にソフトウェア
リセットと見なされる。よって、ＭＵＸ制御レジスター
が２Ｄ（ＨＥＸ）として入力されたときには、ＴＬＣ３
４０７５はソフトウェアリセットを開始する。 １．５．４ ＶＧＡ省略時状態 リセット後の各レジスターの状態は次のとおりである： ＭＵＸ制御レジスター ２Ｄ（ＨＥＸ） 入力クロック選択レジスター ００（ＨＥＸ） 出力クロック選択レジスター ３Ｆ（ＨＥＸ） パレットページレジスター ００（ＨＥＸ） 一般制御レジスター １３（ＨＥＸ） 絵素読み出しマスクレジスター ＦＦ（ＨＥＸ） パレットアドレスレジスター ｘｘ（ＨＥＸ） パレット保持レジスター ｘｘ（ＨＥＸ） 試験レジスター （カラーパレットの
赤値を指す） １．６ フレームバッファーインターフェース ＴＬＣ３４０７５は、フレームバッファーインターフェ
ースを制御するために二つの制御信号、ＳＣＬＫ及びＶ
ＣＬＫを提供する。ＳＣＬＫは、ＶＲＡＭシフトレジス
ターからデータを直接クロックアウトするのに使うこと
が出来る。分割シフトレジスター転送機能も支援され
る。ＶＣＬＫは、ＨＳＹＮＣ−、ＶＳＹＮＣ−及びＢＬ
ＡＮＫ−の様な制御信号を時刻し且つ同期させるのに使
われる。
【０１１８】入力に提示される絵素データは、通常モー
ドではＳＣＬＫの立ち上がりエッジでラッチされ、ＶＧ
ＡモードではＣＬＫ０の立ち上がりエッジでラッチされ
る。制御信号ＨＳＹＮＣ−、ＶＳＹＮＣ−、及びＢＬＡ
ＮＫ−は通常モードではＶＣＬＫの立ち下がりエッジで
サンプリングされラッチされるが、ＨＳＹＮＣ−、ＶＳ
ＹＮＣ−、及びＶＧＡＢＬＡＮＫ−はＣＬＫ０の立ち上
がりエッジでラッチされる。データ及び制御信号の両方
が、内部パイプライン遅延を通してデジタル−アナログ
変換器出力でモニターに対して並べられる。デジタル−
アナログ変換器の出力は、２端子付き７５Ωケーブルの
場合と同じく、３7.５Ωの負荷を直接駆動することが出
来る（図３９及び４０を見よ）。 １．７ アナログ出力の明細 デジタル−アナログ変換器出力は、図３９に示されてい
る３個の電流源（ＩＯＲ及びＩＯＢのための２個だけ）
により制御される。通常の場合には、ブランク・レベル
とブラック・レベルとの間には7.５ＩＲＥの差がある
（これは図４０に示されている）。０ ＩＲＥペデスタ
ルが必要ならば、一般制御レジスターのビット４をリセ
ットすることによって、それをその様に選択することが
出来る（１．１１．３を見よ）。ビデオ出力は図４０に
示されている。
【０１１９】フルスケールのビデオ信号の強さを制御す
るためにＦＳＡＤＪピンとＧＮＤとを接続するレジスタ
ー（ＲＳＥＴ）が必要である。図４０及び４１のＩＲＥ
関係は、フルスケール出力電流に係わらず維持される。
ＲＡＥＴ及びフルスケール出力電流ＩＯＧの間の関係
は、 ＲＳＥＴ（オーム）＝Ｋ１＊ＶＲＥＦ（ｖ）／ＩＯＧ
（ｍＡ） である。与えられたＲＳＥＴについてのＩＯＲ及びＩＯ
Ｂ上のフルスケール出力電流は、 ＩＯＲ，ＩＯＢ（ｍＡ）＝Ｋ２＊ＶＲＥＦ（ｖ）／ＲＳ
ＥＴ（オーム） であり、ここでＫ１及びＫ２は次のとおりに定義され
る： ＩＯＧ ＩＯＲ，ＩＯＢ Pedestal 8-bit output 6-bit output 8-bit output 6-bit output 7.5 IRE K1=11,294 K1=11,206 K2=8,067 K2=7,979 0 IRE K1=10,684 K1=10,600 K2=7,462 K2=7,374 １．８ Ｈsync−，Ｖsync−及びＢlank− 通常モードでは、ＨＳＹＮＣ−及びＶＳＹＮＣ−は、真
／補ゲートを通され、次に出力ＨＳＹＮＣＯＵＴ及びＶ
ＳＹＮＣＯＵＴに行く。ＨＳＹＮＣＯＵＴ及びＶＳＹＮ
ＣＯＵＴの極性は、一般制御レジスターを通してプログ
ラムすることが出来る。これにより、接続されているモ
ニターは、現在のスクリーン解像度を検出することが出
来る。しかし、ＶＧＡモードでは、モニターに対して必
要とされる極性は、ＨＳＹＮＣ−及びＶＳＹＮＣ−の出
所となる特徴コネクタで既に与えられているので、ＴＬ
Ｃ３４０７５は、それらを極性変更無しにＨＳＹＮＣＯ
ＵＴ及びＶＳＹＮＣＯＵＴに通すだけである。１．３節
及び図３６、図３７に記載されている様に、通常モード
ではＢＬＡＮＫ−入力はＶＣＬＫの立ち下がりエッジで
サンプリングされてラッチされ、ＨＳＹＮＣ−及びＶＳ
ＹＮＣ−入力は同様にサンプリングされてラッチされ
る。しかし、ＶＧＡモードでは、それらはＣＬＫ０入力
の立ち上がりエッジでラッチされる。全ての詳細なタイ
ミングについて図８を参照されたい。ＭＵＸ制御レジス
ターが２Ｄ（ＨＥＸ）ならば、そのＶＧＡモード、ＣＬ
Ｋ０及びＶＧＡＢＬＡＮＣ−入力が選択され、そうでな
ければ、ＶＣＬＫ及びＢＬＡＮＫ−が使われる。
【０１２０】ピン総数の制限に起因して、ＨＳＹＮＣ−
及びＶＳＹＮＣ−入力はＶＧＡモード及び通常モードの
両方に使われる。若し両方のモードがＴＬＣ３４０７５
で使われるならば、ＶＧＡのＳＹＮＣと通常のＳＹＮＣ
とのセットを選択する外部ＭＵＸが必要である。ＭＵＸ
ＯＵＴ−は、この目的のために設計されている。（１．
１０及び１．１１を見よ）ＨＳＹＮＣ−、ＶＳＹＮＣ−
及びＢＬＡＮＫ−は、全て、データを出力に整列させる
ために内部パイプライン遅延を有する。サンプル及びラ
ッチのタイミング遅延に起因して、ＢＬＡＮＫ−入力が
アクティブになった後にアクティブＳＣＬＫを持つこと
が可能である。ＶＣＬＫ及びＳＣＬＫ、及び内部ＶＣＬ
Ｋサンプル及びラッチ遅延の間の関係を慎重に見直して
プログラムしなければならない。より詳しくは１．３節
及び図３６及び図３７を参照されたい。
【０１２１】図３９に示されいる様に、アクティブＨＳ
ＹＮＣ−及びＶＳＹＮＣ−は、パイプライン遅延後に s
ync 電流源から転換する。これらはＢＬＡＮＫ−信号に
よって修飾されない。換言レバー、ＨＳＹＮＣ−及びＶ
ＳＹＮＣ−は、適切な動作を確保するために、ＢＬＡＮ
Ｋ−アクティブ時にだけアクティブである様に設計され
るべきである。
【０１２２】通常モードにおいてＨＳＹＮＣＯＵＴ出力
及びＶＳＹＮＣＯＵＴ出力の極性を変更するには、ＭＰ
Ｕは一般制御レジスターの対応するビットをセット又は
クリアしなければならない（§１．１１．１を見よ）。
また、これらの２ビットは通常モードだけに影響を与え
るものであり、ＶＧＡモードには影響を与えない。これ
らのビットは、非反転である１にデフォールト（defaul
t)する。 １．９ 分割シフトレジスター転送ＶＲＡＭ及び特殊ニ
ブルモード １．９．１ 分割シフトレジスター転送ＶＲＡＭ ＴＬＣ３４０７５は、分割シフトレジスター転送（ＳＳ
ＲＴ）ＶＲＡＭのための直接支援を有する。ＶＲＡＭが
分割レジスター転送を行うことが出来る様にするため
に、ブランクシーケンス時に余分のＳＣＬＫサイクルを
挿入しなければならない。これは、一般制御レジスター
のＳＳＲＴイネーブル・ビット（ビット２）がセットさ
れるがＳＮＭ（ビット３）がリセットされるときに開始
され（§１．１１を見よ）、ＳＦＬＡＧ／ＮＦＬＡＧ入
力ピン上の立ち上がりエッジが検出され、ＳＣＬＫパル
スが２０ns以内に生成されると共に最小１５nsの理論高
レベル持続時間が１５ＶＲＡＭ条件の全てを満たすため
に設けられる。ＳＦＬＡＧ／ＮＦＬＡＧ入力の立ち上が
りエッジはＳＣＬＫをトリガーするが、それは、ＢＬＡ
ＮＫ−アクティブ期間の終わりまで高レベルに止まって
いなければならない。ＳＦＬＡＧ立ち上がりタイミング
を調節することによってＶＲＡＭ・ＴＲＧ−が高レベル
に転換する時からの、このＳＣＬＫの立ち上がりエッジ
の遅延時間を満たすことはユーザーの責任である。ＳＣ
ＬＫ、ＳＦＬＡＧ入力及びＢＬＡＮＫ−の波形及び関係
は図４２示されている通りである。
【０１２３】ＢＬＡＮＫ−時にＳＳＲＴ機能がイネーブ
ルされるがＳＦＬＡＧ／ＮＦＬＡＧが低レベルに保たれ
れば、ＳＣＬＫは、ＳＳＲＴ機能がディスエーブルされ
たのと丁度同じく走る。ＢＬＡＮＫ−が非活動状態（in
active) であるときにはＳＦＬＡＧ／ＮＦＬＡＧ入力は
低レベルに保たれなければならない。システムのもっと
詳しいことについては１．３．１及び図３５、図３６を
参照されたい。 １．９．２ 特殊ニブルモード ＴＬＣ３４０７５には特殊ニブルも度が設計されてい
る。このモードは、一般制御レジスターのＳＮＭビット
（ビット３）がセットされるがＳＳＲＴ（ビット２）が
リセットされるときにイネーブルされる（１．１１を見
よ）。このときＳＦＬＡＧ／ＮＦＬＡＧ入力は、各バイ
トのどのニブルが絵素データを保持しているかを示すニ
ブルフラグとして使われる。概念的には、この特殊ニブ
ルモードは１６ビットバス幅の４ビット絵素モードの追
加の変化を起こすものであり（３２個の入力Ｐ０〜Ｐ３
１は４バイトとして結合される）、この場合には１６ビ
ットデータバスは、その４バイトの各々の下位／ホスト
ニブル上に見出される。絵素データは下記の表の様に分
配される： ＳＮＭ＝１、 ＳＳＲＴ＝０ ＳＦＬＡＧ／ＮＦＬＡＧ＝０ ＳＦＬＡＧ／ＮＦＬＡＧ＝１ Ｐ０，．．．，Ｐ３ Ｐ４，．．．，Ｐ７ Ｐ８，．．．，Ｐ１１ Ｐ１２，．．．，Ｐ１５ Ｐ１６，．．．，Ｐ１９ Ｐ２０，．．．，Ｐ２３ Ｐ２４，．．．，Ｐ２７ Ｐ２８，．．．，Ｐ３１ ＮＦＬＡＧはＴＬＣ３４０７５内にラッチされない。従
って、それは、アクティブ表示期間全体を通じて同じレ
ベルに止まり、ＢＬＡＮＫ−アクティブ時にレベルを変
化させるだけである。ＮＦＬＡＧへのＢＬＡＮＫ−信号
タイミング参照が説明されていることを除いて図３５と
同様の図４３を参照されたい。ＮＦＬＡＧは、セットア
ップ時間を満たし、且つ、省略される絵素データが無い
ことを保証するのに充分な長い時間にわたってデータを
保持しなければならない。
【０１２４】ユーザーが見ることが出来る様に、この特
殊ニブルモードは、ＢＬＡＮＫ−がアクティブであると
きライン周波数で働く。しかし、このモードの典型的ア
プリケーションは、４ビットの絵素幅のデータの二フレ
ームバッファーであろう。そこで、１個のフレームバッ
ファーがモニター上に表示中であるとき、他方のフレー
ムをフレームを使って新しい画像情報を受け取ることが
出来る。そのときＮＦＬＡＧは、どのフレームバッファ
ーが表示中であるかを示すのに使われる。
【０１２５】この例ではＳＮＭ及びＳＳＲＴは相互に排
他的である。ＭＵＸ制御レジスターは、ＳＣＬＫ分周比
のために示されいる表４（１．４．５を見よ）の様にセ
ットアップされなければならない。しかし、ＳＮＭは他
のＭＵＸ選択に優る。換言すると、ＭＵＸ制御レジスタ
ーが異なるモードのためにセットされるがＳＮＭがなお
一般制御レジスターにおいてイネーブルされているなら
ば、入力マルチプレックサ（ＭＵＸ）は、指定されたＳ
ＣＬＫ分周比ＭＵＸ制御レジスターが何であっても取
り、ニブル動作を行う。
【０１２６】ＳＮＭ時には、入力ＭＵＸ回路は全ての８
ビット入力をラッチするけれども、指定されたニブルで
通すだけである。指定されたニブルは入力ラッチ後の次
のレジスターパイプの４ＬＳＢに格納され、４ＭＡＢ
は、そのレジスターにおいてゼロにされる。このパイプ
レジスターはその後『ＲＥＡＤ ＭＡＳＫ ＢＬＯＣ
Ｋ』に渡される。この構造では、パレットページレジス
ターはなお通常に機能し、ユーザーに良好な柔軟性を与
える。
【０１２７】一般制御レジスターのビット３＝０でビッ
ト２＝０であれば、ＳＳＲＴ及びＳＮＭは共にディスエ
ーブルされ、ＳＦＬＡＧ／ＮＦＬＡＧ入力は無視され
る。 １．１０ ＭＵＸＯＵＴ−出力ピン ＭＵＸＯＵＴ−ピンはＴＴＬ両立の出力であり、ソフト
ウェアプログラマブルであり、外部装置を制御するのに
使われる。典型的アプリケーションは、ＶＧＡモードと
通常モードとの間でＨＳＹＵＮＣ−及びＶＳＹＮＣ−入
力を選択することであろう（１．８を見よ）。このピン
はパワーアップ時に又はＶＧＡモードがＭＵＸ制御レジ
スターに入力されるときに低レベルにセットされ、そし
て、その様に希望されるときには高レベルにセットされ
直すことが出来る。このピンは一般制御レジスターのビ
ット７からの状況に従い、他の回路とは何ら係わらない
ので、パワーアップ後又はＶＧＡモードのセット（ＭＵ
Ｘ制御レジスターにおいて２Ｄ ＨＥＸ）後には何にで
もプログラムされ得る程に一般的である。 １．１１ 一般制御レジスター 一般制御レジスター（又は制御レジスター）は、ＨＳＹ
ＮＣ−及びＶＳＹＮＣ−の極性、分割レジスター転送の
イネーブル化、特殊ニブルモード、同期制御、１の累算
クロックソース及びＶＧＡパススルー・インジケータを
制御するのに使われる。ビットフィールド定義は表６に
示す通りである。 〔表６〕 一般制御レジスターのビット機能 一般制御レジスターのビット 機 能 7 6 5 4 3 2 1 0 x x x x x x x 0 ＨＳＹＮＣＯＵＴアクティブ高レベル x x x x x x x 1 ＨＳＹＮＣＯＵＴアクティブ低レベル x x x x x x 0 x ＶＳＹＮＣＯＵＴアクティブ高レベル x x x x x x 1 x ＶＳＹＮＣＯＵＴアクティブ低レベル x x x x x 0 x x 分割シフトレジスター転送ディスエーブル x x x x 0 1 x x 分割シフトレジスター転送イネーブル x x x x 0 x x x 特殊ニブルモード・ディスエーブル x x x x 1 0 x x 特殊ニブルモード・イネーブル x x x 0 x x x x ０ ＩＲＥペデスタル x x x 1 x x x x 7.５ ＩＲＥペデスタル x x 0 x x x x x Ｓync ディスエーブル x x 1 x x x x x Ｓync イネーブル x 0 x x x x x x 定義されていない（予備） x 1 x x x x x x 定義されていない（予備） 0 x x x x x x x ＭＵＸＯＵＴ−低レベル（デフィールト） 1 x x x x x x x ＭＵＸＯＵＴ−高レベル １．１１．１ ＨＳＹＮＣＯＵＴ及びＶＳＹＮＣＯＵＴ
（ビット０及び１） 現在のスクリーン解像度のモニターへの表示を可能にす
るためにＨＳＹＮＣＯＵＴ及びＶＳＹＮＣＯＵＴの極性
反転機能が設けられている。ＶＧＡモードのための極性
は特徴コネクタに提供されているので、ＴＬＣ３４０７
５への入力は既にモニターへの正しい極性を持っている
ので、ＴＬＣ３４０７５はただパイプライン遅延を以て
それらを通すだけである（１．８を見よ）。これらの２
ビットは通常モードで働くだけであり、入力水平同期及
び垂直同期は、アクティブ低レベルの入来パルスと仮定
される。これら２ビットはアクティブ低レベルにデフォ
ールトするが、ソフトウェアにより変更されることが出
来る。 １．１１．２ 分割シフトレジスター転送イネーブル
（ＳＲＴ）及び特殊ニブルモード・イネーブル（ＳＮ
Ｍ）ビット２及び３） １．９を見よ。 １．１１．３ ペデスタル・イネーブル制御（ビット
４） このビットは、ビデオ出力に０ＩＲＥブランキングペデ
スタルが生成されるべきか、それとも7.５ＩＲＥブラン
キングペデスタルが生成されるべきか指定する。０ＩＲ
Ｅは、ブラックレベル及びブランクレベルが同じである
と指定する。
【０１２８】０： ０ＩＲＥペデスタル １： 7.５ＩＲＥペデスタル（デフォールト） １．１１．４ Ｓync イネーブル制御（ビット５） このビットは、ＳＹＮＣ情報をＩＯＧに出力するべきか
否か指定する。 ０： syncをディスエーブル（デフォールト） １： syncをイネーブル １．１１．５ ＭＵＸＯＵＴ−（ビット７） ＭＵＸＯＵＴ−ビットは、本質的に、装置がＶＧＡパス
スルーモードで作動していることを外部回路に示す出力
ビットである。このビットは装置の動作に影響を与え
ず、単なる出力ビットである。１．１０を見よ。
【０１２９】０： ＭＵＸＯＵＴ−は低レベル（ＶＧＡ
モードにおけるデフォールト） １： ＭＵＸＯＵＴ−は高レベル １．１２ 試験レジスター 三つの試験機能（データフローチェック、デジタル−ア
ナログ変換器アナログ試験及びスクリーン完全性試験）
がＴＬＣ３４０７５に設けられており、これらは全てこ
の試験レジスターを通して制御され監視される。
【０１３０】このレジスターは２個のポートを有する。
その一つは、制御ロード用であり、レジスター記憶場所
への書込みによってアクセスされ、一つは、データワー
ド用であり、レジスター記憶場所からの読み出しによっ
てアクセスされる。制御ワードに書かれたチャネルに応
じて、データ読み出しは情報をそのチャネルに与える。
【０１３１】制御レジスターは３ビット長であり、ビッ
ト０、１及び２を占める。これらは、８個のチャネルの
中のどれを検査するべきかを指定する。次の表及び状態
マシーンは、各チャネルがどの様にアドレスされるかを
示す。図４４を見よ。 Ｄ２ Ｄ１ Ｄ０ チャネル ０ ０ ０ カラーパレットＲＥＤ値 ０ ０ １ カラーパレットＧＲＮ値 ０ １ ０ カラーパレットＢＬＵ値 ０ １ １ 識別コード １ ０ ０ １の累算ＲＥＤ値 １ ０ １ １の累算ＧＲＮ値 １ １ ０ １の累算ＢＬＵ値 １ １ １ アナログ試験 １．１２．１ フレームバッファーデータフロー試験 デジタル−アナログ変換器に入る（しかし出力ＭＵＸ８
／６−シフトの前の）全てのデータについて、ＴＬＣ３
４０７５は、それらを試験する手段となる。これらのカ
ラーチャネルにアクセスするときには、デジタル−アナ
ログ変換器に入るデータはＭＰＵ読み出しサイクル全体
にわたって一定に保たれるべきである。これは、ドット
クロックの速度を遅くするか、又はデータが充分に長い
絵素の系列について一定であることを保証することによ
って、実行することが出来る。読まれる値は、入力ＭＵ
Ｘにより指示されるカラーパレットに記憶されている値
である。読み出し動作は、次のカラーチャネルを指す後
インクリメント（post-increment) を引起し、ＢＬＵＥ
の後インクリメントは上記の状態図に示されている様に
ＲＥＤへくるまり戻る。例えば、Ｄ２、Ｄ１及びＤ０が
００１（二進）として書かれ、その後に３回の読み出し
が続けば、読み出される値は、緑、青、次に赤の順とな
る。 １．１２．２ 識別コード ＩＤコードは、異なるバージョン又はサブルーチンのた
めのソフトウェア識別のために使うことの出来るもので
ある。ＴＬＣ３４０７５におけるＩＤコードは、静的で
あり、ドットクロックやビデオ信号を考慮せずに読み出
すことが出来る。ユーザーに親しみやすいように、読み
出し後インクリメント（the rea post-increment) はＩ
Ｄレジスターにもあてはまるが、若しカラーチャネルに
落ち込むと、ユーザーが０１１（二進）を再びＤ２、Ｄ
１及びＤ０に書かなければ、戻ってＩＤを指すことはな
い。そこで、試験レジスターが最初にＤ２、Ｄ１及びＤ
０で０１１（２進）と書かれ、続いて読み出しが６回続
いて行われたならば、最初に読み出される値はそのＩＤ
となり、最後に読み出される値は緑となる。
【０１３２】ここで定義されているＩＤ値は７５（ＨＥ
Ｘ）である。 １．１２．３ １の累算 １の指定されたカラーについての２の累算がＤ２、Ｄ１
及びＤ０により選択されるとき、カラーパレットから
（出力ＭＵＸ８／６−シフト動作の前）デジタル−アナ
ログ変換器への指定されたディジタルカラー値が監視さ
れる。アドレスされたカラー値についての１の個数は一
時累算器に加えられる。例えば、４１（ＨＥＸ）は１を
２個持っており、フレームバッファー入力によりアドレ
ス指定されたカラーパレットが４１（ＨＥＸ）値を内蔵
していれば該一時累算器に２が加えられる。内部パイプ
ライン遅延後のＶＳＹＮＣ−の立ち下がりエッジは、最
後の値を１の累算レジスターに転送するのに使われ、一
時累算器は次のスクリーンのためにリセットされる。１
の累算は、指定されたカラーが選択されたときだけ、即
ち、Ｄ２−Ｄ０＝１００、１０１又は１１０（二進）の
ときにだけ、計算され、その動作は、冪を保存する様に
選択されないときには不能にされる。そこで、ユーザー
は、その値を読む前に少なくとも１回スクリーン全体が
表示されるのに充分な長さの時間待たなければならな
い。ユーザーに親しみやすい様に、各読み出し後の後イ
ンクリメントも、上記の図に示されている様に設計され
ている。値が読み出された後、ＴＬＣ３４０７５は次の
カラーを指して、スクリーン全体についての１の個数を
計算する。８ビット値の後のあふれは打ち切られる。速
度制限のために、１の累算はＤＯＴＣＬＫ／２の速度で
計算される。各スクリーンについての表示パターンが固
定されている限りは、１の累算値は同じままであるべき
であり、そうでなければエラーが検出される。１の累算
値は出力ＭＵＸの前に計算されるので、８ビット値が読
み出され計算される。６ビットモードが選択されて、カ
ラーパレット内の２個のＭＳＢが０が初期設定されなけ
れば、１の累算値は依然として８ビットパターンについ
て報告する。これはカラーパレットのために付加的検査
能力を提供する。１の累算はシステムのチェックアウト
と、フィールド診断とのための良好な試験道具である。
１の累算は、ＨＳＹＮＣ−時にもアクティブである複合
Ｓync 時にではなくて、各ＶＳＹＮＣ−時に更新され
る。 １．１２．４ アナログ試験 このアナログ試験は、アナログＲＣＢ出力を相互に比較
すると共に１４５ｍｖ基準と比較するのに使われる。こ
れは、ＣＲＴモニターがアナログＲＧＢ出力に接続され
ているか否か、そしてデジタル−アナログ変換器が機械
的であるか否かをＭＰＵが判定することを可能にする。
アナログ試験が行われるとき、Ｄ７〜Ｄ４は所望の比較
のためにセットされる必要があり、Ｄ２〜Ｄ０は１１１
（二進）とセットされる。試験レジスターが読み出され
ているとき、Ｄ３はその結果を反映する。ビット定義は
下記の通りである： ビット定義 読み出し／書込み Ｄ７： ＲＥＤ選択 Ｒ／Ｗ Ｄ６： ＧＲＥＥＮ選択 Ｒ／Ｗ Ｄ５： ＢＬＵＥ選択 Ｒ／Ｗ Ｄ４： １４５ｍｖ基準選択 Ｒ／Ｗ Ｄ３： 結果 Ｒ Ｄ２： １ Ｒ／Ｗ Ｄ１： １ Ｒ／Ｗ Ｄ０： １ Ｒ／ＷD7-D4 動作 D3=1 ならば D3=0 ならば 0000 通常動作 無頓着 無頓着 1010 REDデジタル−アナログ変換器をBLUEデジタル−アナログ変換器と比較 RED>BLUE RED>BLUE 1001 REDデジタル−アナログ変換器を145mv基準と比較 RED>145mv RED>145mv 0110 GREENデジタル−アナログ変換器をBLUEデジタル−アナログ変換器と比較 GREEN>BLUE GREEN>BLUE 0101 REDデジタル−アナログ変換器を145mv基準と比較 GREEN>145mv GREEN>145mv 注： 全ての出力は、電圧を比較するために終端させら
れなければならない。図４５を見よ。
【０１３３】上記の表は、有効な比較の組合せを列挙し
ている。論理１は、その機能が比較されることが出来る
様にする。結果はＤ３である。比較結果は、入力ＢＬＡ
ＮＫ−信号の立ち下がりエッジで（パイプライン遅延の
前に）Ｄ３の中にストローブされる。比較器への入力を
安定させるために、フレームバッファー入力は、常に同
じカラーＲＡＭ記憶場所を指す様に準備されるべきであ
る。
【０１３４】通常動作では、このアナログ試験レジスタ
ーにおいてＤ７〜Ｄ４は論理０でなければならない。 ２．ピン解説（図４６） ピン名称 解説 CLK0-CLK2 ドットクロック入力。８０ＭＨｚに及ぶ周波数でドットクロック を駆動するために、三つのクロックの中のいずれも使用すること が出来る。ＶＧＡモードが活動状態であるときには、ＣＬＫ０を 使うことはデフォールトである。 CLK3, CLK3- 二重モード・ドットクロック入力。この入力は本質的にはＥＣＬ 両立の入力であるが、入力クロック選択レジスターでその様に選 択された場合には二つのＴＴＬクロックをＣＬＫ３及びＣＬＫ３ −で使うことが出来る。この入力は、ＥＣＬモードのときに装置 の限度に及ぶ如何なる動作周波数についてもドットクロックとし て選択されることが出来る。 P0-P31 絵素入力ポート。ＭＵＸ制御レジスターに示されている種々のモ ードで該ポートを使うことが出来る。使われないピンは全てＧＮ Ｄに接続されなければならない。
【０１３５】 A0-VGA7 ＶＧＡパススルー・バス。このバスはＶＧＡモードのための絵素 バスとして選択されることが出来る。 IOR,IOG,IOB アナログ電流出力。これらの出力は３7.５Ω負荷を直接駆動する ことが出来（２終端７５Ωライン）、よって外部バッファーの必 要を無くする。 VREF デジタル−アナログ変換器のための電圧基準。公称1.２３５Ｖの 電圧基準をこのピンに入力するべきである。 COMP 補正ピン。内部基準増幅器の補正を行わせる。 FS ADJUST フルスケール調整ピン。このピンとグランドとの間に接続された 抵抗器がデジタル−アナログ変換器のフルスケール範囲を制御す る。 SCLK シフトクロック出力。この出力はドットクロック入力の区画とし て選択される。出力信号はブランク時にゲート・オフされるが、 ＳＣＬＫはなおＢＬＡＮＫ−の否定と同期するために内部的に使 用される。 VCLK ビデオクロック出力。グラフィックスプロセッサへの同期のため のユーザー・プログラマブルな出力。 SFLAG/NFLAG 分割シフトレジスター転送フラグ又はニブルフラグ入力。このピ ウは二重の目的を有する。一般制御レジスターのビット３＝０で ビット２＝１であるときには、分割シフトレジスター転送機能が 作動可能にされ、ブランクシーケンス中のこのピンでの低レベル から高レベルへの遷移は臨時のＳＣＬＫサイクルを開始させてＶ ＲＡＭでの分割レジスター転送を許す。一般制御レジスターのビ ット３＝１でビット２＝０であるときには、特殊ニブルモードが 作動可能にされ、この入力はＶＣＬＫの立ち下がりエッジでサン プリングされる。サンプリングされた高レベル値は次のＳＣＬＫ の立ち上がりエッジが各バイト絵素データの高ニブルをラッチす るべきことを示し、低レベル値は低ニブルを示す（1.9 を見よ) 。一般制御レジスターのビット３＝０でビット２＝０であるとき には、このピンは無視される。一般制御レジスターのビット３＝ １でビット２＝１の状態は許されず、これらがその様にセットさ れたならば動作は予測不能となる。 RS0-RS3 レジスター選択入力。これらのピンは、表１に示されている様に 、アクセスされるべきレジスターマップ内の記憶場所を指定する 。 D0-D7 ＭＰＵインターフェースデータバス。レジスターマップ及びパレ ット／オーバーレーＲＡＭへデータを転送し、或いはレジスター マップ及びパレット／オーバーレーＲＡＭから外へデータを転送 するのに使われる。 RD- 読み出しストローブ入力。このピン上の論理０は、レジスターマ ップから読み出しを開始させる。読み出しは非同期で行われ、Ｒ Ｄ−の低レベル移行エッジで開始される。図７を見よ。 WR- 書込みストローブ入力。このピン上の論理０は、レジスターマッ プへの書込みを開始させる。ＲＤ−と同様に書込み転送は非同期 であり、ＷＲ−の低レベル移行エッジで開始される。図７を見よ 。 ８／６ デジタル−アナログ変換器解像度選択。このピンは、デジタル− アナログ変換器のためのデータバス幅（８ビット又は６ビット） を選択する。このピンが論理１であるときには、８ビットバス転 送が使用され、Ｄ７はＭＳＢでＤ０はＬＳＢである。６ビットバ ス動作については、カラーパレットはなお８ビット情報を持って いるが、Ｄ５はビット７位置へシフトしＤ０はビット２位置へシ フトされ、２個のＬＳＢは、デジタル−アナログ変換器への出力 ＭＵＸで０で満たされる。パレット保持レジスターは、６ビット モードで読まれるときには２個のＭＳＢを０にする。 HSYNC-,VSYNC- 水平ｓｙｎｃ入力及び垂直ｓｙｎｃ入力。これらの信号は、緑の 現在出力でのｓｙｎｃレベルを生成するのに使われる。これらは 、通常モードはアクティブ低レベル入力であり、真／補ゲートを 通される。ＶＧＡモードにつていは、これらは極性変化無しにＨ ＳＹＮＣＯＵＴ及びＶＳＹＮＣＯＵＴに通され、その動作は制御 レジスターにより指定される（§1.８を見よ）。 HSYNCOUT 上記の真／補ゲートの水平ｓｙｎｃ出力（§1.8 を見よ）。 VSYNCOUT 上記の真／補ゲートの垂直ｓｙｎｃ出力（§1.8 を見よ）。 BLANK-, ブランキング入力。データ及びブランクをスキューさせるかも知 VGABLANK- れない信号の外部多重化を除去するために２個のブランク入力が 設けられる。ＣＧＡモードがＭＵＸ制御レジスター（2D HEX) で セットされたとき、ＶＧＡＢＬＡＮＫ−入力がブランキングのた めに使われ、そうでなければＢＬＡＮＫ−が使われる。 MUXOUT- ＭＵＸ出力制御。この出力ピンはソフトウェアプログラマブルで あり、ＭＵＸ制御レジスターに２Ｄ（ＨＥＸ）が入力されたとき ＶＧＡモードが使われていることを外部装置に知らせるために低 レベルにセットされる。モードのセット後に一般制御レジスター のビット７が高レベルにセットされれば、出力は高レベルになる 。このピンは、外部制御のためだけに使われ、内部回路には影響 を与えない。 VDD パワー。全てのＶＤＤピンが接続されなければならない。アナロ グ及びディジタルＶＤＤは内部的に接続されている。 GND グランド。全てのＧＮＤピンが接続されなければならない。アナ ログ及びディジタルＧＮＤは内部的に接続されている。 注： 使用されない入力は全て論理レベルに結合される
べきであり、浮動することは許されるべきでない。
【０１３６】特に記載されていない限り、全てのディジ
タル入力及び出力はＴＴＬ両立である。マイナス符号
（−）が後に付されているピン名称（例えばＣＬＫ３
−）はアクティブ低レベル動作を示す。図３１及び図３
３の選択回路４０５１は、レジスターマップ４０１３内
の項目により、表４に定義されている数個のモードの中
の一つで動作するようにプログラムされる。この選択回
路はマクチプレクサの回路網として示されており、或る
実施例はゲート論理マルチプレクサを使用するのに適し
ているけれども、今のところ、最も高いドットクロック
速度に及ぶ周波数で使用するのには、入力ラッチ４０１
１及び選択回路４０５１を具現するバレル・シフターな
どのシフトレジスター選択回路の方が一層良く適してい
ると考えられる。
【０１３７】幾つかのモードでは、選択回路４０５１
は、入力ラッチ４０１１とルックアップ・テーブル・メ
モリー４０２１とのあいだに接続されてバスの全幅を満
たす選択可能な幅のカラーコードを入力ラッチ４０１１
からルックアップ・テーブル・メモリー４０２１に逐次
に供給するカラーコード転送回路の例として働く。図３
１のデコード及びカウンタ回路４０５２経由の制御レジ
スター４３７１は、選択回路４０５１の図３３詳細のマ
ルチプレクサ４３８１、４３８３、４３８５及び４３８
７の組の様に機能するように該バレル・シフターを構成
する。
【０１３８】該マルチプレクサは制御信号を受信する選
択入力を有し、該信号は、制御レジスター４３７１の内
容により確立される各モードに従ってマルチプレクサを
操作する。マルチプレクサ４３８１−４３８７は、ビデ
オ出力バス１３６の全幅について入力ラッチ４０１１に
接続されたデータ入力を有し、該マルチプレクサの各々
は、３２ビットのビデオ出力バス１３６の幅の異なる約
数（／４，／８，／１６，又は／３２）である数（８
個、４個、２個又は１個）の出力を有する。マルチプレ
クサ４３８１−４３８７の中の与えられた１個が作動さ
せられるとき、デコーダ兼カウンタ回路４０５２は、そ
のマルチプレクサを操作して、ビデオ出力バス１３６の
全幅についての入力ラッチ４０１１の内容を、該マルチ
プレクサ又は該バレル・シフターのマルチプレクサ機能
の出力の数（８、４、２、又は１）に等しい数の並列ビ
ットの組としてルックアップ・テーブル・メモリー４０
２１へ周期的に且つ逐次に転送せしめる。
【０１３９】デコード及びカウンタ回路４０５２は入力
ラッチ幅の一部又は全部にわたって逐次に循環すること
ができ、ビデオ出力バス１３６の全バス幅は該ラッチ幅
の一部にだけ結合出来る。よって、マルチプレクサが応
答するバス幅も有利にプログラムすることが出来る。こ
の様に、選択回路４０５１とデコーダ兼カウンタ回路４
０５２とは、入力とルックアップ・テーブル・メモリー
４０２１との間に接続されて、プログラマブル・パレッ
ト４０００のために内部的に又は外部からプログラムさ
れたバス幅に従ってバス１４５からカラーコードを通
す、外部からプログラム可能なバス幅結合回路の例とし
て作用する。好適な実施例では、真カラーモードにおけ
る２４の幅と同じく、プログラム可能なバス幅は２の累
乗である。バス幅をだんだん小さく選択すると、１例
は、入力ラッチ４０１１から通すビットは、入力ラッチ
４０１１の最ホストビット端でだんだん小さくなる部分
集合からのビットとなる。
【０１４０】別の特徴では、特殊ニブルモードのデコー
ド及びカウンタ回路４０５２は、マルチプレクサを作動
させて、交互にビットを転送させ、ビットをスキップさ
せ、転送させ、スキップさせ・・・ることにより入力ラ
ッチ４０１１からビットを転送させる。このスキップ
は、それ自身から遅延を生じさせない。以上、幾つかの
モードについて説明したけれども、ラッチ又はバス幅の
一部又は全部から、或いはＶＧＡセクションからのビッ
トの選択又は連続する選択の系列は、デコード及びカウ
ンタ回路４０５２と選択回路４０５１との制御下でプロ
グラム可能に選択されることが出来ることがこれらの例
から明らかであろう。３２ビットのバス幅は単なる例で
あり、より狭いバス幅、又はより広い６４、９６、及び
１２８ビットのバス、或いはバス内の偶数個又は奇数個
のビットを使用することが出来る。
【０１４１】真カラーモードでは、図３３の出力マルチ
プレクサ（出力Ｍｕｘ）４０３８は、入力ラッチ４０１
１とルックアップ・テーブル・メモリー４０２１の出力
とに接続された入力を有し、ルックアップ・テーブル・
メモリー４０２１により供給されるカラーデータワード
のバイト又は入力ラッチ４０１１からの２４カラーコー
ドから成るカラーデータワードを伴う三つのカラー出力
をデジタルーアナログ変換器４０３０に供給する。選択
回路は、選択を行うために入力ラッチ４０１１の少数ビ
ットからの０hex などの所定のコードのための検出器４
０３６を含む。入力ラッチからのカラーコードから成る
カラーデータワードのための遅延回路４０３９は、入力
ラッチからのカラーコードに応じてルックアップ・テー
ブル・メモリー４０２１からカラーデータワードを供給
するのに固有の第２の遅延と実質的に同じ第１の遅延を
有する。
【０１４２】真カラーモードでは、２４バイトのデータ
（例えば、図３１のバイトＡ、Ｂ、Ｃ）が直接に入力ラ
ッチ４０１１から図３２の絵素バス４３５９を介してデ
ジタル−アナログ変換器４０３１、４０３３及び４０３
５へ直接転送される。このモードでは、入力ラッチ４０
１１の残りの８ビット（アクファ・ガン又は属性入力と
してのバイトＤ）をオーバーレー・バス４３６０として
利用してマルチプレクサ４３８９及び読み出しマスク回
路４０６１を介してパレットＲＡＭをアドレス指定する
ことによりオーバーレーが提供される。このアドレス指
定の結果として、ルックアップ・テーブル・メモリー４
０２１から２４ビットが出力され、これがデジタル−ア
ナログ変換器４０３１、４０３３及び４０３５へのオー
バーレー情報として使われる。オーバーレー入力Ｐ７−
Ｐ０（入力レジスター４０１１のバイトＤ）が全て論理
０であるか、又は図３１の読み出しマスクラッチ４３５
３がクリアされたときには、オーバーレー情報は表示さ
れない。よって、選択回路４０５１は、バイトＤの状態
を検出して、それによって動作を制御する論理を包含す
る。また、非ゼロ値が入力ラッチ４０１１のバイトＤに
入力され、読み出しマスクレジスター４３５３がクリア
されなければ、カラールックアップ・テーブル・メモリ
ー４０２１がアドレス指定され、その結果としてのデー
タは、図３３のピクセルバス４３５９上の真カラーデー
タに対しての優先権を受け取ったデジタル−アナログ変
換器に送られる。
【０１４３】真カラーモードにおけるオーバーレー入力
は、カラーパレットＲＡＭに行くものである。真カラー
モードはオーバーレーの発生が無くても動作する。しか
し、有利なことに、オーバーレーは、ビデオＲＡＭで利
用できない人工カラーデータワードのルックアップ・テ
ーブル・メモリー４０２１におけるセットを可能にし、
又は例えば背景上にテキスト又はカーソル又はその両方
を重ねるためにカラーの特別の組を確立することを可能
にする。オーバーレーは、ビデオＲＡＭ内のカラーに加
えてユーザー制御されるカラーで進行中のビデオイメー
ジング上にグラフィックスを確立するためにも使われる
ことが出来る。或るグラフィックスアプリケーション
は、オーバーレーを使って、アウトライングラフィック
を真カラーイメージとして物体上に重ねることによって
物体の輪郭を描くことが出来る。オーバーレーは、利用
できるカラーのスーパーセット（superset) を提供する
ことが出来る。
【０１４４】図１のプログラマブル・パレット４０００
は、各メモリー１３０について直列レジスター１３９を
直接クロックするシフトクロックＳＣＬＫ信号を提供す
る。ＳＣＬＫ信号は、分割シフトレジスター転送ＶＲＡ
Ｍを支えることが出来る。このＶＲＡＭについては、図
３−２１との関連で上記されている。ＶＲＡＭについて
の背景情報が、共通譲渡された米国特許4,639,890 号
（ＴＩ−９８６９）、4,330,852 号（ＴＩ−７９２
４）、4,683,555 号（ＴＩ−１０６２５）、及び4,667,
313 号（ＴＩ−１０９６９）に開示されている（これら
を参照により本書の一部とする）。
【０１４５】次の説明においては、好適な実施例はグラ
フィックスプロセッサ１２０を持っており、これは、そ
れ自身のクロックを持っているので、刻時のためにパレ
ットドットクロックやドットクロックの導関数には必ず
しも依存しない。グラフッィクスプロセッサ１２０は、
（ＴＭＳ３４０×０の場合と同様に）ドットクロックの
導関数により駆動されるビデオカウンタを内蔵すること
が出来る。次に説明するのは、グラフィックスプロセッ
サ１２０におけるドットクロックのこの後者の使用であ
る。
【０１４６】プログラマブル・パレット４０００とグラ
フッィクスプロセッサ１２０との同期は、パレットから
の両方の出力ＶＣＬＫ及びＳＣＬＫにより調停される。
換言すると、グラフッィクスプロセッサ１２０のビデオ
計数動作をプログラマブル・パレット４０００と整合さ
せる刻時は、この実施例ではグラフッィクスプロセッサ
１２０ではなくてプログラマブル・パレット４０００と
共に生じる。グラフッィクスプロセッサ１２０は、ＶＣ
ＬＫを使って、相対的にイメージの特定の走査線上の何
処で動作が起こっているかを判定するために接続されて
いる。ＶＣＬＫは、グラフッィクスプロセッサ１２０が
何時ブランクを表明（assert) し、同期パルスはＨＳＹ
ＮＣ及びＶＳＹＮＣを表明するべきかを決定するために
もグラフッィクスプロセッサ１２０により使われる。
【０１４７】図２のグラフッィクスプロセッサ１２０は
ビデオディスプレイコントローラ２６０にカウンタを有
する。該カウンタは、ビデオクロックＶＣＬＫによる刻
時に応じてカウントアップする。所定カウントで、ブラ
ンキングが出力される。その後の所定カウントで、sync
パルスが出力される。更に後の所定カウントで、該sync
パルスが開放され、次にブランキングが開放され、次に
カウントが再開される。該カンウタはsyncパルスのスタ
ート時にリセットされる。グラフィックスプロセッサ１
２０からのＶＳＹＮＣ及びＨＳＹＮＣは、ビデオ制御バ
ス１２４を介して、プログラマブル・パレット４０００
の図３３のブロック『ビデオＭＵＸ及び制御』のピンＶ
ＳＹＮＣ及びＨＳＹＮＣに送られる。グラフィックスプ
ロセッサ１２０は、グラフィックス機能を行うようにさ
れることが出来て、モニターディスプレイ標準がビデオ
ディスプレイ１７０に適したものを収容する信号を生じ
させ、斯くしてブランキング及び同期パルスのタイミン
グを確立する。
【０１４８】図１のグラフィックスコンピューターシス
テム１００において、プログラマブル・パレット４００
０はグラフィックスプロセッサ１２０のための時間基準
をつくり出す。この前置装置は、実際上、その時間基準
を使ってブランキング信号及びsync信号を作ることによ
ってループを閉じ、該信号は後置装置（ここではプログ
ラマブル・パレット４０００）によりサンプリングされ
る。ＶＲＡＭのランダムアクセス側の間に不連続がある
ので、このループは有利に閉じられるが、プログラマブ
ル・パレット４０００の動作と対照的に、それはグラフ
ッィクスプロセッサ１２０がアクセスするものである。
この様にして、グラフッィクスプロセッサは、パルスを
精確にカウントし、メモリー１３０において動作が起こ
っているときを判定することが出来る。
【０１４９】別の関連する特徴においては、図３１のブ
ランキング・サンプリング回路４３８４、遅延回路４３
２２及び４３２１は、選択回路４３８６により選択され
た入力ラッチ４０１１からの選択されたブランキング信
号ＢＬＡＮＫ−又はＶＧＡＢＬＡＮＫ−に接続された入
力を有する。遅延論理４３２２の第２入力はクロック制
御ブロック４０４１により刻時されるべく接続されてい
る。遅延論理４３２２は、可変遅延又はプログラマブル
な遅延回路を与え、それに固定の遅延回路４３２１が続
いており、これは各ラインの最後の絵素と精確に整合し
たブランキングをデジタル−アナログ変換器４０３０に
供給する。
【０１５０】図３１において、ブランキング・プリセス
は、絵素深度に対するバス幅の比Ｎに応じて変化する遅
延である。例えば、パレットのアーキテクチャに固有の
遅延を補正する遅延回路４３２１の固定した遅延とは別
に、ブランキング・プリセス遅延は、入力ラッチ４０１
１の内容をルックアップ・テーブル・メモリー４０２１
に転送するのに必要なドットクロックサイクルの数を考
慮に入れるものである。このサイクル数は、表４のバス
・ロード当たりの絵素数に対するバス幅の比に正比例す
る。これは、入力ピンＢＬＡＮＫ−でブランクがアクテ
ィブになる時から該回路がデジタル−アナログ変換器４
０３１、４０３３及び４０３５を図３１のブランクレベ
ルにするまでに必要な追加の遅延の量を決定する。グラ
フッィクスプロセッサ１２０は、所定数のＶＣＬＫパル
スをカウントすると、プログラマブル・パレット４００
０のブランク入力ピンに接続されているＢＬＡＮＫピン
を表明する。その時、プログラマブル・パレット４００
０は、デジタル−アナログ変換器をブランキングにする
前にディスプレイに対して残されている選択回路４０５
１になお残っている絵素の数を考慮に入れなければなら
ない。斯くして、遅延回路４３２２、４３２１は、プロ
グラマブル・パレット４０００がデジタル−アナログ変
換器をブランキングにする前に何個のドットクロック周
期の間待機するべきか決定する。ブランキングがデジタ
ル−アナログ変換器に対して余りに早く表明されると、
１個以上の絵素が表示されないことになる。若しブラン
キングがデジタル−アナログ変換器に対して余りに遅く
表明されると、無意味な『不要情報』絵素がディスプレ
イに導入される。ブランキング・プリセス論理は、有利
なことに、データ経路の幅と図３１の制御レジスター４
３７１におけるバス・ロード当たりの絵素の個数とのど
の様な組合せが選ばれても、正しい時にブランキングを
生じさせる。
【０１５１】図３１において、ＢＬＡＮＫだけでなくて
ＨＳＹＮＣ及びＶＳＹＮＣも含めて、各ビデオ制御信号
について、選択器のモードに依存する可変遅延プラス適
切な固定遅延が総遅延として遅延回路４３２２、４３２
１により提供される。他の或る実施例は、syncのタイミ
ングはブランキングについてよりも重大でないので、sy
ncに関する可変遅延は省略される。該遅延の一部は、Ｖ
ＧＡパススルー・モードでは固定遅延Ｆ１を設けるため
に転換可能にバイパスされる。
【０１５２】図３２は、タイミングに関してsyncがブラ
ンキングより重大でない理由を示す。例えば、ラスター
走査ＣＲＴモニターでは、走査線内の絵素の強度は、ブ
ランキングの始まりにより各走査線の終わりで精確に終
わらせられる。ブランキング・サンプリング回路４３８
４及び遅延回路４３２２及び４３２１は、デジタル−ア
ナログ変換器４０３０をブランクにする入力により、そ
の終わりを確定する。しかし、図４０及び図４１におけ
る複合ビデオにおいて同期パルスはブランキングのほぼ
中央を中心とする。その結果として、図３２に破線で示
されている様に、同期までの及び帰線時（斜め）の消さ
れた走査線（破線）の継続した偏向は、観察知者には見
えない。ブランキング端（左側）のときに、次の走査線
の第１絵素がされ得る様にするためにグラフッィクスプ
ロセッサ１２０によりブランキングの長さが精確に確定
されてプログラマブル・パレット４０００で精確に遅延
させられる。同期の遅延における小さな誤差は走査線の
相対的位置を変えたり絵素を削り落としたりしないの
で、他の実施例では黙許することが出来る。
【０１５３】一般に、プログラマブル・パレットは、複
数の異なる動作モードの中の一つを確立する制御レジス
ター４３７１などのモード回路を備えている。カラーコ
ード処理回路（選択回路４０５１、ルックアップ・テー
ブル・メモリー４０２１など）は、該モード回路により
確立されたモードに従ってカラーコードに応じて、アナ
ログ形に変換可能なカラーデータワードを供給すること
が出来るが、この場合、カラーコード処理回路は、種々
のモードに応じて、該カラーコード処理回路へのカラー
コードの入力とカラーデータワードの供給との間に種々
の時間間隔を確立する。可変遅延回路（遅延回路４３２
２、４３２１など）は、該モード回路に応答して、該モ
ード回路により確立されたモードに依存する時間間隔だ
けビデオ制御信号（ブランキング、sync又はその他のデ
ィスプレイ制御信号）を遅延させる。該可変遅延回路
は、その様にして遅延させられたビデオ制御信号でデジ
タル−アナログ変換器を制御する様に接続される。選択
回路４０５１は、図３１において種々のモードでビット
の種々の組を入力ラッチからルックアップ・テーブル・
メモリーへ逐次送るので、その逐次の送りは、カラーコ
ード処理回路での時間間隔を種々のモードで異ならしめ
る。よって、選択回路４０５１での逐次の送りのための
時間がモード毎に変わる量に対応して遅延はモード毎に
変わることが出来る。一般に種々の実施例において、熟
練した労働者は、デジタル−アナログ変換器と、デジタ
ル−アナログ変換器の前のパレット回路との回路遅延を
決定して、その遅延を加えて、遅延回路４３２１に組み
込まれるべき遅延量を得る。
【０１５４】グラフィックスプロセッサ１２０がカウン
トアップして、ブランクが発せられる所定カウントに達
する時と、ブランク信号がグラフッィクスプロセッサ１
２０からプログラマブル・パレット４０００に到達する
時との間に伝播時間が経過する。更に、グラフィックス
プロセッサ１２０ビデオカウンタ回路とプログラマブル
・パレット４０００とは同期してはいるが互いに時間的
にずれているので、クロック遅延がある。このクロック
遅延については、図５０〜図５２との関連でいっそう詳
しく説明する。そこでプログラマブル・パレット４００
０は伝播遅延を伴ってＶＣＬＫ及びＳＣＬＫをグラフィ
ックスプロセッサ１２０に送るが、ここではカウンタが
プログラマブル・パレット４０００に対して時間ずれを
持って作動している。グラフィックスプロセッサ１２０
は、ブランク信号及びsync信号を伝播遅延をもってプロ
グラマブル・パレット４０００へ帰す。このために、ド
ットクロックからのスキューになる様な中間の遅延量だ
け、ブランク及びsyncがパレット・パースペクティブ
（palette perspective)に対してオフセットするという
事態が生じる。7 ないし１６ナノ秒のドット周期でのこ
のブランク又はsyncのスキューは、イメージの複数の絵
素にわたって変化することが出来る。しかし、ディスプ
レイ保全のために、ブランキングは正しいドットエッジ
で正確に生じるのが望ましく、その場合、イメージは、
各線の最後の絵素の表示で正確にブランキングに入る。
【０１５５】ブランクは４−８ドットクロック周期にわ
たって変化することが出来る。デジタル−アナログ変換
器でsyncバックアップ（sync'd back up) され且つちょ
うど正しい窓で表明されなければならないので、タイミ
ングは、図５０〜図５２にブランキング・サンプリング
回路４３８４、及び遅延回路４３２２及び４３２１で示
されている上昇する解像度のサンプリングプロセスによ
り行われる。再同期化又はサンプリングは回路において
ブランキング・プリセス遅延と混合されることが出来且
つ混合されるが、これら二つの概念は異なっていて、且
つ共に好適な実施例に利点を与えるものである。
【０１５６】図５０においてＶＣＬＫの一つの遷移エッ
ジＡはグラフィックスプロセッサ１２０からのブランク
をトリガーする。ブランキング・サンプリング回路４３
８４は、ＶＣＬＫにおける同じ立ち上がり又は立ち下が
りの向きの次の遷移エッジを使って、新しく到着したブ
ランク値又は信号をサンプリングし、捕らえ、又は捕捉
する。そこで、暗黙最大許容スキューは１ＶＣＬＫ周期
である。これより大きいスキューがあれば、ブランクを
表明するのにエッジ間により長い時間をグラフィックス
プロセッサ１２０に許すために出力クロック選択レジス
ターＯＣＳ４３６３により確立されるＶＣＬＫ分周比を
プログラムし直すことによってＶＣＬＫの周波数が下げ
られる。ＶＣＬＫ周期は、（グラフッィクスプロセッサ
１２０からの）ＢＬＡＮＫ遷移時間より長くなければな
らない。ＢＬＡＮＫは、ＢＬＡＮＫ−遷移を引き起こす
ＶＣＬＫエッジ（立ち上がり）より十分後に生じるドッ
トクロック・エッジで効率的にサンプリングされること
が出来る。これは、再同期化を達成出来ることを保証す
る。
【０１５７】ＶＣＬＫによるブランキング・サンプリン
グ回路４３８４の刻時により、ビデオクロックの解像度
へグラフッィクスプロセッサ１２０からのブランクがサ
ンプリングされ、これによりブランクがその解像度へ捕
らえ直される。ＶＣＬＫは、ドットクロック周期の様に
短い又はドットクロック周期の３２倍の様に長い選択可
能な周期を有する。２０ナノ秒のドットクロック周期の
例では、ＶＣＬＫの周期は２０ナノ秒以上となる。倍数
は、随意の二つのＶＣＬＫエッジ間に唯一のブランキン
グエッジが生じることを保証する２の冪であるのが適当
である。サンプリングは、刻時遷移と、刻時されている
ブランキング・サンプリング回路４３８４の有効なＱ出
力の出現との間に約２ナノ秒の時間を有する。
【０１５８】信号をサンプリングすることにより、ブラ
ンキングエッジの可変性は、ブランキング・サンプリン
グ回路４３８４の整定時間まで低減される。図５０、図
５２において、ＢＬＡＮＫがマイクロ秒で作動するのに
比べてＶＣＬＫはナノ秒で作動する。ＶＣＬＫの周期は
プログラマブルであるので、立ち上がりエッジＡはＢＬ
ＡＮＫ−の高レベルに遭遇する様にされることが出来、
周期ＰＩ後のエッジＢはＢＬＡＮＫ−の低レベルに遭遇
する。エッジＢはブランキング・サンプリング回路４３
８４をトリガーして、その出力を降下させる。時間の不
確定性０−４０ナノ秒の程度である。ブランキング・サ
ンプリング回路４３８４の使用によって、恐らく１−２
ナノ秒の不確定性であるｄ２に達するブランキング・サ
ンプリング回路４３８４の出力が発生するときの時間の
不確定性が低減する。ＢＬＡＮＫが不確定的に遅延させ
られる量ｄ１より多くエッジＢが遅延させられたとして
も、エッジＢはドットクロックに対して既知の関係を持
っており、これはブランキングのための正しい時間関係
を回復するポイントである。１ＶＣＬＫ周期Ｐ１の出力
Ｑ、ドットクロック周期の倍数の間の関係が確立した
ら、別の２段階のサンプリングにより、図５０、図５
１、図５２、図５４、図５５のサンプリングの時間分解
能が向上する。
【０１５９】図５２の連続するフリップフロップにおい
て、だんだん周波数の高くなるクロック信号がブランキ
ング・サンプリング回路４３８４、及び遅延回路４３２
２、４３２１をクロックすることによってブランキング
エッジを一層高い時間分解能に制限する。上昇する時間
分解能の順にフリップフロップを刻時するこの配列は、
ここでは加速と呼ばれる。分解能は、遅延回路４３２１
にブランキング信号が入ると、ドットクロックの分解能
に達する。
【０１６０】有利なことに、選択可能な遅延が信号ＬＯ
ＡＤで遅延回路４３２２を刻時することによって導入さ
れる。ＬＯＡＤは、ドットクロックに対してシフトクロ
ックＳＣＬＫと同じ分周比持っていて、ＳＣＬＫの様に
ブランキング時に中断させられる代わりに連続的に動作
する。従って、ＬＯＡＤでフリップフロップ４３２２を
刻時することはドットクロック周期に遅延を導入し、こ
れは、第１に、ＬＯＡＤによる入力ラッチ４０１１の刻
時に対応し、第２に、入力ラッチ４０１１からルックア
ップ・テーブル・メモリー４０２１へ全ての絵素を転送
するために選択回路４０５１により使われるドットクロ
ック周期の数に等しい。これは正に所望のブランキング
・プリセス遅延である。よって、時間分解能が向上し、
ブランキング・プリセスも起こる。
【０１６１】遅延回路４３２２の出力は遅延回路４３２
１（パイプライン）へ供給される。このパイプラインは
ドットクロックにより刻時され、サンプリングを最高の
時間分解能で完成させると共に固定した遅延を提供し、
このときデジタル−アナログ変換器に対してブランキン
グのためにブランキング内部信号ＢＬＢＤを生じさせ
る。ＢＬＢＤは、先にグラフィックスプロセッサ１２０
に伝播してブランキングを開始させるドットクロックエ
ッジに対して既知の遅延関係を持っており、プログラマ
ブル・パレット４０００内の信号経路における遅延は、
その遅延に対応し且つその遅延により補正されるので、
カラー信号出力はブランキングと正確に同期させられ
る。
【０１６２】図５３〜図５５を一緒に考察すると、この
二つの図において、対応する符号を付したラインは互い
に接続されている。選択回路の制御レジスタービット５
（表４）ＭＣＲＢ５は、選択回路４３８６に図５４、図
５５のＢＬＡＮＫＢ及びＶＧＡＢＬＡＮＫＢ入力の選択
を行わせる。図５３は、入力クロック選択レジスター
と、ＣＫ（クロック）入力に接続されたクロックマルチ
プレックサとの間の接続を示す。図５４、図５５は、分
周器チェーンから分周出力の組合せを提供する出力クロ
ック選択レジスターと多重比回路との接続も示してい
る。これらの出力の幾つかは、ラインＶＣＬＫ、ＬＯＡ
Ｄ及びＤＯＴにより図５３のブランキング及びｓｙｎｃ
回路に接続されている。
【０１６３】図５４〜図５９において、ブランキング信
号ＢＬＡＮＫＢはゲートＸ８、Ｘ３３を通過し、遅延フ
リップフロップＸ３２及びゲートＸ２６の間を通る。１
出力はＢＬＮＫＢと称する信号であり、これはプリセス
機能においてシフトクロック信号ＳＣＬＫを遮断する。
図５３のブロックＳＳＲＴは、ピンＳＳＲＴ／ＮＦ（分
割シフトレジスター転送／ニブルフラグ）の信号レベル
に応答する。制御レジスターにおいてビット２及び３
は、回路がＳＳＲＴモードであるかニブルフラグモード
であるかを決定する。若しＳＳＲＴモードであれば、Ｓ
ＳＲＴ信号はＮＡＮＤゲートＸ１を通されて、ＳＳＲＴ
遅延ブロックは、図５３の回路とＳＣＬＯＣＫ出力とを
通してメモリー１３０をトリガーするのに必要な所定の
幅のラインＳＳＲＴＰ上にパルスを生成する。
【０１６４】メモリーサイクル波形ライン上にＳＳＲＴ
Ｐ低レベルパルスを持つ目的は、完全転送のための新タ
ップ点をメモリー１３０内のレジスターにロードするこ
とである。タップ点レジスターは、アドレスをメモリー
１３０の入力ラッチに転送する。メモリー１３０には２
ステップ・プロセスがある。グラフィックスプロセッサ
１２０は、シフトレジスター転送を要求するＬＡＤコー
ドを供給する。タップ点値は、シフトクロックＳＣＬＫ
の次の立ち上がりエッジまではタップ点カウンタ９４に
転送されない。これら二つの機能のあいだにパルスが挿
入されなかったならば、タップ点レジスター９１の中に
ある値はタップ点カウンタ９４に転送されないかも知れ
ない。第２の転送は、該ラッチ内の現在の値に重ね書き
をする。よって、パルスＳＳＲＴＰの挿入は、有利なこ
とに完全シフトレジスター転送タップ点をタップ点カウ
ンタ９４に移動させ、重ね書きは防止される。
【０１６５】よって、図１４に示されている様に、タッ
プ点レジスター９１はｍｅｍｃｙ−波形によりクロック
され、ｍｅｍｃｙ−はデータをバスからタップ点レジス
ター９１上に移動させる。ＳＣＬＫは、その後、図１４
及び図２１の記号ＳＣＬＫで示されている様に、データ
をタップ点カウンタ９４の外への転送を引き起こす。ブ
ランキング時には、この回路においてＳＣＬＫはディス
エーブルされる（ＳＳＲＴパルス挿入を除いて）。チッ
プボンドパッドへのこのシフトクロック信号出力は図５
４、図５５においてはＳＣＬＯＣＫと呼ばれているが、
図３１の同一の出力ＳＣＬＫに対応する。
【０１６６】図３１のクロック制御ブロック４０４１
は、図５３の略図に一層詳細に示されている。クロック
生成回路の系列は、制御信号ＭＣＲＢ５、入力クロック
選択ＩＣＳ０−３、及び５個の発振器入力ＣＫ０−ＣＫ
５に基づいて正しい周波数を生成する。クロック選択回
路４０４０は、６個のクロック発振器の中のいずれがプ
ログラマブルなプログラマブル・パレット４０００を駆
動することを許されるかを選択する回路を示す。クロッ
ク選択回路４０４０の出力は、入力ＯＣＳ０−５に基づ
いてＳＣＬＫ及びＶＣＬＫについての正しい周波数を決
定するクロック分周器であるブロック制御ブロック４０
４１に供給される。
【０１６７】分周比は、絵素深度で除した絵素バス幅に
等しくて、クロック選択回路４０４０により選択された
ドットクロックを分周する。３２ビット幅のデータ経路
と４ビット絵素があれば、分周比は８である。これは、
８個の絵素の次の組を入力ラッチ４０１１にロードする
前に入力ラッチ４０１１内の絵素の全てを使用する能力
を提供するものであるので、適切なことである。分周比
（例えば、ドットクロックの１／８）は、各立ち上がり
エッジで８この絵素をロードさせるシフトクロックＳＣ
ＬＫの周波数を産出する。この例では、各々４ビットの
８個の絵素を構成する新しい３２ビットの組を入力ラッ
チ４０１１にロードする次のＳＣＬＫサイクルがこの分
周回路により生成される前にパレットチップはバスの４
ビット部分に次々に調子を合わせてアクセスしている。
【０１６８】図３１において、この実施例では入力クロ
ック選択レジスター４３６１は分周比ではなくてクロッ
ク発振器選択を決定する。斯くして入力クロック選択レ
ジスター４３６１は、ＲＳ０−ＲＳ３により選択され、
クロック選択のためにデータビットＤ０−Ｄ７により直
接アクセスされる。また、デコード論理４３６２は、出
力クロックレジスター４３６３の一部をデコードし、ク
ロック制御ブロック４０４１での分周比を確立する。
【０１６９】出力制御ビットＯＣＳ０−ＯＣＳ５は、出
力選択レジスター４３６３における制御レジスタービッ
トにより駆動されるデコード論理４３６２の出力であ
り、どの様なクロック分周比が導入されるかを決定す
る。これに対して、入力クロック選択ＩＣＳ０−３は、
入力クロック選択レジスター４３６１からのビットであ
り、どのクロック発振器が選択されるかを決定する。回
路４０４４ＳＣＬＫ ＳＥＬＥＣＴ ＮＥＷ３は、分周
器からの入力及びＯＣＳ０−２を取って、どんな周波数
がＳＣＬＫ出力に分配されるかを決定し、クロック制御
ブロック４０４１における適切な遅延を供給ＬＯＡＤ、
及びＶＣＬＫ及びＳＣＬＫ（内部信号）に与える。図５
３において、ＶＣＬＯＣＫは、ＯＣＳ３−５に応じて論
理４０４２により供給される出力バッファー４３４１か
らボンドパッドへのＶＣＬＫ出力である。ＳＣＬＯＣＫ
は、回路４０４４からの出力バッファー４３４３からボ
ンドパッドへのＳＣＬＫ出力である。
【０１７０】必要に応じてプログラマブル・パレット４
０００の外側から数個の入力を駆動すると共にオンチッ
プで互いを駆動する内部回路のために必要とされるもの
に比べて外部駆動のためにプログラマブル・パレット４
０００の現在の能力を向上させるために出力バッファ４
３４１、４３４３などのバッファーにより緩衝記憶機能
が提供される。図６０乃至図６６において、図３１の試
験（Ｔｅｓｔ）レジスター４３９５は、垂直ｓｙｎｃパ
ルス間の時間間隔においてルックアップ・テーブル・メ
モリー４０２１からの出力のカラー関連バイトの１のビ
ットの和を累算する。各バイトは、カウントされるべき
カラーを選ぶ図６５、図６６の累算器・マルチプレック
サ回路７０６１から図６０〜図６４の１−カウンタ回路
７００１に入る。図６０〜図６４において、バイトＡＣ
ＣＵＭ〔０−７〕はラッチ７０１１に入れられる。ラッ
チ７０１１は、高４ビットニブル及び低４ビットニブル
を含む８ビットを有する。論理を有利に高速化するため
に、ニブルデコーダ７０１３及び７０１５は、それぞれ
高ニブル及び低ニブルをデコードすることにより、それ
らの中の１の個数をカウントする。例えば、１１１１は
１００とデコードされ（４個の１は二進の４とデコード
される）、０１０１は０１０とデコードされる。（２個
の１は二進の２とデコードされる）、等々である。ニブ
ルデコーダ７０１３からの二進数はラインＢ２、Ｂ１、
Ｂ０で出力される。ニブルデコーダ７０１５からの二進
数はラインＡ２、Ａ１、Ａ０で出力される。これら二つ
の二進数は、入力ラッチ７０２３と加算論理７０２５と
を有する加算回路７０２１により加え合わされる。出力
はラインＮ３、Ｎ２、Ｎ１、Ｎ０上の二進数である。例
えばＡＣＣＵＭ〔０−７〕が０１１０１１００（１が４
個ある）ならば、加算回路７０２１の出力は、それに対
応して０１００（二進４）である。ランニング和、即
ち、この様にしてカウントされた１の個数は、累算器７
０２７により生成される。累算器７０２７は、入力ラッ
チ７０２９と累算器論理７０３１とを有する。ランニン
グ合計は、ドットクロックにより刻時されるラッチ７０
３３の組で更新され、その後に次の垂直ｓｙｎｃパルス
ＶＳＹＮＣ０の発生時に試験レジスターラッチ７０４１
の中へ刻時される。回路７０４５は、イネーブル・ライ
ンＡＣＫＥＮがアクティブであるときにドットクロック
をラッチ７０１１、加算回路７０２１及び累算器７０２
７へ供給する。回路７０５１は、一般制御レジスター４
３９８のビット１（ＧＣＲＢ１）により作動可能にされ
たときに試験レジスター７０４１へ垂直ｓｙｎｃを供給
する。
【０１７１】図６５、図６６において、累算器・マルチ
プレックサ回路７０６１は、８ラインのＡＣＣＵＭ〔０
−７〕にそれぞれ１ラインの出力を作る一組の３入力マ
ルチプレクサ７０６３．１ ．８を有する。入力は、ル
ックアップ・テーブル・メモリー４０２１の出力の２４
ライン、ＲＥＤ〔０−７〕、ＧＲＥＥＮ〔０−７〕及び
ＢＬＵＥ〔０−７〕に接続されている。カウントされる
べきカラービットの３通りの選択は一組のラインＢＳ
Ｂ、ＧＳＢ、ＲＳＢにより制御される。イネーブル回路
７０６５は、該３本のラインとブランキングラインＢＬ
Ｂとに接続されて信号ＡＣＫＥＮを出力として生じさせ
る。
【０１７２】上記した様に、累算器・マルチプレックサ
回路７０６１及び１−カウンタ回路７００１はルックア
ップ・テーブル・メモリー４０２１の出力を通して入力
ラッチ４０１１から１のビットの累算分析を行う。パレ
ット試験レジスター及び１のタッチ７０４１は或る時間
中にカラーパレットＲＡＭの出力に出現する１の個数を
累算する。この時間は、連続する垂直ｓｙｎｃ信号間の
時間又は１６．７ミリ秒であるのが適当である。この時
間はラッチ７０３３であふれが発生するのに充分な長さ
であるので、累算値は、その様にして累算された二進ラ
ンニング合計の最下位ビットである。該累算値は、正し
いデータが入力ラッチ４０１１からルックアップ・テー
ブル・メモリー４０２１の出力を通過しているか否かを
ホストコンピュータ・ランニング試験ソフトウェアが判
定することを可能にする。ソフトウェアは、受け取られ
たものと、確認の目的で受け取られるべきものとの比較
を行う。１の累算値はピンＤ０−Ｄ７を介してアクセス
され、ＲＳ０−３により選択される。
【０１７３】１の累算はシステム試験を容易にする。所
定の試験イメージがホスト処理システム１１０により供
給されてグラフッィクスプロセッサ１２０、メモリー１
３０及びプログラマブル・パレット４０００の動作によ
り表示されるとき、該累算値の既知の値がカウントされ
るべきである。若しこの値が生じなければ、システム試
験は、システムの交換又は修理を必要とする可能性のあ
る状態を検出する。
【０１７４】ルックアップ・テーブル・メモリー４０２
１は、３個の８ビット出力を発生させる。一見すると、
この８ビット出力は１と０とがどの様に並んでいてもよ
い様である。試験体制を導入すると、制約が導入され
る。一つの試験方法では、全部０がＶＲＡＭに書き込ま
れ、全部１がルックアップ・テーブル・メモリー４０２
１に書き込まれる。すると、各アクセス時にどのバイト
も全部１を含むべきであり、若しそうでなければ試験は
失敗である。しかし、これはルックアップ・テーブル・
メモリー４０２１内のアドレス０だけにアクセスする。
該試験の第２局面では、ＶＲＡＭは全０００００００１
値で満たされ、ＲＡＭ内のそのアドレスがアクセスされ
る。ルックアップ・テーブル・メモリー４０２１のアド
レスの個数に等しい個数の局面で、アドレスされるべき
ルックアップ・テーブル・メモリー４０２１内の最後の
アドレスに全て等しいＶＲＡＭ内の値をもって試験が行
われる。この様にしてビデオ出力バス１３６の全幅にわ
たる全てのビット、全てのマルチプレクサ及びルックア
ップ・テーブル・メモリー４０２１内の全てのアドレス
が行使される。
【０１７５】他の試験では、ルックアップ・テーブル・
メモリー４０２１内の、アクセスされるべき記憶場所以
外の全ての記憶場所に１がロードされ、そのアクセスさ
れるべき記憶場所には０がロードされる。従って、若し
全部０が出力として生じなければ、プロセッサ、ＶＲＡ
Ｍ及びプログラマブル・パレット４０００を含むシステ
ム内の何処かでの欠陥が検出される。ＶＲＡＭにロード
されたものに依存して期待される出力をそれが発生させ
ているか否かを判定する試験ルーチンをプロセッサによ
りＶＲＡＭに対して行わせることによって欠陥はパレッ
トに対して絶縁されることが出来、若しＶＲＡＭがその
試験を通れば、プログラマブル・パレット４０００は欠
陥を持っている。
【０１７６】他の試験も工夫することが出来る。他の試
験原理は、送信されるべきデータの中の１の個数をカウ
ントして、送信されるデータにその数を添付することで
ある。その１の個数は、受信されたときに再びカウント
されて、送信データに添付されていた数と比較される。
若しその数が同じならば、そのデータは試験を通る。こ
の様にして、ＲＡＭを試験するのに必要なビットの数
は、ＲＡＭのサイズと共に対数的に増加するに過ぎな
い。
【０１７７】更に他の試験では、ルックアップ・テーブ
ル・メモリー４０２１全体がアンロードされ、そこに格
納されている全ての１がカラータイプによってカウント
されて、ＲＡＭの内容について期待されている数と比較
される。Ｒ、Ｇ、Ｂガンのための３個のレジスターがメ
モリーからアンロードされたデータを保持し、８ビット
の各組にわたって合計が行われ、その後、該メモリーの
全ての記憶場所がアンロードされるときに累算される。
１の累算レジスターは、赤の和、緑の和及び青の和につ
いての合計を保持するようにされることも出来、ＩＲＳ
０−３アドレスにより逐次にアクセス可能であり、続い
て１の累算レジスターを読む読み出し信号の表明が３回
行われる。本発明の多重化（ｍｕｘｉｎｇ）では、一つ
のカラーが選択されて垂直ｓｙｎｃの段階と段階との間
累算され、次に他のカラーが、次にまたその他のカラー
が選択され累算される。
【０１７８】試験レジスター内のアナログ比較ビット
は、１の累算レジスターにより提供されるシステム試験
に加えて、個別的にプログラマブル・パレット４０００
のための試験を提供する。各カラーについて同一のバイ
トをルックアップ・テーブル・メモリー４０２１にロー
ドすることが出来る。若しそれらがほぼ同じアナログ出
力を生じさせなければ、起こり得る問題の状態が検出さ
れる。基準レベルに等しくあるべき値の与えられたバイ
トが各デジタル−アナログ変換器４０３１、４０３３又
は４０３５に供給されることができ、該デジタル−アナ
ログ変換器の出力がアナログレベルとしての該基準レベ
ルと比較される。若し食い違いがあれば、欠陥のあるデ
ジタル−アナログ変換器又はモニターへの欠陥のある接
続が指示される。モニターへの接続がデジタル−アナロ
グ変換器出力に影響を与えるかもしれない理由は、モニ
ターの入力インピーダンスがデジタル−アナログ変換器
に重荷となるので、モニターの偶然の断絶がデジタル−
アナログ変換器出力を変化させることである。
【０１７９】２５６×２４ルックアップ・テーブル・メ
モリー４０２１は高速スタティックＲＡＭ技術ＳＲＡＭ
である。他の面に転じると、図３３の検出器４０３６は
真カラーモードの存在を検出するのに使うことの出来る
回路の１例に過ぎない。２個以上の値の中のいずれも、
出力マルチプレックサ４０３８を真カラーモードに操作
するために択一的に検出されることが出来、その後、各
値を属性又は強度のための回路へ経路指定される。ま
た、その選択は、オンチップ制御回路により確立される
ことが出来て、図３１のバイトＤの残りの８ビットの全
ての値を解き放って属性又は強度を制御する。
【０１８０】該８ビットはここでは少数ビットと呼ば
れ、２４ビットは多数ビットと呼ばれる。概して、多数
ビットの個数は少数ビットの個数と等しいか又はそれよ
り多く、本実施例では多数ビットは少数ビットに対して
３：１の比である。本書で使用されるとき、多数ビット
及び少数ビットは場所に係わらず単なる数における優位
の概念を意味していて、最ホストビット及び最下位ビッ
トとは異なる概念であり、この後者の概念は位置関係又
は重要性の概念である。
【０１８１】図６７に示されている１６ビットバスでの
他の実施例では、少数ビットはルックアップ・テーブル
・メモリー４０２１に送られ、多数ビットはゼロ検出器
６８３６（図３３の検出器４０３６に類似する）に送ら
れる。ゼロ検出器６８３６はマルチプレックサ（ＭＵ
Ｘ）６８３８の選択ラインを制御し、マルチプレックサ
６８３８は、４ラインの３グループから成る１２ライン
をデジタル−アナログ変換器４０３１、４０３３、４０
３５に供給する。ルックアップ・テーブル・メモリー４
０２１は４ライン上の少数ビットを供給され、マルチプ
レックサ６８３８により選択される１２ビット出力を供
給する。１２個の多数ビットは１２本の並列ラインでマ
ルチプレックサ６８３８により選択される代替選択肢と
して送られる。この実施例は、有利なことに、選択を実
行するのに多数ビットにより代表可能な４０９６（２の
１２乗）個の値から唯一の値０を使用する。この回路
は、グラフッィクスプロセッサ１２０でのカラー反復機
能の保護のために容易に実施出来る。ルックアップ・テ
ーブル・メモリー４０２１への多数ビットを伴う実施例
は、グラフィックス背景について極めて詳細なカラー選
択を提供し、前景にはより少数のカラー選択肢を提供す
る（その中の一つは真カラーについてのコードである
か、又は透明である）。対照的に、図６７の実施例は、
真カラーバイパスによって提供される４０９５個（４０
９６より１少ない）のカラーの前景を提供し、ゼロ検出
器６８３６を作動可能にすると共に、ルックアップ・テ
ーブル・メモリー４０２１から背景カラーとして１６個
のカラーのいずれかをマルチプレックサ６８３８に選択
せしめる。換言すると、同時に表示することの出来る異
なるカラーが（４０９５＋１６）個ある。
【０１８２】図６８には、改良されたパレット回路の他
の実施例が示されている。８ビット・パレットでは、８
ビット絵素データは、デジタル−アナログ変換器４０３
１、４０３３、４０３５を駆動する行データを内蔵する
ルックアップ・テーブル（メモリー）から２５６（２
8 ）個の項目の一つを選択するのに使われ、その後、ア
ナログＲＧＢ信号を出力する。８ビットより大きい絵素
サイズに進む際の問題は、デコードが複雑になって、従
って低速となることである。これは、絵素データ・バン
ド幅を低下させるのに役立つ。
【０１８３】図６８において、入ってくる１６ビット絵
素データは、（例えば図３１の選択回路４０５１内の）
分割回路６９０１によって、成分（例えば赤、緑及び青
のビットの組又は『ガン』）に分割される。該分割器
は、必要に応じて他の所定レベルと同時に絵素データを
３個の８ビットバスＲＬＤ、ＧＬＤ及びＢＬＤ（赤、
緑、青ロード）に送る。入ってくる絵素データを分割す
ることにより、デコードのサイブ及び深度は、バスＲＬ
Ｄ、ＧＬＤ及びＢＬＤにそれぞれ接続された３個の〔２
５６から１〕デコーダ６９０３、６９０５及び６９０７
の各々において最小にされる。
【０１８４】例えば、１６ビット・パレットを考察す
る。データは、それぞれ８ビット、４ビット、及び４ビ
ットの赤、緑、青成分に随意に分割される。これらの成
分の各々は、デジタル−アナログ変換器４０３１、４０
３３及び４０３５にそれぞれ情報を供給する成分ルック
アップ・テーブル（ＬＵＴ）６９１１、６９１３及び６
９１５におけるデコードを駆動するために使われる。こ
の例における最悪のデコードはなお〔２５６から１〕、
赤成分、であることに注意する。
【０１８５】柔軟性のために、分割を確立するコードを
制御レジスター４３７１に入力することによってユーザ
ーが分割を選べる様にパレットを設計することができ
る。例えば、２個の分割制御ビットの４個の順列のいず
れかにより７／６／３、１／１４／１、８／４／４及び
５／７／４の分割を選択することが出来る。デコーダ６
９０３、６９０５及び６９０７及びルックアップ・テー
ブル（ＬＵＴ）６９１１、６９１３、６９１５は、分割
制御ビットが要求することのある最大数のデコード及び
ルックアップ・テーブル項目を処理する様に設計され
る。
【０１８６】データを分割するとき、デコーダを駆動す
る使用されていない信号は、結果に曖昧さが存在しない
様に既知の値に自動的にセットされるべきである。この
目的のために、０は既知の値として簡単なものである。
１例では、制御レジスター４３７１には、赤、緑、青に
ついて５／７／４分割を確立する分割コードがロードさ
れる。分割回路６９０１は、５ビットが３ゼロ・ビット
を伴うバスＲＬＤに行き、７ビットが１ゼロ・ビットＷ
Ｏ伴うバスＧＬＤに行き、４ビットが４ゼロ・ビットを
伴うバスＢＬＤに行くこととなる様に、絵素ビットＳを
供給する。よって、ＲＬＤバスはビット０００ＳＳＳＳ
Ｓ（ここでＳは、入ってくるデータストリームからの原
始データである）。同様に、ＧＬＤバスは０ＳＳＳＳＳ
ＳＳであり、ＢＬＤバスは００００ＳＳＳＳである。
【０１８７】別の改良を考察すると、ＶＲＡＭバス幅が
プログラマブル・パレット４０００のデータ入力の幅よ
り小さいか又は等しいときにはＶＲＡＭとプログラマブ
ル・プログラマブル・パレット４０００との直結が可能
である。より広いバスが使われるときには、ビデオ出力
バス１３６と入力ラッチ４０１１とのあいだに追加のマ
ルチプレクサを設けることが出来る。該マルチプレクサ
は、入力ラッチ４０１１に比べて幅が小さいか又は等し
いビデオ出力バス１３６のセクションに接続された入力
を有し、該マルチプレクサの出力は入力ラッチ４０１１
の全幅の一部又は全部に送られる。
【０１８８】図６９乃至図７１は、プロセス又は方法の
面から本作品を見るものである。図６９では、プロセス
の工程はＳＴＡＲＴ８００１から始まり、カラーコード
・インデックスを１に初期設定することを含む初期設定
ステップ８００３に進む。次にクロック制御エントリー
ステップ８００５は、プログラマブル・パレット４００
０の外部のグラフッィクスプロセッサ１２０などの出所
からのクロック制御情報を該集積回路内のレジスターＩ
ＣＳ及びＯＣＳに入力する。次のクロック選択ステップ
８００７は、該クロック制御情報に応じてクロック選択
回路４０４０を作動させて、レジスターＩＣＳ及びＯＣ
Ｓに入力された該クロック制御情報に従って該クロック
制御回路からクロックパルスを機能実行回路（例えば図
３１の入力ラッチ４０１１、選択回路４０５１、ルック
アップ・テーブル・メモリー４０２１及びデジタル−ア
ナログ変換器４０３０）に送らせる。この様にして、特
定のクロック発振器が選択されて、周波数分周比の組合
せが確立される。クロック制御ブロック４０４１は、Ｏ
ＣＳレジスター内の第１組のビットに応じてクロック出
力ＶＣＬＫ及びＳＣＬＫへ第１組の比でクロックパルス
を供給し、レジスターＯＣＳ内の該第１組と代わった第
２組のビットに応じて第２組の比でクロックパルスを同
じクロック出力ＶＣＬＫ及びＳＣＬＫに供給する様に３
ｂを見よ）。
【０１８９】モードビットエントリーステップ８００９
において、グラフッィクスプロセッサ１２０は制御レジ
スター４３７１のためのモードビットを入力する。該モ
ードビットは、選択回路４０５１による転送のためパケ
ットバス幅（packed bus width) と絵素幅とを選択する
ためにデコードステップ８０１１においてデコードされ
る。該パケットバス幅と絵素幅との比は、クロック制御
ブロック４０４１がドットクロックを分周してシフトク
ロックＳＣＬＫを生成するのに使われる分周比である。
この比は、計算され、又は制御レジスター４３７１のモ
ードからデコードされ又は表３ｂに示されている様に出
力クロック選択ＯＳＣレジスター４３６３を通して独立
に供給されることが出来る。
【０１９０】試験ステップ８０１３は、インデックスＩ
がその第一値を持っているか否か判定する。若しそうな
らば、分周比に等しい数Ｎ（例えば−モードでは３２ビ
ットバス幅を絵素当たり８ビットで割ると４というＮの
値に等しくなる）を有する複数のカラーコードが、ビデ
オメモリーからビデオ出力バス１３６（入力ステップ８
０１５）を介してプログラマブル・パレット４０００内
の多ビット入力ラッチ４０１１に同時に入力される。ま
た、この時に、ＶＧＡビットなどの第２組のビットが、
若しあれば、図２６の特徴コネクター６５２１などから
他のバスを介して入力される。
【０１９１】若し分割モードが次の試験ステップ８０１
７に存在するならば、複数のルックアップ・テーブル
（ＬＵＴ）がアクセスステップ８０１９でカラーコード
ビットにより短縮したデコード時間で同時にアクセスさ
れ、他の所定のビットが、該分割モードに要求されるビ
ットの分割により確立される。工程はアクセスステップ
８０１９からポイントＡを通って進む。さもなければ工
程は試験ステップ８０１７からポイントＢを通って進
む。
【０１９２】図７０を参照すると、ポイントＢを通して
試験ステップ８０１７から進む工程はサンプルブランキ
ングステップ８０２１に到達し、ここで、図５０、ず５
１に示されている様に累進的解像度でブランキングがサ
ンプリングされる。次に、ＶＧＡパススルーに関する判
定ステップ８０２３が来る。ＶＧＡパススルーが作動さ
せられれば、遅延ステップ８０２４は、ドットクロック
の遅延Ｆ１数だけＶＧＡＢＬＡＮＫ−を遅延させる。そ
の後、転送ステップ８０２５はＶＧＡカラーコードをル
ックアップ・テーブル・メモリー４０２１へ転送する。
この様にして、第１又は第２グラフィックスバスからカ
ラーコードを選択することによって入力ラッチ４０１１
からのカラーコードに応じてルックアップ・テーブルに
よりカラーデータワードが選択的に供給されると共に、
その選択された第１又は第２のグラフィックスバスに依
存してビデオ制御信号が出力されるべく選択される。
【０１９３】ＶＧＡパススルーが決定ステップ８０２３
で選択されないときは、工程は試験ステップ８０２７へ
進む。若しＳＳＲＴピンがアクティブでブランクがアク
ティブであれば、例えば図２４、図３６及び図３８に従
ってエクストラＳＣＬＫステップ８０２９で余分のＳＣ
ＬＫパルスが出力される。これは、分割シフトレジスタ
ー転送に適応したシフトレジスターと、そのビデオメモ
リーを制御するディジタルコンピュータとのあるビデオ
メモリーを有すると共に、シフトクロック信号により刻
時されるタップ点カウンタを有し且つブランキング信号
を供給するブランキング回路を有するコンピューターグ
ラフィックスシステムを操作する方法を提供するもので
ある。ステップ８０２９は、該ブランキング信号により
確定されるブランキング間隔時にタップ点カウンタのた
めに余分のシフトクロックパルスを開始させる。試験ス
テップ８０２７の試験が満たされなければ、エクストラ
ＳＣＬＫパルスステップ８０２９は迂回される。
【０１９４】ブランキング・プリセス・ステップ８０３
１は、固定した遅延量Ｆ２と入力ラッチ内のＮ個の絵素
をルックアップ・テーブル（ＬＵＴ）に転送するのに必
要とされるサイクル数Ｎに等しいか又は比例する可変遅
延量との和に等しい可変遅延量だけブランキングを遅延
させる。固定した遅延量Ｆ２は、ＬＵＴ、他の論理及び
デジタル−アナログ変換器４０３０の回路遅延を補償す
る。２Ｎドットクロックの可変遅延は、選択回路４０５
１がＬＵＴ及びデジタル−アナログ変換器と協働してカ
ラーコードを種々のモードに従って処理してカラーデー
タワードを供給し、ここでその処理により処理のための
該カラーコードの入力と該カラーデータワードの供給と
の間に種々の時間間隔を確立することを認める。この様
にして、ビデオ制御信号の例としてのブランキング信号
は、その種々の選択モードのうちの少なくとも二つで該
処理の時間間隔に相関させられる時間間隔だけ該処理と
同時に可変的に遅延させられることによって、その様に
遅延させられた該ビデオ制御信号を供給する。
【０１９５】ニブルモード試験ステップ８０３３は、ニ
ブルモードが要求されているか否か判定する。若しそう
ならば、転送ステップ８０３５は、入力ラッチ４０１１
からのインデックスＩにより識別される高ニブル又は低
ニブル（ニブル入力の高レベル状態又は低レベル状態に
依存する）をルックアップ・テーブル・メモリー４０２
１に送る。さもなければ、工程は転送ステップ８０３７
に進む。ここで、入力ラッチ４０１１とルックアップ・
テーブル・メモリー４０２１との間に接続された選択回
路４０５１により構成されるバス幅結合回路は、プログ
ラムされたバス幅に従って該バスから最後のカラーコー
ドＩを通す様にプログラムされる。有利なことに、該バ
ス幅結合回路は、選択可能な幅のカラーコードを該バス
の全幅にわたって逐次に且つ詰め込んで転送する。この
シーケンス又はサイクルは、図６９乃至図７１のプロセ
スの観点から、制御レジスター４３７１でモードによ
り、確立されたバス幅について入力ラッチ４０１１にロ
ードされたカラーコードの全てを転送するＮ回の間流れ
図を巡る一連のループである。
【０１９６】転送ステップ８０３７後、試験ステップ８
０３９は、真カラーが要求されているか或いはオーバー
レーが要求されているか検出する。この検出は、例えば
図３３の検出器４０３６や図６７のゼロ検出器６８３６
などの回路で伝えられる。若しそうならば、カラーデー
タワードを構成するのに充分なビット（例えば２４）が
同時にデジタル−アナログ変換器４０３０に転送され、
ルックアップ・テーブル・メモリー４０２１はバイパス
ステップ８０４１でバイパスされる。転送ステップ８０
２５、８０３５、及びバイパスステップ８０４１のいず
れか、試験ステップ８０３９におけるＮｏ、及び図６９
のステップ８０１９後にポイントＡに到達する。
【０１９７】図７１に転ずると、工程は点Ａから変換ス
テップ８０４３に進み、このステップ８０４３は、Ｒ、
Ｇ、Ｂなどのアナログカラー信号を作るためにデジタル
−アナログ変換器４０３０により実行される。種々の実
施例において該アナログ信号は、マトリクスド・カラー
信号（matrixed color signals）、又は、ラスター走査
ビデオを使わないカラー表示装置又は熟練労働者が発明
の実施に使用する随意の種類のカラー表示装置のための
ディスプレイ信号であることが出来ることが理解されな
ければならない。
【０１９８】次の試験ステップ８０４５は、遅延したブ
ランキングが低レベルアクティブであるか試験する。若
しそうならば、デジタル−アナログ変換器はブランクス
テップ８０４７でブランキングされる。さもなければ、
工程は決定ステップ８０４９に直接進む。インデックス
Ｉが数Ｎに達したならば、ゼロステップ８０５１でイン
デックスＩは０にセットされる。さもなければ、工程
は、例えば、垂直ｓｙｎｃパルス間の時間中にルックア
ップ・テーブル・メモリー４０２１の出力の与えられた
組で供給される特定の状態（例えば１）のビットのラン
ニング・カウントを更新する累算ステップ８０５３へ決
定ステップ８０４９から進む。図３３の試験回路におい
て、ビットのランニング・カウントが赤、緑、及び青の
カラーデータワードバイトについて維持される。
【０１９９】次の決定ステップ８０５５は、試験モード
アクセスが要求されているか否か判定する。若しそうな
らば外部アクセスステップ８０５７は、累算器出力のビ
ットのランニング合計のカウント又はカウントに外部か
らアクセスする。また、この時に、デジタル−アナログ
変換器（ＤＡＣ）４０３１、４０３３及び４０３５のア
ナログ試験も行われて、そのアナログ比較を表すビット
がデジタル−アナログ変換器試験レジスターからアクセ
スされる。若しステップ８０５５に試験モードが無いか
又はステップ８０５７が完了していれば、工程は決定ス
テップ８０５９に進んでインデックスＩをインクリメン
トし、ポイントＣを通過して図６９及び図７０へ試験ス
テップ８０６１に戻ってリセット状態について検査す
る。若しリセット状態が無ければ、工程は試験ステップ
８０１３へのループを完成させて実行を継続する。もし
リセットがあれば、工程は初期設定ステップ８００３に
進み。ここでリセットが上げられるとき、工程はプログ
ラマブル・パレット４０００の動作パラメータを再確立
する。
【０２００】本実施例では、クロック制御ブロック４０
４１は、ＯＣＳレジスターにより確立されたクロック分
周比の種々の組合せを有する。他の実施例では、選択回
路４０５１の構成が、確立されたクロック分周比と対応
することを保証するために制御レジスター４３７１から
のデコードにより該クロック分周比を確立することが出
来る。その様な実施例では、ＯＣＳレジスターの特定の
ビットの０でない値は、制御レジスター４３７１からの
クロックデコードを無効にすることが出来るが、０とい
う値は制御レジスター４３７１からのデコードへのデフ
ォールトを許す。一貫性のための制御計画における他の
変形は、例えば垂直ｓｙｎｃパルス間の時間にわたっ
て、ルックアップ・テーブル・メモリー４０２１の出力
の与えられた組で供給される特定の状態（例えば１）の
ビットのランニングカウントを更新する。図３３の試験
回路において、ビットのランニングカウントが赤、緑及
び青のカラーデータワードバイトについて維持される。
一貫性、単純性、柔軟性及び信頼性のための制御計画に
おける変形も作ることが出来る。
【０２０１】図７２に示されている他の局面では、択一
的な第１及び第２のデータ流の内部パレット制御が設け
られていて、別の細かな点が制御論理９００１により示
されている。図３１及び図３３において、メモリー１３
０入力又はＶＧＡ入力の選択は制御レジスター４３７１
のビット５（ＭＣＲＢ５）の入力により外部から制御さ
れる。
【０２０２】図３３のマルチプレックサ４３８９などの
選択回路は、この２個のデータ流の間の選択を行い、カ
ラーコードをルックアップ・テーブル・メモリー４０２
１へ渡す。ルックアップ・テーブル・メモリー４０２１
は、カラーデータワードバイトをデジタル−アナログ変
換器４０３０に供給してカラー出力ＩＯＲ、ＩＯＧ及び
ＩＯＢを生じさせる。
【０２０３】制御レジスター４３７１のビット５は、直
ちにＶＧＡを選択せずに、図７２に表されているイメー
ジ内のフレーム９０１３の長方形部分の上へのインセッ
ト９０１１を可能にする。インセット９０１１は、又は
二次的グラフィックス・ウィンドウは、一方のデータ流
から表示され、該イメージの残り９０１５は他方のデー
タ流から表示される。どちらのデータ流がインセット９
０１１を供給するかは、制御レジスター４３７１の反転
ビットにより決定される。
【０２０４】該インセットのサイズ及び位置は、上左隅
の座標（Ｘ１、Ｙ１）と下右隅の座標（Ｘ２、Ｙ２）と
により画定される。これらの座標、制御論理９００１の
レジスターセット９００３にフィールドを書き込むグラ
フッィクスプロセッサ１２０により確立される。若し該
座標がインセットをスクリーン全体を覆わせるならば、
無条件の選択は図３１〜図３３のＶＧＡパススルーと同
等である。
【０２０５】よって、パレットへのデータ流は、適切な
時にライン毎に自動的に転換されることが出来る。Ｘカ
ウンタ及びＹカウンタを含むカウンタ・アレーは、クロ
ック制御ブロック４０４１からのドットクロックパルス
をカウントして、一方のデータ流から他方へ転換すると
きを決定する。カウンタ制御及び出力論理９００５は、
選択信号を制御選択器４３８９に送る。該選択信号は、
制御レジスター４３７１の反転ビットに応じてカウンタ
制御及び出力論理９００５で反転され又は反転されな
い。レジスター選択入力ＲＳ〔０−Ｌ〕は、パレット制
御のためのレジスターアクセスの全てを受け止めるのに
充分な数Ｌのラインを有する。
【０２０６】インセット９０１１の幾何学的形状は図解
の目的だけから長方形とされていて、他の幾何学図形が
レジスターセット９００３内のレジスター、制御レジス
ター４３７１の制御ビット及びカウンタ制御及び出力論
理９００５内の適当な回路により画定されることは明ら
かであろう。台形、多角形、三角形、円形、楕円形、湾
曲形、閉じたバンド形、及びその他の図形が、グラフッ
ィクスプロセッサ１２０への相当減少した処理負荷で適
当に具体化される。
【０２０７】図示の二つの他に追加のデータ流を実現す
ることが出来る。ハードウェアカーソル回路９０１９な
どにより、１個以上のデータ流を内部的に生成すること
が出来る。該カーソル回路は、自己制御され、又は、レ
ジスターセット９００３にデータを供給する外部信号に
より外部から制御されることが出来る。レジスターセッ
ト９００３内の入力／出力カーソル制御レジスター９０
２１は、カーソルに関する情報転送を取り次ぐ。ハード
ウェアカーソル回路９０１９は一実施例では制御論理９
００１内のＸ及びＹカウンタを共有してカーソルを位置
決めし、別の実施例では特別の専用のカウンタ（図示せ
ず）を有する。制御回路９００１及びハードウェアカー
ソル回路９０１９は他の複雑な実施例ではプログラマブ
ル・パレット４０００自体にオンチップで集積された二
次グラフィックス副プロセッサとして具体化される。
【０２０８】データ流のマルチプレックサ４３８９選択
の別の一層強力な制御は、該データ流の中の一つの以上
をデコーダ９０３１でデコードしてオーバーレー又はそ
の他の目的のための所定値を検出することにより与えら
れる。そのデコードの結果はラッチ９０３３に入力さ
れ、該ラッチの出力はカウンタ制御及び出力論理９００
５に接続される。例えば、カウンタ制御及び出力論理９
００５は、内部動的制御のためにラッチ９０３３又はカ
ウンタ制御及び出力論理９００５へのマルチプレックサ
４３８９へ制御ラインを選択的に接続するモード制御ス
イッチを適当に含む。もっと複雑な構成では、デコード
の結果は、カウンタ制御情報と一緒に処理されて、マル
チプレックサ４３８９を制御し又は複雑なグラフィック
ス特徴を展開させる。
【０２０９】ＶＧＡなどの異なるバスからのデータ流を
統合することは、データにより表される種々のイメージ
が種々の解像度を有することを認識することによっても
改善される。全フレーム９０１３の諸部分が例えば等し
い解像度などの管理された解像度関係を有しなければな
らない場合には、グラフィックボード６５０５はＶＧＡ
制御回路９０５１に情報を供給するように接続され、こ
の制御回路は、低速のＶＧＡデータを緩衝記憶し、第２
のデータ流を、第１データ流のデータ速度に等しいか又
は該速度に関連するデータ速度で供給する。第１データ
流の方が比較的に高い解像度を持っている場合には、低
解像度フレームは高解像度フレームより少ない絵素を持
っていて、その比較的に少数の絵素をインセット９０１
１の様なインセットとして有利に表示することが出来る
ので、第２データ流（例えばＶＧＡ）は恐らく観察者に
知覚されるとき縮小されたスケールで表示される。プロ
グラマブル・パレット４０００内の制御ラッチ９０４１
は、カーソル制御及び出力論理９００５からＶＧＡ制御
回路９０５１への制御情報の転送を取り次いでデータ速
度を制御すると共に、ＶＧＡ制御回路９０５１内のバッ
ファーの送信動作を開始及び停止させることによってＶ
ＧＡデータ流の開始及び停止のタイミングを決めるため
に適宜包含されている。制御ラッチ９０４１は、全サイ
ズＶＧＡフレームをＶＧＡ解像度で見ることが希望され
ているときに、ＶＧＡを単にＶＧＡ制御回路９０５１を
通過させる第１モードを有する。ラッチ９０４１内のビ
ットにより確立される他の一つ以上のモードでは、ＶＧ
Ａフレームの全体又は選択された一部が、制御可能なＸ
Ｙ位置決めでウィンドウ又はインセット９０１１として
目立って表示される。
【０２１０】パンニングが希望されるアプリケーション
を具体化するためにプログラマブル・パレット４０００
に改良されたパンニング能力が設けられている。メモリ
ー１３０は、ビデオ出力バス１３６及び入力ラッチ４０
１１の幅により収容される絵素の数Ｍの単位でパンニン
グを行う様に適宜制御される。この数Ｍ１を上回ると
き、メモリー１３０の制御によるパンニングは、連続す
るフレームがＭ個に及び複数の絵素だけイメージを横シ
フトさせることを含むことがあるので、或る程度の表示
の粗さが生じる可能性がある。次に説明するパレット改
良回路により、もっと滑らかなパンニングが得られる
が、これは１絵素インクリメントでのパンニングを提供
する。
【０２１１】パンニングプロセスが図７４（ａ）−
（ｃ）を参照して示される。メモリー１３０は、パンニ
ングされることの出来るイメージ情報を保持する様に構
成される。第１フレームのディスプレイにおいて、メモ
リー１３０は各バスロードで入力ラッチ４０１１へＭ
（例えば４）個の絵素（カラーコード）のグループを供
給する。この数Ｍは、シフトクロックＳＣＬＫの各アク
ティブ遷移エッジにより入力ラッチ４０１１の中へ刻時
されるバス上の絵素の数である。絵素は、入力ラッチ４
０１１及び選択回路４０５１を具体化する様に設計され
たバレル・シフト回路によりルックアップ・テーブル・
メモリー４０２１へ転送される。絵素は、図７５に示さ
れている様に、ルックアップ・テーブル・メモリー４０
２１へ１、２、３、４順に転送される、図７４（ａ）に
戻ると、該フレーム内の各ラインは最後のグループの絵
素（ｎ−３）、（ｎ−２）、（ｎ−１）、（ｎ）の転送
により完成されるが、ここでｎはライン当たりの絵素の
数である。（若しライン長さｎがＭで均等に割り切れな
ければ、最後のグループ９４９０は、剰余の数の絵素を
有する。
【０２１２】図７４（ｂ）において、右へのパンニング
は、図７４（ａ）のフレームに続くフレームから始ま
る。絵素１、２、３、４のうち、第１の絵素は選択回路
４０５１に無視され、ルックアップ・テーブル・メモリ
ー４０２１には転送されない。代わりに絵素２、３、４
が転送され、それから次のグループのＭ個の絵素がロー
ドされて全て転送される：５、６、７、８。グループ
（ｎ−３）、（ｎ−２）、（ｎ−１）、（ｎ）を含む全
ての後続のグループがロードされて転送される。その
後、別のロードが行われ、そのとき絵素（ｎ＋１）だけ
がブランキングが始まる前にルックアップ・テーブル・
メモリー４０２１へ転送される。
【０２１３】１絵素インクリメントでパンニングが希望
されるときには、右パンの第１フレームは図６４（ｂ）
に示されている通りである。右パンの次のフレーム（図
示せず）は絵素３、４を転送し、次に完全なグループが
全て各走査線にわたって続き、絵素（ｎ＋１）及び（ｎ
＋２）で終わる。右パンの第３フレーム（図示せず）は
絵素４を転送し、次にＭの完全グループが各走査線にわ
たって続いて絵素（ｎ＋１）、（ｎ＋２）、（ｎ＋３）
で終わる。右パンの第４フレームは、グラフッィクスプ
ロセッサ１２０がパン動作を調整して、アクセスされる
べき第１グループをインクリメントすることによって、
５、６、７、８から始めてメモリー１３０にアクセスす
るのを除いて図７４（ａ）と同じである。右パンの後続
のフレームは今詳細に説明したプロセスを巡る（図７６
を見よ）１絵素解像度での左パンニングでは、左への第
１パンが図７４（ｃ）に示されている。ここで、グラフ
ッィクスプロセッサ１２０は、アクセスされるべき第１
グループをデクリメントしている。フレームの各ライン
上の転送されるべき第１グループは、随意に（−４）、
（−３）、（−２）、（−１）と称する絵素を含む。Ｍ
個の左方への絵素のグループの中の絵素（−１）だけが
ルックアップ・テーブル・メモリー４０２１へ転送され
る。次にグループ１、２、３、４が、最後のグループ９
４９０に到るまで、全ての絵素を伴ってルックアップ・
テーブル・メモリー４０２１へグループ毎に転送され
る。最後のグループでは、ブランキング前に絵素（ｎ−
３）、（ｎ−２）及び（ｎ−１）だけがルックアップ・
テーブル・メモリー４０２１に到達する。
【０２１４】左パンの第２フレーム（図示せず）では、
絵素（−２）及び（−１）に１、２、３、４、等々が続
き、ディスプレイの走査線は絵素（ｎ−３）及び（ｎ−
２）で完成する。左パンの第３フレーム（図示せず）で
は、絵素（−３）、（−２）及び（−１）に１、２、
３、４、等々が続き、走査線は絵素（ｎ−３）で完成す
る。左パンの第４フレームは図７４（ａ）のそれと同様
であり、全ての絵素（−４）、（−３）、（−２）、
（−１）がルックアップ・テーブル・メモリー４０２１
へ転送され、最後のグループ９４９０を省略する。左パ
ンの後続のフレームは、今詳述したプロセスを巡る（図
７６を見よ）。
【０２１５】図７５において、右又は左パンを要求し、
所望の更なるパラメータを指定し、且つ、以下に詳述す
る様に最下位ビットＬＳＢ ＶＲＡＭアドレスビットを
包含するために、１個以上のパンニングモードビット９
５０１がｍｕｘ制御レジスター４３７１に含まれてい
る。該パンニングモードビットは、図７５及び図３１の
デコード及びカウンタ回路４０５２により入力ラッチ４
０１１を管理するフレーム毎のインクリメントを処理す
るパンニングカウンタ９５０７を含むパンニング制御回
路に接続されている。デコード及びカウンタ回路４０５
２は、パンニング制御回路９５０３内のパンニングカウ
ンタ９５０７に応じて右パンでは例えば第１グループ
１、２、３、４から数ｘの絵素とグループ（ｎ＋１）、
（ｎ＋２）、（ｎ−３）、（ｎ＋４）から数Ｍ−ｘの絵
素とを転送させる論理を含む様に構成されている。左パ
ンについては類似又は対称的な制御が行われる。数ｘ
は、パンニング制御回路９５０３内のパンニングカウン
タ９５０７によりフレーム毎にインクリメント（デクリ
メント）される。
【０２１６】メモリー１３０は、絵素グループのＸ座標
に対応するメモリー１３０に表明されたアドレス値の最
ホストビット（ＭＳＢ）に基づいて、パンニングの目的
で適宜制御される。プログラマブル・パレット４０００
は、そのアドレス値のＬＳＢによりパンニングを適宜制
御する。例えば、プログラマブル・パレット４０００の
入力ラッチ４０１１内の８個の絵素で、３個のＬＳＢは
パレットでパンニングを制御し、ＭＳＢ、即ち、ＶＲＡ
Ｍアドレスビットの残りは、メモリー１３０でパンニン
グを制御する。
【０２１７】よって、パンニングについて、デコード及
びカウンタ回路４０５２は改良されていて、前述した様
に選択可能な幅の絵素でバス幅全体を埋める絵素を転送
することが出来るだけではなくて、バス全体を埋める絵
素の第１及び第２の部分集合を転送することが出来、そ
の第１部分集合は、パンニングされるフレームの各ライ
ンの始めに転送され、第２の補部分集合は、パンニング
されるフレーム内の各ラインの終わりに転送される。該
部分集合の絵素数は、パンニングカウンタ９５０７の数
ｘにより決められる通りに変化する。
【０２１８】図７５及び図３１のクロック制御ブロック
４０４１も、パンニングに必要とされるＭ個の絵素のグ
ループが入力ラッチ４０１１に供給される様にビデオク
ロックパルスＶＣＬＫをグラフッィクスプロセッサ１２
０へ供給すると共にシフトクロックパルスＳＣＬＫをメ
モリー１３０へ供給し、各走査線でルックアップ・テー
ブル・メモリー４０２１への絵素の連続的転送を支援す
る様に構成されている。
【０２１９】図７６は、第１部分集合のサイズのコラム
９６０１を示し、その各値はパンニングのためにそれぞ
れのフレームを制御する。入力ラッチ４０１１の全容量
（例えば３２ビット）にわたる右パンニングがループ９
６１１Ｒの下向き矢印で示されている。始めにＭ個の絵
素全部が図７６及び図７４（ａ）で転送される。その
後、右パンの次のフレームのためにＭ−１個の絵素が図
７６及び図７４（ｂ）の第１部分集合で転送され、その
後に、最後の１絵素（第１部分集合として）に到達する
まで右パンのｘ番目のフレームにおいてＭ−ｘが続き、
ループは復帰して最高でＭ個の絵素全部を転送する。
【０２２０】図７６において、パンニングは１６ビット
バスループ用のループ９６１３Ｒ、４ビットバスループ
用の９６１５Ｒ、及び１ビットバス用の９６１７Ｒ（例
は全てバス幅を尽くしていない）により図示の通りにプ
ログラマブル・パレット４０００の選択可能なバス幅特
徴と統合されている。ループ９６１７Ｒは限定的場合で
あり、この場合はパンニングカウンタ９５０７は刻時さ
れるけれどもＭ＝１から値を変化させず、パンニングは
実際問題としてＶＲＡＭ制御によって行われる。図７６
の左パンニングは概念として右パンニングと対称であ
る。ループ９６１１Ｌにおいて図７４（ａ）の第１グル
ープのＭ個のビットがルックアップ・テーブル・メモリ
ー４０２１へ転送される。その後図７６において図７４
（ｃ）の１個の絵素（−１）がフレームの各ラインの始
めに図７５のラッチ４０１１内の第１部分集合から転送
される。その後、２個の絵素（−２）、（−１）が次の
フレームで転送され、そしてフレームの各ラインの始め
にＭ−１個の絵素が転送されるまでフレーム毎に転送さ
れてゆき、それからループ９６１１Ｌは復帰して図７４
（ａ）の様に後続のフレーム内のＭ個の絵素全部を転送
する。同様ち、ループ９６１３Ｌ、９６１５Ｌ及び９６
１７Ｌは、左パンニングにおけ、もっと小さなバス幅に
ついての動作を示す。
【０２２１】図７５において、クロック制御ブロック４
０４１′は、ブランキングＢＬＡＮＫ−アクティブ低レ
ベルの終端９７１３に対して相対的にａ個のドットクロ
ック周期だけ進んだ追加のＳＣＬＫパルス９７１１を供
給するように構成されている。進みａは、フレーム数ｘ
の関数として変化するものであって、右パンニングでは
ｘに等しく、（図７４（ｂ）を比較すること）、この場
合（Ｍ−ｘ）個の絵素がラインの始めに終端９７１３後
に転送される。進みａは左パンニングではＭ−ｘに等し
く（図７４（ｃ）を比較すること）、この場合にはｘ個
の絵素がラインの始めに終端９７１３後に転送される。
斯くして追加のＳＣＬＫパルス９７１１は絵素の最初の
グループを転送し、その部分集合だけが実際にルックア
ップ・テーブル・メモリー４０２１に転送される。ブラ
ンキングの終端９７１３後の最初の完全なＳＣＬＫパル
スは、最初のグループに連続してルックアップ・テーブ
ル・メモリー４０２１に全て転送されることになるＭ個
の絵素のグループを入力するために数個のドットクロッ
ク周期だけ遅延させられる。
【０２２２】図７８は、２個の入力ラッチ４０１１Ａ及
び４０１１Ｂを使う他のパンニング実施例を示してお
り、この場合には進みは工程されていて、フレーム数ｘ
の関数として変化しない。図７８の実施例では、タイミ
ングは図７７の波形ＳＣＬＫ（２−ＬＡＴＣＨＥＳ）に
より表される。ここでは、１サイクルのＳＣＬＫが、Ｓ
ＣＬＫの周期に等しい時間間隔９７２１に挿入され、そ
の時間間隔９７２１は、ブランキングが終わるのと同じ
瞬間に終わる。
【０２２３】図７８において、ビデオ出力バス１３６
は、入力ラッチ４０１１Ａ及び４０１１Ｂにより示され
ている複数（ここでは２個）のラッチに接続されてい
る。クロック制御ブロック４０４１”は、図７７の場合
の様にシフトクロックＳＣＬＫ（２−ＬＡＴＣＨＥＳ）
を供給する。また、クロック制御ブロック４０４１”
は、パンニング制御９５０３及びパンニングカウンタ９
５０７に応じて、ＳＣＬＫと同じ周期を有するロード信
号ＬＯＡＤＡ及びＬＯＡＤＢをラッチ４０１１Ａ及び４
０１１Ｂにそれぞれ供給する。ＬＯＡＤＢは、フレーム
数ｘが０でなくて、ラインの始めの絵素の最初のグルー
プがシフトされるべきであるときに、この実施例では単
一のパルスとして挿入される。図７５のこの実施例にお
けるパンニングの目的を除いて、他の目的のためにＬＯ
ＡＤＢはアクティブとなることが出来、その他の場合に
はＬＯＡＤＢは非アクティブである。ＬＯＡＤＢは図７
４（ａ）−（ｃ）において各ライン内の全ての連続する
絵素のグループにおいてラッチングするパルスの系列で
ある。ラッチ４０１１Ａ及び４０１１Ｂのいずれかから
選択回路４０５１を介してルックアップ・テーブル・メ
モリー４０２１への転送はドットクロック速度で行われ
る。各ラインの終わりのブランキングの終わり９７１３
は、転送される残りの絵素を消滅させる。選択回路４０
５１による入力ラッチ４０１１Ａ又は４０１１Ｂの選択
と、各グループからルックアップ・テーブル・メモリー
４０２１へ転送される絵素の数とは図７４（ａ）−
（ｃ）との関連で説明したパンニング制御９５０３によ
り調整される。その他の場合には図６５の回路が働き、
既述の対応する数字を有する図７５の回路と同様に構成
される。
【０２２４】以上、幾つかの好適な実施例について説明
した。本発明の範囲は、説明したものと表面的に異なる
実施例をも包含するものであることが理解されなければ
ならない。幾つかの例では、組合せられて使用されるカ
ラーディスプレイ装置は、ラスター走査陰極線管モニタ
ー、他のラスター走査装置、ラスター走査されるもので
はなくて、並列に配置されたライン又はフレーム・ドラ
イブ・カラープリンタ、フィルム書式作成装置、及びそ
の他の液晶、プラズマ、ホログラフィー、変形マイクロ
ミラー型ハードコピーディスプレイを有する装置、及び
その他の非ＣＲＴ技術のディスプレイ、及び３次元型及
びその他の非平面イメージ形成技術であることが出来
る。マイクロプロセッサ及びマイクロコンピュータは、
或る文脈では、マイクロコンピュータはメモリーを必要
とするということを意味するのに使われている；本書で
は、これらの用語は同義語となって同等のものを指すの
に使われこともある。処理回路という句は、ＡＳＩＣ回
路、ＰＡＬ、ＰＬＡ、デコーダ、メモリー、非ソフトウ
ェアに基づくプロセッサ、或いはその他の回路、或いは
随意のアーキテクチャのマイクロプロセッサ及びマイク
ロコンピュータを含むディジタルコンピュータ、或いは
その組合せ、を包含する。パレットは、或る文脈では特
別のルックアップ・テーブルを指しており、本明細書で
は、この概念は、ＤＡ変換器、選択器、タイミング制
御、及び機能的及び試験性回路及びインターフェースな
どの付随の１個以上の回路と組み合わされた代替のカラ
ーデータワード発生も含む。内部及び外部接続は、抵抗
性、容量性、直結性又は介在回路経由の間接性の接続、
又はその他の望み通りの接続であることが出来る。実施
は、ぶつ別の構成要素で、或いは、シリコン、砒化ガリ
ウム、及びその他の電子材料による完全な集積回路で、
また光学やその他の技術に基づく形及び実施例で行うこ
とが考えられる。本発明の種々の実施例はバードウェ
ア、ソフトウェア或いはマイクロコーデッド・ファーム
ウェアを使用出来ることが理解されるべきである。本書
のプロセス図はマイクロコードによる実施例及びソフト
ウェアに基づく実施例のための流れ図をも表す。
【０２２５】実施例に関してこの発明を説明したが、こ
の明細書は限定的意味に解されるべきでない。実施例の
種々の修正及び組合せ、並びに本発明の他の実施例は、
この明細書を読めば当業者は明らかであろう。従って、
特許請求の範囲の欄の記載内容は、発明の真の範囲に属
するあらゆる修正や実施例を包摂するものと考えられ
る。
【図面の簡単な説明】
【図１】コンピューターグラフィックスシステムのブロ
ック図である。
【図２】グラフィックス副プロセッサのブロック図を示
す。
【図３】分割型直列レジスター（split serial registe
r ）と関連して作動するビデオメモリーの拡張し、様式
化した図である。
【図４】グラフィックディスプレイを示す。
【図５】メモリーアレーを示す。
【図６】異なる時における直列レジスター内のビットを
示す。
【図７】異なる時における直列レジスター内のビットを
示す。
【図８】異なる時における直列レジスター内のビットを
示す。
【図９】異なるサイズのメモリーについての行及び列ア
ドレス配列を示す。
【図１０】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１１】異なるアドレスの物理的構成に従って直列レ
ジスターのタップ点を制御するためのマスクビットを示
す。
【図１２】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１３】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１４】直列レジスターの制御のための図２のグラフ
ィックス副プロセッサにおける制御レジスターのブロッ
ク図である。
【図１５】図１４の制御レジスターにおけるビットを示
す。
【図１６】図１４の制御レジスターにおけるビットを示
す。
【図１７】図１４の制御レジスターにおけるビットを示
す。
【図１８】図１４の制御レジスターにおけるビットを示
す。
【図１９】図１４の制御レジスターにおけるビットを示
す。
【図２０】図１４の制御レジスターにおけるビットを示
す。
【図２１】図１４の制御レジスターにおけるビットを示
す。
【図２２】分割型シフトレジスター転送のためのブラン
キング時のパルスの挿入のための改良された回路のブロ
ック図である。
【図２３】シフトレジスター転送の一つの形における信
号の波形図である。
【図２４】信号の波形図であり、分割型シフトレジスタ
ー転送におけるブランキング時にパルス挿入される。
【図２５】図１のコンピューターグラフィックスシステ
ムのための印刷配線板の略図である。
【図２６】ＶＧＡパススルー（ＶＧＡ ｐａｓｓ ｔｈ
ｒｏｕｇｈ）のある図２５の印刷配線板が付加されたＶ
ＧＡのあるコンピューターグラフィックスシステムのブ
ロック図である。
【図２７】プログラマブル・パレットのための同期多重
化のブロック図である。
【図２８】ニブルモードで２個のビデオＲＡＭを使用す
るコンピューターグラフィックスシステムのブロック図
である。
【図２９】複合ファクシミリ兼写真複写プリンタシステ
ムのブロック図である。
【図３０】プリンタとビデオディスプレイとを有するコ
ンピューターグラフィックス及びイメージ認識システム
のブロック図である。
【図３１】クロック及びビデオ制御及びその他の特徴を
強調するプログラマブル・パレットのブロック図。
【図３２】ブランク及び同期信号のタイミングを示すラ
スター走査ビデオディスプレイにおける２本の走査線の
拡大図である。
【図３３】図３１のプログラマブル・パレットのブロッ
ク図であり、パケットバス、選択可能絵素幅能力；真カ
ラー・オーバーレー特徴；ＶＧＡパススルー；１蓄積
（ones-accumulation ）及びアナログ試験特徴；及び其
の他の特徴を強調する。
【図３４】図３１及び図３３のプログラマブル・パレッ
トの一動作モードにおけるドット・クロック（絵素クロ
ック）、ビデオ・クロックＶＣＬＫ、及びシフト・クロ
ックＳＣＬＫ波形の波形図である。
【図３５】ＳＳＲＴパルス挿入が不能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数に等しいときの図３１及び図３
３のプログラマブル・パレットについての波形図であ
る。
【図３６】ＳＳＲＴパルス挿入が可能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数に等しいときの図３１及び図３
３のプログラマブル・パレットについての波形図であ
る。
【図３７】ＳＳＲＴパルス挿入が不能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数の４倍であるときの図３１及び
図３３のプログラマブル・パレットについての波形図で
ある。
【図３８】ＳＳＲＴパルス挿入が可能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数の４倍に等しいときの図３１及
び図３３のプログラマブル・パレットについての波形図
である。
【図３９】同期及びブランキングのための回路が付加さ
れた、アナログカラー信号のためのＤＡ変換器の略図で
ある。
【図４０】同期信号の横に位置するフロントポーチ及び
バックポーチのあるアナログビデオ及びブランキングを
含む複合ビデオ出力の二つの波形図である。
【図４１】同期信号の横に位置するフロントポーチ及び
バックポーチのあるアナログビデオ及びブランキングを
含む複合ビデオ出力の二つの波形図である。
【図４２】図２２におけるタイミング関係を示す分割型
シフトレジスター転送のためのパルス挿入の波形図であ
る。
【図４３】特別のニブル・モードにおけるタイミングを
示す図３１及び図３３のプログラマブル・パレットにつ
いての波形図である。
【図４４】図３３の試験回路についての状態遷移図であ
る。
【図４５】図３３の試験回路中のアナログ試験回路につ
いての略図である。
【図４６】図３１及び図３３のプログラマブル・パレッ
トの回路を担うチップを保持した半導体チップパッケー
ジのピンの図である。
【図４７】図３１及び図３３のプログラマブル・パレッ
トにおけるレジスター選択ビットＲＳ０−ＲＳ３、及び
読み出し信号、書込み信号及びデータ信号のタイミング
の波形図である。
【図４８】図３１及び図３３のプログラマブル・パレッ
トにおけるクロック及びビット制御信号のタイミングの
波形図である。
【図４９】ＳＳＲＴパルス挿入が可能にされているとき
のブランキング、ＳＳＲＴ入力、及びシフトクロックＳ
ＣＬＫのタイミングの波形図である。
【図５０】図３９のディジタル−アナログ変換器などの
ディジタル−アナログ変換器をブランキングするために
サンプリングされたブランク信号（Ｘ２４のＱ出力）を
確立するために、時間分解能がだんだん高くなるクロッ
ク信号でブランキング信号をサンプリングするプロセス
におけるタイミングの波形図である。
【図５１】図３９のディジタル−アナログ変換器などの
ディジタル−アナログ変換器をブランキングするために
サンプリングされたブランク信号（Ｘ２４のＱ出力）を
確立するために、時間分解能がだんだん高くなるクロッ
ク信号でブランキング信号をサンプリングするプロセス
におけるタイミングの波形図である。図５０のブランク
信号をサンプリングするプロセスを実行するために上昇
する時間分解能で刻時されるフリップフロップの略図で
ある。
【図５２】図５０のブランク信号をサンプリングするプ
ロセスを実行するために上昇する時間分解能で刻時され
るフリップフロップの略図である。
【図５３】図３１及び図３３のプログラマブル・パレッ
トにおけるクロック制御回路の略図である。
【図５４】図３１及び図３３のプログラマブル・パレッ
トにおいてブランキング信号をサンプリングして選択可
能な可変遅延をもたらす回路の部分図である。
【図５５】図３１及び図３３のプログラマブル・パレッ
トにおいてブランキング信号をサンプリングして選択可
能な可変遅延をもたらす回路の部分図である。
【図５６】図５４及び図５５の回路部分の詳細な図であ
る。
【図５７】図５４及び図５５の回路部分の詳細な図であ
る。
【図５８】図５４及び図５５の回路部分の詳細な図であ
る。
【図５９】図５４及び図５５の回路部分の詳細な図であ
る。
【図６０】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６１】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６２】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６３】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６４】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６５】図３１及び図３３の試験回路のための累算器
・マルチプレックサのブロック図である。
【図６６】図３１及び図３３の試験回路のための累算器
・マルチプレックサのブロック図である。
【図６７】オーバーレーのための別の回路のブロック図
であり、図３３のプログラマブル・パレットにおける少
数ビットの検出の代わりに、多数ビットにおける特別の
値の検出によってオーバーレーが選択される様になって
いる。
【図６８】分割モード（splitting modes ）並びに並列
デコーダ及びルックアップ・テーブル・メモリーを使用
するプログラマブル・パレットにおける短縮したデコー
ド時間のための別の回路のブロック図である。
【図６９】プログラマブル・パレット及びシステムを走
査するプロセス及び方法の流れ図の１／３である。
【図７０】プログラマブル・パレット及びシステムを走
査するプロセス及び方法の流れ図の１／３である。
【図７１】プログラマブル・パレット及びシステムを走
査するプロセス及び方法の流れ図の１／３である。
【図７２】ＶＧＡパススルー及びカーソル発生の内部動
的制御のための回路のブロック図である。
【図７３】挿入画として付加された第２のグラフィック
スイメージを伴うグラフィックススクリーンの図であ
る。
【図７４】（ａ）、（ｂ）、（ｃ）は各々、右及び左の
パンニングを説明するためのビデオフレームの２本の線
における絵素の図である。
【図７５】パンニングを支援する回路の第１実施例のブ
ロック図である。
【図７６】バス幅の異なるシステムでの右及び左のパン
ニングのプロセス・ループを示す図である。
【図７７】図６５及び図６８のパンニング回路の二つの
実施例におけるＳＣＬＫのタイミングの波形図である。
【図７８】パンニング回路の第２実施例のブロック図で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー エル ナイ アメリカ合衆国 テキサス州 77099 ヒューストン ウェスト ベルフォート 11675 アパートメント 1720 (72)発明者 ジェリー アール ファン アーカン アメリカ合衆国 テキサス州 77478 シュガー ランド ファーンヒル 13563 (72)発明者 カーレル アール キルブルー ジュニ ア アメリカ合衆国 テキサス州 77479 シュガー ランド パスツール レーン 3034 (72)発明者 マイケル ディー アサル アメリカ合衆国 テキサス州 77479 シュガー ランド ウェスト ラングク レスト 3207 (72)発明者 リチャード ディー シンプソン イギリス ベッドフォード パヴェナム ロード 16 (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/06 G06T 1/60

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のクロック発振器と共に用いる集積回
    路であって、 半導体チップと、 前記半導体チップ上に作られ、半導体チップに与えられ
    たクロックパルスに応答する機能実行回路と、 前記機能実行回路に接続されたピンと少なくとも一対の
    第１と第２の選択可能な型式のクロック入力ピンを含む
    複数のクロック入力ピンを有する半導体チップパッケー
    ジと、 入力クロック制御情報を外部から入力するために前記ピ
    ンを介してアクセス可能な入力クロック選択レジスター
    と、 前記入力クロック選択レジスターに入力された前記クロ
    ック制御情報に応答し、前記クロック発振器のための前
    記クロック入力ピンに接続された入力を有するクロック
    制御回路であって、クロックパルスが前記入力クロック
    選択レジスターに入力された前記入力クロック制御情報
    に従って前記機能実行回路に与えられるように、前記機
    能実行回路は、前記クロック制御回路に接続され、前記
    クロック制御回路は、前記入力クロック選択レジスター
    における第１セットのビットに応答して前記機能実行回
    路に供給するための前記第１の選択可能な型式のクロッ
    ク入力ピンで第１のトランジスタ−トランジスタ論理ク
    ロック発振器の信号の受信を選択し、前記入力クロック
    選択レジスターにおける第２セットのビットに応答して
    前記機能実行回路に供給するための前記第２の選択可能
    な型式のクロック入力ピンで第２のトランジスタ−トラ
    ンジスタ論理クロック発振器の信号の受信を選択し、お
    よび前記入力クロック選択レジスターにおける第３セッ
    トのビットに応答して前記機能実行回路に供給するため
    の前記第１と第２の選択可能な型式のクロック入力ピン
    間で差動入力エミッタ結合された論理クロック発振器の
    信号の受信を選択するクロック制御回路、 を有することを特徴とする集積回路。
  2. 【請求項２】前記クロック制御回路は、前記入力クロッ
    ク選択レジスターに接続された選択回路を有し、これに
    より選択されたクロック発振器を前記入力クロック選択
    レジスターの内容に応じて前記機能実行回路へ結合する
    前記クロック入力ピンの一つを選択することを特徴とす
    る請求項１に記載の集積回路。
  3. 【請求項３】更に、出力クロック制御情報を外部から入
    力するための前記ピンを介してアクセス可能な出力クロ
    ック選択レジスタを有し、且つ前記クロック制御回路
    は、前記出力クロック選択レジスタによってプログラマ
    ブル周波数分周器を有し、そして前記周波数分周器は、
    前記出力クロック選択レジスターの内容に依存する比に
    よって、前記クロック入力ピンの一つに外部から供給さ
    れたクロックパルスを分周するために接続されることを
    特徴とする請求項１に記載の集積回路。
  4. 【請求項４】前記周波数分周器は、前記出力クロック選
    択レジスターに応答する分割回路を有し、前記出力クロ
    ック選択レジスターに入力された出力クロック制御情報
    によって確立された比の組み合わせで周波数分割される
    複数の異なるクロックパルス出力を発生することを特徴
    とする請求項３に記載の集積回路。
  5. 【請求項５】前記半導体チップパッケージのピンは、前
    記出力クロック選択レジスターの第１のセットのビット
    に応答して第１の比の組み合わせで、クロックパルスを
    前記クロック出力ピンに供給し、且つ前記出力クロック
    選択レジスターの第２のセットのビットに応答して第２
    の比の組み合わせで、クロックパルスを同じクロック出
    力ピンに供給する前記周波数分周器の出力に接続された
    複数のクロック出力ピンを有することを特徴とする請求
    項４に記載の集積回路。
  6. 【請求項６】更に、出力クロック制御情報を外部から入
    力するための前記ピンを介してアクセス可能な出力クロ
    ック選択レジスターを有し、 前記半導体チップパッケージピンは、ある周波数分周比
    の組み合わせで分周されるクロックパスル周波数のため
    の前記クロック制御回路の出力に接続される複数のクロ
    ックパルスピンを有し、その組み合わせは、前記出力ク
    ロック選択レジスターに入力される出力クロック制御情
    報によって選択されるることを特徴とする請求項１に記
    載の集積回路。
  7. 【請求項７】前記クロック制御回路は、前記出力クロッ
    ク選択レジスターに記憶された所定の出力クロック制御
    情報に応答して、前記クロック出力ピンの少なくとも１
    つに所定の論理レベルを出力することを特徴とする請求
    項６に記載の集積回路。
  8. 【請求項８】更に、出力クロック制御情報を外部から入
    力するための前記ピンを介してアクセス可能な出力クロ
    ック選択レジスターを有し、 前記クロック制御回路は、前記入力クロック制御選択レ
    ジスターに接続され、それにより前記クロック発振器の
    選択された一つからクロックパルスを受け取るためにピ
    ンを選択し、且つ前記クロック制御回路は、前記出力ク
    ロック選択レジスターに接続されるプログラマブル周波
    数分周器を有し、前記出力クロック選択レジスターの内
    容に依存する比により、選択されたピンからのクロック
    パルスを分周することを特徴とする請求項１に記載の集
    積回路。
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