JPH05204373A - 高精細マルチメディア・ディスプレイ - Google Patents

Abstract

(57)【要約】 【目的】 記憶装置の有効利用を達成する斬新なフレー
ム・バッファ構成を提供する。 【構成】 イメージ・ピクセル・データを格納するため
の複数のアドレス指定可能な場所を有するイメージ・バ
ッファ（２０、２２）を含むイメージ・ディスプレイ・
システム（１０）。本システムは更に、イメージ・バッ
ファの出力に接続されてこれから読出したイメージ・ピ
クセル・データをイメージ・ディスプレイ（１８）を駆
動する電気信号に変換する回路（２４、３４、３６）を
含む。本回路は、イメージ表示コントローラ（１６）に
より生成された信号に応答して、指定された表示解像度
を有するイメージ・ディスプレイを駆動する電気信号に
対する複数の異なるタイミング・フォーマットの１つを
生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージ・ディスプレ
イ・システムに関し、特に高解像度マルチ・イメージ・
ソース・ディスプレイ・システムに関する。

【０００２】

【従来の技術】現在のスーパーコンピュータ技術は、大
きなデータ・セットの映像化のため、またリアルタイム
高解像度イメージの処理のためにしばしば使用される。
このため、高解像度モニターの使用およびリアルタイム
でサンプリングされる高解像度の運動カラー・イメージ
の使用と関連する大きなイメージ・データ記憶域および
制御能力が必要とされる。

【０００３】多くの今日のスーパーコンピュータは、表
示コントローラは含まない。スーパーコンピュータとの
ユーザ・インターフェースを制御するワークステーショ
ンは、典型的にはグラフィックス・コントローラは含む
が、ワークステーション内部で生成されたイメージのみ
を表示できるに過ぎない。

【０００４】このため、スーパーコンピュータとは別個
の表示コントローラ、およびスーパーコンピュータの出
力データおよび（または）ワークステーション・ユーザ
の制御下で非常に高い解像度のスクリーン上での高精細
テレビジョン（ＨＤＴＶ）入力の映像化および合成のた
めの制御用ワークステーションに対する必要が存在す
る。

【０００５】このような表示コントローラの要件は、種
々のイメージまたはグラフィックス映像を処理する能
力、種々のスクリーン解像度、テレビジョン規格、イメ
ージの大きさを許容する能力、およびカラー制御および
補正を行う能力を含む。一例として、表示コントローラ
は、完全モーション・ビデオのリアルタイム動画イメー
ジ、スチール・イメージ、テキストおよび（または）グ
ラフィックスを許容するものでなければならない。これ
らのイメージは、ＲＧＢ、ＹＵＶ、ＨＶＣおよびカラー
指標付きイメージの如き異なるフォーマットで表わされ
る。グラフィックス・イメージ用の１２８０×１０２４
ピクセルおよびＨＤＴＶ用の１９２０×１０３５ライン
の如き異なる表示解像度もまた許容され必要がある。最
後に、左右の視野からなり、通常の立体ではない即ち平
面イメージの速度の２倍で示される立体イメージを示す
要件がある。

【０００６】モニターがいずれかのイメージ・データ・
ソースと異なる解像度を有する場合に、モニターが種々
のソースからのイメージ・データを表示することを要求
される時に、１つの問題が生じる。表示を更に複雑化す
ることは、種々のイメージが同期してビデオ・リフレッ
シュされ、ＲＧＢの如き共通の最終表示を有するという
要件である。

【０００７】別の問題は、テレビジョン・カメラ、非常
に高速のスーパーコンピュータ・インターフェース、お
よびワークステーションのホスト・プロセッサとの比較
的遅いインターフェースの如き異なるソースから映像が
生じることである。これらソースに対するマルチメディ
ア・ディスプレイのインターフェースおよびそのデータ
構造が特定化されるが同時に共存しなければならないこ
とは明らかである。例えば、スーパーコンピュータのデ
ータ経路に対する最大スループットの提供がテレビジョ
ンデータ・ストリームとインターフェースしてはなら
ず、この場合テレビジョン・イメージは情報を失わずに
表示することができない。

【０００８】更に別の問題は、複数の異なるイメージの
オーバーレイが複雑なプロセスであることである。単純
なピクセルの多重化はマルチタスク環境では複雑とな
り、この場合異なるイメージおよびその組合わせは異な
るアプリケーションのウインドウで異なる処理を受けね
ばならない。

【０００９】これらの種々の問題に対する１つの考えら
れる解決法は、種々の公知のマルチメディア表示コント
ローラにより用いられる試みから得られる。この解決法
は、各イメージ・ソースを別々に処理して、各ソースの
データを別のフレーム・バッファに格納する。各フレー
ム・バッファは、異なる次元、即ち解像度およびピクセ
ル当たりのビット数を有し得る。次いで、全てのフレー
ム・バッファが同時にリフレッシュされる。判るよう
に、このようなシステムは、高価であり、全てのあり得
るイメージの組合わせが処理されねばならない複雑で高
性能のビデオ・データ経路を必要とする。このような従
来の試みは「モジュラー」と呼ばれるが、ユーザの観点
から全てのイメージの真に等しい機能処理のため必要と
される統合化を欠いている。更にまた、異なるフレーム
・バッファを実現するため必要とされるメモリー量は、
イメージの格納に実際に必要なよりも遥かに大きい。即
ち、固定されたメモリー・チップ構成および容量、また
種々のイメージ表示およびフォーマットのため、結果と
してメモリーが不充分となり、与えられたイメージの格
納に実際に要するよりも多くのメモリー・チップあるい
はモジュールを必要とする。

【００１０】米国特許第４，９９４，９１２号には、標
準的ＴＶのビデオおよび高解像度のコンピュータ生成グ
ラフィックス・ビデオがそれぞれ高解像度グラフィック
ス・モニター上に表示されるように、２つの独立ラスタ
を同期させる方法および装置が記載されている。これ
は、２重フレーム・バッファ、特にＴＶフレーム・バッ
ファおよび高解像度フレーム・バッファの使用により達
成される。スイッチング機構が、どのＴＶビデオおよび
高解像度グラフィックス・ビデオがある時点において表
示されるべきかを選択する。グラフィックス・データ
は、ウインドウ表示目的のためＴＶビデオと合成され
る。

【００１１】米国特許第４，８２３，２８６号には、フ
レーム・バッファとの通信の際ホスト・プロセッサを補
佐する多重チャンネル・データ経路アーキテクチャが記
載されている。図１２、図２２および図２３は、フレー
ム・バッファのアドレス指定構成と関連するプレーン・
モード、スライス・モードおよびピクセル・モード・フ
ォーマットを示す。

【００１２】米国特許第４，６８４，９３６号には、異
なる解像度の英数字およびグラフィック・データを同時
に表示する表示ターミナルが記載されている。個々の英
数字およびグラフィック・ドットの持続時間は相互に固
定されるが非整数比を有し、ＣＲＴに対する合成ビデオ
信号を非同期的に一つに混合される。

【００１３】米国特許第４，９４７，２５７号には、複
数の完全モーション・ビデオおよびスチール・イメージ
入力信号を受取り、これらの信号を全帯域幅カラー成分
の高解像度ビデオ出力信号に標準ＨＤＴＶフォーマット
（即ち、ＮＨＫ−ＳＭＰＴＥ１１２５ラインＨＤＴＶフ
ォーマット）で組立てるラスタ・アセンブリ・プロセッ
サの記載がある。単一の多重ポート・メモリー・システ
ムを用いてマルチメディア表示を組立てる。ラスタ・デ
ータは、複数のメモリー出力チャンネル上に存在する信
号をインターレースされた３０フレーム／秒のＨＤＴＶ
信号に合成するマルチプレクサを介してメモリーから読
出される。キーに基くメモリー・アクセス・システムを
用いて、どのピクセルがメモリーの特定の記憶場所に書
込まれるかを決定する。ビデオおよびスチール・イメー
ジ信号のピクセルは、４バイト、特に赤（Ｒ）、緑
（Ｇ）および青（Ｂ）のカラー成分値およびＺ（深さ）
値を含むキー・バイトを必要とする。この米国特許は、
高精細ビデオ信号の格納または２つのリアルタイム・イ
メージの格納および表示に関するものではない。また、
多解像度表示出力を提供するものでもない。更にまた、
キー・データ・バイトは、メモリー書込み操作を可能化
するため使用され、その結果、ビデオが格納された後、
ウインドウ内のイメージが固定される。

【００１４】米国特許第４，７６１，６４２号には、１
つのコンピュータが幾つかのプロセスを同時に実行して
複数のウインドウから選択された対応する表示スクリー
ンのウインドウに各プロセスの出力を提示することを許
容するシステムが記載されている。ソフトウエアは、ス
クリーンのウインドウ部を個々の表示リストにより定義
される表示に割付ける１組の命令を含む小ブロック・リ
ストを保持するためのスクリーン・プロセスを含む。

【００１５】米国特許第４，９５３，０２５号には、ビ
デオ入力のアスペクト・レシオ（縦横費）を変化させる
装置が記載されている。特に、ＨＤＴＶビデオ信号がデ
ィジタル化され、メモリーに格納され、ＨＤＴＶフォー
マットとは異なるアスペクト・レシオを有するＮＴＳＣ
その他の周知のテレビジョン・モニター受像機の画像ス
クリーン上に表示される。

【００１６】米国特許第４，６３１，５８８号には、標
準ビデオ信号に対するグラフィックス・オーバーレイを
生成する標準的が記載されている。結果として生じるビ
デオは、入力するビデオ信号と同じ解像度およびタイミ
ングを有する。

【００１７】米国特許第３，９０４，８１７号には、種
々のレーダ掃引信号または種々のテレビジョン・ラスタ
掃引信号で動作するスキャン・コンバータ・ディスプレ
イが記載されている。直列の主メモリーは、表示をレー
ダ・データ取得速度より遥かに高い速度でリフレッシュ
するため用いられる。共通表示の掃引フォーマットは、
異なるビデオ・フォーマットの種々のソースからのビデ
オを許容するように変更される。

【００１８】

【発明が解決しようとする課題】これらの特許により教
示されないこと、およびこのため本発明が提供する１つ
の目的であるものは、複数のリアルタイム・イメージを
格納して表示するためであり、また更に複数のプログラ
ム可能な出力ビデオの解像度の使用を可能にするマルチ
メディア・ディスプレイである。

【００１９】本発明の別の目的は、記憶装置の有効な使
用を達成するために斬新なフレーム・バッファ構成の提
供にある。

【００２０】本発明の更に別の目的は、１つのフレーム
・バッファにより、複数のリアルタイム・イメージ・ソ
ースを含む複数のイメージ・ソースからのイメージ・デ
ータの表示を行うことにある。

【００２１】本発明の他の目的は、１つのピクセルが
Ｒ、Ｇ、Ｂデータおよび関連するキー・データを含み、
キー・データは出力ビデオ・データ経路を制御して格納
されたビデオ・イメージの表示の変更を可能にするため
使用される。

【００２２】

【課題を解決するための手段】イメージ・ピクセル・デ
ータを格納する複数のアドレス指定可能な場所を有する
イメージ・バッファと、イメージ・バッファの出力と接
続された入力を有し、これから読出されたイメージ・ピ
クセル・データをイメージ・ディスプレイを駆動するた
めの電気信号に変換するための回路とを含むイメージ表
示装置により、上記および他の問題は克服され、本発明
の目的は具現される。この回路は、イメージ表示コント
ローラにより生成された信号に応答して、指定されたデ
ィスプレイの解像度を有するイメージ・ディスプレイを
駆動する電気信号に対する複数の異なるタイミング・フ
ォーマットの１つを生成する。本装置は更に、イメージ
表示コントローラにより生成された信号に応答して、指
定された表示の解像度に従ってイメージ・バッファを構
成する回路を含んでいる。

【００２３】このイメージ・バッファは、例えば、２つ
の２０４８×１０２４個所×２４ビットのバッファと、
１つの２０４８×１０２４個所×１６ビットのバッファ
として、あるいは２つの２０４８×２０４８個所×２４
ビットのバッファと、１つの２０４８×２０４８個所×
２４ビットのバッファと、１つの２０４８×２０４８個
所×１６ビットのバッファとして、あるいは４つの２０
４８×１０２４個所×２４ビットのバッファと、２つの
２０４８×１０２４個所×１６ビットのバッファとして
構成することができる。２４ビットのバッファは各々
Ｒ、Ｇ、Ｂピクセル・データを格納し、１６ビットのバ
ッファは各々、イメージ表示コントローラから受取った
カラー指標（ＣＩ）値および関連するウインドウ標識
（ＷＩＤ）値を格納する。イメージ・バッファの出力に
おける回路は、ＣＩ値および関連するＷＩＤ値を復号し
てＲ、Ｇ、Ｂピクセル・データを提供する。

【００２４】本装置は更に、第１のフォーマットで表現
されたイメージ・ピクセル・データを受取る入力と、イ
メージ・バッファと接続されて受取ったイメージ・ピク
セル・データをＲ、Ｇ、Ｂフォーマットで格納する出力
とを有する第１のインターフェースを含む。この第１の
インターフェースは、例えば、２４ビットのＲ、Ｇ、Ｂ
のイメージ・ピクセル・データを受取るためのスーパー
コンピュータと接続される。

【００２５】本装置は更に、第２のフォーマットで表現
されたイメージ・ピクセル・データを受取る入力と、イ
メージ・バッファ装置と接続されて受取ったイメージ・
ピクセル・データをＲ、Ｇ、Ｂフォーマットで格納する
出力とを有する第２のインターフェースを含む。この第
２のインターフェースは、ＨＤＴＶイメージ・データの
ソースと接続され、ＨＤＴＶアナログ信号をサンプリン
グしてこのアナログ信号を２４ビットのＲ、Ｇ、Ｂデー
タに変換する回路を含む。

【００２６】第３のインターフェースが、イメージ表示
コントローラのデータ・バスと特に接続されて、ＣＩお
よびＷＩＤフォーマットで表現されたイメージ・ピクセ
ル・データを受取る。

【００２７】ＣＩ値および関連するＷＩＤ値は、イメー
ジ・バッファから読出された後復号されて、関連するイ
メージ・ピクセルに対して第１のインターフェースから
のＲ、Ｇ、Ｂデータの分担、第２のインターフェースか
らのＲ、Ｇ、Ｂデータの分担、およびＣＩおよびＷＩＤ
値から復号されるＲ、Ｇ、Ｂデータの分担を指定するキ
ー信号を生じる。

【００２８】

【実施例】図１において、本発明の一実施例が示され
る。高精細マルチメディア表示コントローラ（ＨＤＭ
Ｄ）１０は、スーパーコンピュータ映像化システム（Ｓ
ＶＳ）１２、ＨＤＴＶソース１４およびワークステーシ
ョン１６からイメージ・データを受取り、サンプルされ
たＨＤＴＶイメージをＳＶＳ１２を介してスーパーコン
ピュータへ返送する。ＨＤＭＤ１０は、異なる解像度を
提供される表示モニター１８としても働く。ここで用い
られる如き中解像度モニターは、例えば１２８０×１０
２４ピクセルを有すると考えられる。高解像度モニター
は、例えば１９２０×１５３６ピクセルあるいは２０４
８×１５３６ピクセルを有すると考えられる。ＨＤＴＶ
の解像度は、１９２０×１０３５ピクセルと考えられ
る。モニター１８のスクリーン内容の事例は、それぞれ
異なるオーバーラッピング・ウインドウ内でスーパーコ
ンピュータ同期イメージ１８ａ、ＨＤＴＶイメージ１８
ｂおよびユーザ・インターフェース（ワークステーショ
ン）イメージ１８ｃを示す。ワークステーション１６
は、ユーザの選好に応じて、ユーザ・インターフェース
が直接ＨＤＭＤモニター１８上で動作するそれ自体のモ
ニターを有する。ワークステーション１６のインターフ
ェースは、必要な電気的インターフェースをＨＤＭＤ１
０に提供するワークステーション１６のプラグ・イン・
ボードでよい。望ましい実施態様においては、このイン
ターフェースはＭｉｃｒｏｃｈａｎｎｅｌとして知られ
るものと一致する。一般に、ワークステーションあるい
はパーソナル・コンピュータは、ワークステーション内
に取付けられた適当なＨＤＭＤ１０のインターフェース
回路とのユーザ・インターフェースとして使用される。
このため、ＨＤＭＤ１０の回路は、ワークステーション
１６のアドレス指定可能な拡張として機能する。

【００２９】紹介すれば、ＨＤＭＤ１０は下記の特徴を
有し、その構成について以下に詳細に述べる。

【００３０】ＨＤＭＤ１０のフレーム・バッファ・アー
キテクチャは、異なるユーザ要件および用法を許容する
よう構成し直し可能である。これらは、２重バッファさ
れた２０４８×１５３６ピクセル×２４ビットの如き非
常に高い解像度のフルカラー・スーパーコンピュータ・
イメージを提供する要件、２つの２０４８×１０２４ピ
クセルのバッファ（１つの２重バッファ）使用による高
速バックグラウンドでのスーパーコンピュータおよびＨ
ＤＴＶの両フルカラー・イメージをサポートする要件、
ワークステーションからの２０４８×１０２４ピクセル
×２４ビット（２重バッファ）および２０４８×１０２
４ピクセル×１６ビットのグラフィックスのグラフィッ
クス・オーバーレイによるＨＤＴＶまたはスーパーコン
ピュータのみの中解像度イメージ・ディスプレイを提供
する要件、インターレースＨＤＴＶ入力および超高解像
度のノン・インターレース出力を提供する要件、および
立体像（３次元イメージ）出力をサポートする要求を含
む。

【００３１】開放設計アーキテクチャの試みは、機能上
の変更なしに適当なイメージ記憶および入出力帯域幅の
要件を満たすＨＤＭＤフレーム・バッファの拡張を可能
にする。その結果、ユーザは、異なるスクリーン解像
度、異なるフレーム・サイズ、フォーマット比およびリ
フレッシュ速度でモニターを定義することができる。

【００３２】また、ユーザは、異なるモニターまたはプ
ロジェクタを使用して将来のテレビジョン規格および種
々の通信リンクを許容するためにビデオ同期ハードウエ
アを予めプログラムすることができる。

【００３３】このアーキテクチャはまた、同じモニター
上にフルカラーのリアルタイムでサンプルされたＨＤＴ
ＶデータおよびＳＶＳ処理されたビデオ・データの同時
の表示を行う。このためには、ＨＤＭＤ１０は、フレー
ム・バッファに取付けた局部モニター１８に高速のスー
パーコンピュータ・イメージの同期を提供して、これに
よりスーパーコンピュータから受取ったデータの可変フ
レーム速度によるモーション・アーチファクトを除去す
る。

【００３４】ＨＤＭＤ１０はまた、ＨＤＴＶビデオのサ
ンプリングおよび表示を行う。再プログラム可能な同期
および制御回路が、異なるＨＤＴＶ規格の使用を可能に
する。

【００３５】ＨＤＭＤ１０はまた、サンプルされたＨＤ
ＴＶデータのディジタル出力を更なる処理のためスーパ
ーコンピュータの如き外部装置へ提供する。現在選好さ
れる通信リンクは、ＡＮＳＩ規格の高性能並列インター
フェース（ＨＰＰＩ）で構成される。

【００３６】ＨＤＭＤ１０はまたマルチタスク環境をサ
ポートし、ユーザが幾つかの同時のアプリケーションを
実行することを許容する。

【００３７】一例として、ユーザは、アプリケーション
・ウインドウを定義し、定義ウインドウにおける内外部
のイメージの処理を定義することができる。また、ユー
ザはＨＤＴＶイメージのウインドウ表示および任意のハ
ードウエア・スケーリングを制御する。

【００３８】ＨＤＭＤ１０のメモリー・アーキテクチャ
は更に、超高密度ビデオＲＡＭ（ＶＲＡＭ）デバイスを
許容し、これにより構成要素のカウントおよび電力消費
を低減する。

【００３９】次に図２において、ＨＤＭＤ１０の全体ブ
ロック図が示される。ＨＤＭＤ１０は、６つの主な機能
ブロックを含む。このブロックの５つは、基板にプラグ
・インする回路ボードとして構成される。主ブロック
は、２つのフレーム・バッファ・メモリー（ＦＢＡ）２
０および（ＦＢＢ）２２と、ビデオ出力ボード（ＶＩＤ
Ｂ）２４と、高速インターフェース・ボード（ＨＳＩ）
２６と、高精細テレビジョン・インターフェース（ＨＤ
ＴＶＩ）２８とを含む。１つのＦＢおよびＶＩＤＢ２４
が作動のため必要である。他の全てのプラグ・イン・ボ
ードは任意であり、ユーザにより定義されるシステム構
成に応じて組込まれあるいは組込まれない。

【００４０】ワークステーション・データ経路（ＷＳＤ
Ｐ）デバイスＡ３０およびＢ３２、直列データ経路デバ
イス３４、ビデオ・データ経路デバイス３６、ワークス
テーション（ＷＳ）インターフェース・デバイス３８、
２つのフレーム・バッファ・コントローラＦＢＡ ＣＮ
ＴＲ４０およびＦＢＢ ＣＮＴＲ４２、および２つの状
態マシンＳＭＡ４４およびＳＭＢ４６が、物理的に基板
上に配置され、共通表示制御およびデータ経路機能を実
行する。

【００４１】ＨＳＩ２６は、インターフェースにＳＶＳ
１２を提供してＳＶＳ１２のイメージを直接ＦＢＡ２０
および（または）ＦＢＢ２２に送る。ＨＳＩ２６はま
た、ＨＤＴＶＩ２８からサンプルされたビデオ・データ
を受取りこのサンプル・データを更なる処理のためＳＶ
Ｓ１２へ送る。

【００４２】ＦＢＡ２０、ＦＢＢ２２は、当技術で周知
の形式の２重ポートＶＲＡＭを用いて実現される。各Ｆ
Ｂの一次ポートは、ＳＶＳ１２またはＨＤＴＶＩ２８か
らマルチプレクサ４８、５０を介してデータを受取り、
あるいはＷＳＤＰＡ３０またはＷＳＤＰＢ３２からデー
タを受取る。各ＦＢの２次ポートは、直列データ経路デ
バイス３４と並行に４つのピクセルをシフトアウトす
る。シフトアウト・クロックはＶＩＤＢ２４の同期ジェ
ネレータ（ＳＹＮＣＧＥＮ）２４ａから受取られ、所要
のスクリーン解像度に応じて最大３３ＭＨzの周波数ま
でプログラム可能である。このため、１つのＦＢは、１
３２ＭＨz （４ピクセル×３３ＭＨz）までのビデオ出
力を提供し、２つのＦＢは２６４ＭＨz （８ピクセル×
３３ＭＨz）までの出力を提供する。後者の周波数は、
３×１０16ピクセルの６０Ｈzの非インターレース・ビ
デオ出力と対応している。

【００４３】直列データ経路デバイス３４は、ＦＢＡ２
０およびＦＢＢ２２の直列出力を合成し、２４ビットの
赤、緑および青（ＲＧＢ）のＳＶＳイメージと、１６ビ
ット・カラーＷＳの１６イメージと、マルチウインドウ
制御コードを表わす。ビデオ・データ経路３６は、イメ
ージ・オーバーレイのためのマルチウインドウ制御機能
を実現する。ビデオ・データ経路３６の出力は、４また
は８ピクセルに対するＲ、Ｇ、Ｂディジタル・データを
並行に提供して、このピクセル・データをＶＩＤＢ２４
のシリアライザ（並直列変換器）２４ｂに送る。

【００４４】ＶＩＤＢ２４の主機能は、ＦＢ２０、２２
の一方または両方に格納されたイメージを表示すること
である。ビデオ・データ経路３６の直列化されたディジ
タル出力は、アナログの赤、緑および青のモニター１８
の入力への変換のため高性能ＤＡＣ２４ｃに与えられ
る。更に、ＶＩＤＢ２４は、ビデオ同期をＦＢ２０、２
２の２次ポートに与える。ＳＹＮＣＧＥＮブロック２４
ｂは、ビデオ・クロックをＤＡＣ２４ｃへ処理し、ビデ
オおよびメモリー・リフレッシュ要求を状態マシンＳＭ
Ａ４４およびＳＭＢ４６へ与える。

【００４５】ＨＤＴＶＩ２８は、ＨＤＴＶビデオ・デジ
タイザおよびスケーラとして、またＦＢ２０、２２の一
方または両方に対するイメージ・データのソースとして
働く。更に、これは、ＨＳＩ２６のＨＰＰＩ出力ポート
を介してＳＶＳ１２へ戻されるそのディジタル・ビデオ
出力をフォーマットし直す。

【００４６】ＦＢＡ２０およびＦＢＢ２２は、ＦＢＡ
ＣＮＴＲ４０およびＦＢＢ ＣＮＴＲ４２により、また
状態マシンＳＭＡ４４およびＳＭＢ４６によりそれぞれ
制御される。状態マシンは、メモリー・サイクルを実行
し、またＨＰＰＩ、ＳＹＮＣＧＥＮ２４ａおよびＷＳＤ
Ｐ３０、３２のバス要求間の調停を行うため信号を生じ
る。もしＨＤＴＶおよびＳＶＳの両イメージ・ソースが
使用されるならば、状態または独立的に働く。ＨＤＴＶ
のみあるいはＳＶＳのみのソースが使用されるならば、
状態マシンＳＭＡ４４はＦＢ２０、２２双方をマルチプ
レクサＭＵＸ５２を介して並列に制御する。

【００４７】ＦＢＡ ＣＮＴＲ４０およびＦＢＢ ＣＮ
ＴＲ４２は、ＦＢ２０、２２に対する全てのアドレスお
よび大半のメモリー信号信号を提供する。各々は、ＳＹ
ＮＣＧＥＮ２４ａからタイミング制御を、またＨＳＩ２
６およびＨＤＴＶＩ２８からＳＶＳ、ＨＤＴＶのイメー
ジ・ウインドウ座標をそれぞれ受取る。

【００４８】ＷＳインターフェース３８は、全ての制御
ハードウエアおよびフレーム・バッファ２０、２２に対
するアクセスをユーザに与える。このインターフェース
はまた、ＳＭＡ４４およびＳＭＢ４６に対してワークス
テーション要求を示す信号を与える。

【００４９】図２に示されるように、データ経路には２
つのマルチプレクサが存在する。マルチプレクサＭＵＸ
１ ４８は、ＨＳＩ２６からの入力イメージをＦＢ２
０、２２の双方に書込むことを許容する。マルチプレク
サＭＵＸ２ ５０は、ＨＤＴＶイメージをＦＢ２０、２
２の双方に書込むことを許容する。前者の動作モード
は、スーパーコンピュータ・イメージを高解像度モニタ
ー上に表示することを可能にし、後者の動作モードはＨ
ＤＴＶイメージを高解像度のノン・インターレース・モ
ニター上に表示することを可能にする。第３のモード
は、中解像度イメージの立体画像３Ｄモードでの出力を
可能にする。この第３のモードにおいては、イメージは
高解像度イメージとして処理され、ＦＢ２０、２２の双
方に対して書込まれる。両ＦＢからのデータは、１２０
Ｈzの垂直周波数および２４０ＭＨzのビデオ・ピクセル
・クロックで直列データ経路３４へ送られる。同じ試み
が、スーパーコンピュータの如き外部データ・プロセッ
サにより行われる立体画像ＨＤＴＶイメージをＰＤＹす
るために用いられる。

【００５０】上記に基いて、ＨＤＭＤ１０のあり得る構
成および用法は下記のものを含む。

【００５１】ＨＤＭＤ１０は、中解像度出力のＳＶＳの
みの入力モードで動作できる。一方のＦＢおよびＨＳＩ
２６が要求される。用法は、中解像度またはＨＤＴＶ規
格の表示モニター上のスーパーコンピュータのみのグラ
フィックスを含む。例えば、イメージはノンインターレ
ースの中解像度スクリーン上で表示され修正されて、ス
ーパーコンピュータのディスク・アレイ上にフレーム単
位で格納することができる。格納されたイメージは、次
にスーパーコンピュータのディスク・アレイからＦＢへ
読み戻され、ＨＤＴＶモードで動作するＶＩＤＢ２４に
より表示され、リアルタイム、例えば３０フレーム／秒
でＨＤＴＶテープ・レコーダ上に記録することができ、
これにより円滑なモーション・ビデオを提供する。

【００５２】ＨＤＭＤ１０はまた、高解像度出力のＳＶ
Ｓ単独入力モードで動作し得る。ＦＢＡ２０およびＦＢ
Ｂ２２の双方およびＨＳＩ２６が要求される。入力ＨＰ
ＰＩデータがＦＢ２０、２２の双方に書込まれる。この
動作モードでは、ＨＤＭＤ１０はスーパーコンピュータ
単独グラフィックスおよび高解像度イメージ形成のため
使用される。

【００５３】ＨＤＭＤ１０はまた、中解像度、ＳＶＳお
よびＨＤＴＶ入力モードで動作することができる。ＦＢ
Ａ２０、ＦＢＢ２２の双方、ＨＳＩ２６およびＨＤＴＶ
Ｉ２８が要求される。サンプルされたＨＤＴＶフレーム
が全部あるいは一部ＨＳＩ２６を介してスーパーコンピ
ュータへ、またＦＢＢ２２を介してモニター１８へ戻さ
れる。スーパーコンピュータにより処理された如きイメ
ージは、格納のためＦＢＡ２０へ戻される。このよう
に、両方のイメージが同じモニター１８上の個々のウイ
ンドウあるいはオーバーラッピング・ウインドウに共存
して、未処理および処理済みのビデオ・ソースの双方に
対する便利なアクセスを提供する。

【００５４】ＨＤＭＤ１０はまた、高解像度出力、ＨＤ
ＴＶ単独入力モードで動作することができる。ＦＢＡ２
０およびＦＢＢ２２の双方、およびＨＤＴＶＩ２８が要
求される。インターレースＨＤＴＶイメージは、ノンイ
ンターレース・モードで動作する超高解像度モニター１
８上に示される。この動作モードの利点は、超高解像度
モニター１８がＨＤＴＶ解像度が要求するよりも３０％
大きなスクリーン領域を提供することである。この余分
なスクリーン領域は、ＷＳ１６からのユーザ・インター
フェース・テキストまたはグラフィックスのため使用す
ることができる。

【００５５】ＨＤＭＤ１０はまた、立体映像出力モード
で動作することもできる。中解像度またはＨＤＴＶの立
体イメージのいずれか一方の表示のためにはＦＢＡ２０
同じＦＢＢ２２の双方、およびＨＳＩ２６あるいはＨＤ
ＴＶＩ２８が要求される。ビデオ帯域幅を倍増してより
広い直列データ経路を提供するためには、ＦＢ２０、２
２の双方が要求される。従って、立体映像モードでは、
使用可能なＦＢメモリーの半分がイメージの格納のため
使用されない。

【００５６】ＨＤＭＤ１０の一般的構成について述べ、
その用途の数例を提示したが、図２の機能ブロックの各
々について更に詳細に述べる。

【００５７】ＦＢＡ２０、ＦＢＢ２２ ＦＢＢ２２が同じ構成であるため、図３はＦＢＡ２０を
示す。ＦＢＡ２０は、１２８Ｍビット（１２８×１０⁶
ビット）を格納し、３２個の４−ＭビットＶＲＡＭデバ
イス２０ａを含む。各ＶＲＡＭ２０ａは、２５６Ｋワー
ド×１６ビット／ワードとして構成される。ＶＲＡＭ２
０ａのＩ／Ｏピンは縦方向に接続され、４つの３２ビッ
ト・データ経路ＤＱ０〜ＤＱ３を提供する。これらのデ
ータ経路の下位２４ビットは、４つのパイプライン・レ
ジスタＲ０〜Ｒ３の１つと接続され、このレジスタは更
に４つのクロック・パルス・シーケンスＲＣＬＫ０〜Ｒ
ＣＬＫ３で６４ビットＳＶＳＡバスからロードされる。
データ経路ＤＱ０〜ＤＱ３の各々の３２ビットもそれぞ
れ４つの両方向のワークステーション・データ経路デバ
イス３０（ＷＳＤＰ０〜ＷＳＤＰ３）の１つと接続され
る。

【００５８】先に述べたように、スーパーコンピュータ
のイメージは、スクリーンの場所毎に２つの２４ビット
データ・ワードを格納するため２重バッファＦＢを使用
する。また、ＷＳ１６は１６ビット／ピクセルを必要と
し、８ビットがカラー指標（ＣＩ）値（更に、ビデオ索
引テーブルを用いて２４ビットに変換される）、８ビッ
トがピクセル属性、即ち表示スクリーンのウインドウ識
別（ＷＩＤ）番号を表わす。ＷＳ１６の性能は一般にモ
ーション・イメージを送るには遅過ぎるため、ＷＳデー
タに対しては２重ＦＢモードは要求されない。

【００５９】本例で使用された約束に従えば、ＶＲＡＭ
２０ａはＦＢｘｍｎｉと表わされ、但し、ＦＢＡ２０に
対してはｘ＝Ａ、ＦＢＢ２２に対してはｘ＝Ｂ、ｍは
０、１、２または３に等しい行数、ｎは０、１、２また
は３に等しい列数、ｉはｚ方向におけるＶＲＡＭ数（前
方＝０および後方＝１）である。このため、ＦＢｘｏｎ
ｉは、いずれか一方のフレーム・バッファの上方行の８
つのＶＲＡＭを指す。ＦＢｘｍｏｉは、いずれか一方の
フレーム・バッファの最も左側列における８つのＶＲＡ
Ｍを指し、ＦＢＡｍ０は特にＦＢＡ２０の最も左側列に
おける８つのＶＲＡＭを指し、ＦＢＢ２３１は後方「ス
ライス」のＦＢＢ２２の第２行、第３列の後方に置かれ
たＶＲＡＭを指す。

【００６０】図４に示された構成は、データおよびビデ
オの経路ビット幅を実質的に低減する。更に、これは制
御信号数を最小限に抑える。このようなＦＢが２Ｋ×２
Ｋ×３２ビットの汎用メモリーとしても使用できること
が判るであろう。

【００６１】しかし、本発明の目的によれば、２個の２
０４８×１０２４場所×２４ビットのバッファ、および
１個の２０４８×１０２４場所×１６ビットのバッファ
として、あるいは２個の２０４８×２０４８場所×２４
ビットのバッファおよび１個の２０４８×２０４８場所
×１６ビットのバッファとして、あるいは４個の２０４
８×１０２４場所×２４ビットのバッファ、および２個
の２０４８×１０２４場所×１６ビットのバッファとし
て構成されるフレーム・バッファが提供され、この場合
２４ビット・バッファはＲ、Ｇ、Ｂピクセル・データを
格納し、１６ビット・バッファはＣＩおよびＷＩＤデー
タを格納する。

【００６２】図３および図５において、ＦＢＡ２０は図
面において縦方向を向いた２個の１６ＶＲＡＭスライス
を有する如くに考えられることが判る。前方スライス
は、（０：１６）の番号を付したＩ／Ｏピンを有し、２
４ビットのＳＶＳイメージの下位の１６ビットを格納す
る。後方スライスは、２つの部分で表わされる。１つの
部分は（１７：２３）の番号を付したＩ／Ｏピンを持
ち、２４ビットＳＶＳイメージの上位の８ビットを格納
する。後方スライスの第２の部分は、図６に個別に示さ
れ、ＷＳ１６のピクセル毎に８ビットのＣＩおよび８ビ
ットのＷＩＤとして１６ビットのＷＳ１６のイメージ・
データを格納する。

【００６３】先に述べたように、中解像度の場合は、Ｓ
ＶＳイメージは２Ｋ×１Ｋの２重バッファ・イメージと
して格納される。フレーム・バッファＡ２０およびＢ２
２と混同してはならない２つのバッファがバッファＡ′
およびＢ′として示されるならば、ＳＶＳイメージは図
５に示される如く格納され、ここでバッファＡ′の線
０、１、２、３は全てのＶＲＡＭにおける０の行アドレ
スを持ち、それぞれＦＢ０、ＦＢ１、ＦＢ２、ＦＢ３ス
ライスに格納されるが、バッファＢ′の線０、１、２、
３は全てのＶＲＡＭにおける２５６の行アドレスを持
ち、それぞれＦＢ２、ＦＢ３、ＦＢ０、ＦＢ１スライス
に格納される。線５、６、７、８は線０、１、２、３に
関して１だけ増えた行アドレスを有する、、、等であ
る。

【００６４】ＷＳ１６の線の順序は、図６に示される。
カラー指標（ＣＩ）データ（ＷＳのイメージ・ピクセル
のビット（０：７））の線０は、メモリーの行アドレス
０を持つＶＲＡＭの上位行に格納される。ウインドウ識
別番号（ＷＩＤ）（ＷＳのイメージ・ピクセルのビット
（８：１５）の線０は、行アドレス２５６を持つＶＲＡ
Ｍの第３行に格納される。ＣＩデータの線１はメモリー
行アドレス０を持つ第２行に格納され、ＷＩＤデータの
線１はメモリーの行アドレス２５６を持つＶＲＡＭの第
４行に格納され、、、等となる。線５のデータはＶＲＡ
Ｍの同じ行に格納され、メモリーの行アドレスは線０に
関して４だけ増える、、、等となる。

【００６５】このような斬新な線／アドレス分散法は、
直列データ経路３４の要求される幅の減少をもたらす。
イメージ線分散のこのような手法はまた、大半のＶＲＡ
Ｍの直列入力／出力ビットを接続することを可能にし、
これによりＶＲＡＭの利用効率を著しく改善する。各列
における合計１６本の導体は、８つの２対１マルチプレ
クサ５４により多重化される。その結果、各列の直列出
力がＲ、Ｇ、Ｂ、ＣＩおよびＷＩＤデータの４０ビット
を供給する。

【００６６】直列出力の構成を更に説明するため、図７
はＶＲＡＭの２次ポート出力データ・ビットＳＤＱを示
し、特に列「ｎ」における８つのＶＲＡＭに対するＳＤ
Ｑ接続を示している。

【００６７】ＦＢｍｎ０ＶＲＡＭはビット幅で接続され
たＳＤＱを持ち、１６の直列出力を提供する。接続され
ているのは、ＦＢｘ０ｎｌおよびＦＢｘ１ｎｌに対する
ＳＤＱビット（７：０）、ＦＢｘ２ｎｌおよびＦＢｘ３
ｎｌに対するビット（７：０）、ＦＢｘ０ｎｌおよびＦ
Ｂｘ１ｎｌに対するビット（１５：８）、およびＦＢｘ
２ｎｌおよびＦＢｘ３ｎｌに対するビット（１５：８）
である。このため、合計６つの８ビット直列データ・バ
スがある。図８に示されるように、バスの４つが８ビッ
トのＦＢカラー成分として働き、即ち、青に対してはＳ
ＶＳＢｎ＜７：０＞、緑に対してはＳＶＳＧｎ＜７：０
＞、赤成分に対してはＳＶＳＲＡｎ＜７：０＞およびＳ
ＶＳＲＢｎ＜７：０＞である。赤のビットは、ビデオ・
リフレッシュ・アドレスの２ビットに基いて多重化され
て、ＳＶＳ赤成分を提供する。マルチプレクサ５４（図
６）は、各ビデオ線毎に、ＦＢチップの２つの行の直列
出力がＷＳイメージのＷＩＤおよびＣＩ出力を生じるよ
うに可能化される直列バスの競合を排除する。その結
果、２４ビットＳＶＳイメージの赤の部分は同時に２つ
の線に対して可能化されるが、これは赤の情報がＣＩお
よびＷＩＤと同じＦＢの部分に格納されるためである。

【００６８】しかし、高解像度イメージは、中解像度の
場合について述べた許りのものと異なる線配置を必要と
する。ＳＶＳイメージは、２重の２Ｋ×２Ｋ×２４ビッ
ト・バッファに格納される。このイメージ・バッファ構
成は、図１０および図１１に示され、ＳＶＳ線分布（図
１０）は中解像度の場合と似ているが、Ａ′およびＢ′
バッファは水平に分割されている。換言すれば、バッフ
ァＡ′およびＢ′における線は行アドレス許りでなく列
アドレスでも異なる。従って、ワークステーション１６
の線は図１１に示されるように然るべく分布されてい
る。

【００６９】図１２は、２重フレーム・バッファの高解
像度の場合の構成を示している。図１２において、２つ
のフレーム・バッファ（ＦＢＡ２０、ＦＢＢ２２）がそ
れぞれ２重「Ａ′、Ｂ′」ＳＶＳ ２Ｋ×２Ｋ×２４ビ
ット・ビットの要素を含むこと、またＷＳ１６のイメー
ジ・バッファも２つのＦＢ間で分割することが判る。

【００７０】高解像度の場合は、ピクセルの水平分布が
図１３に示され、全ての偶数ピクセルはＦＢＡ２０に格
納され、全ての奇数ピクセルがＦＢＢ２２に格納され
る。この構成は、直列データ経路３４の出力をビデオ・
データ経路３６に対する入力に更に均等に分散させる。

【００７１】図１４は、各々の走査線番号を持つＨＤＴ
Ｖフィールドを示す。このＨＤＴＶのイメージ線分布は
図１５に示される。これは先に述べた中解像度のフレー
ム・バッファ構成と似ているが、見えるＨＤＴＶ線数は
１０３５に等しいため、最初の１０２４本の線はバッフ
ァＡ′に格納され、残りは示された順序でバッファＢ′
に格納される。

【００７２】ワークステーションの読出し／書込み操
作、ビデオ・リフレッシュ・サイクル等を含む種々のＦ
Ｂメモリー・サイクルは、ＦＢＡ ＣＮＴＲ４０および
ＦＢＢＣＮＴＲ４２デバイスにより始動される。ＦＢＡ
ＣＮＴＲは、図３および図９に示されるように、ＶＲ
ＡＭ制御信号およびＦＢアドレス（図示しないが、全て
のＶＲＡＭと共通）を提供する。ＦＢの各行（ＦＢｘ０
ｍｉ、ＦＢｘ１ｍｉ；ＦＢｘ２ｍｉ、ＦＢｘ３ｍｉ）
は、対応する行のアドレス・ストローブ（ＲＡＳ）信号
（それぞれ、ＲＡＳ０〜ＲＡＳ３）を有するが、各列
（ＦＢｘｎ０ｉ、ＦＢｘｎ１ｉ；ＦＢｘｎ２ｉ、ＦＢｘ
ｎ３ｉ）は対応する列アドレス・ストローブ（ＣＡＳ）
信号（それぞれ、ＣＡＳ０〜ＣＡＳ３）を有する。個々
のバイトに対する書込みを許容する、３２ビットＦＢの
各８ビット毎に１つずつ、４つの書込み可能化（ＷＥ）
信号ＷＥＷＳ、ＷＥＲ、ＷＥＧおよびＷＥＢがある。直
列可能化信号（ＳＥ＜０：３＞）は、ビデオ・リフレッ
シュされるべき線番号を指定する。即ち、ビデオ・リフ
レッシュ・アドレスの２つの最下位ビットがＳＥ信号の
１つを可能化する。これらのＶＲＡＭの唯１つの行が特
定の各線に対して要求されるため、ＳＥ＜０：３＞信号
は、ＦＢｘｍｎ０ＶＲＡＭのみを制御する。対照的に、
ＦＢｘｍｎ１ＶＲＡＭは、赤のイメージのみでなく２つ
のメモリー行に格納されるＷＳイメージも格納する。従
って、更に２つの直列可能化信号ＳＥ４、５は、ＦＢｘ
ｍｎ１ＶＲＡＭに対するＯＲゲートＯＲ１およびＯＲ２
により生成される。本発明のこのような特質について
も、図１７に関して以下に更に詳細に記述する。

【００７３】ワークステーションのデータ経路３０、３
２ 図３に示されるように、ＷＳ１６からＦＢに至るデータ
経路は、ＷＳＤＰＡ３０またはＷＳＤＰＢ３２のデータ
をＦＢに書込みあるいはこれから読出すことを可能にす
る。このＷＳＤＰアーキテクチャは、ユーザが指定する
モードに応じて１つの３２ビット・ワークステーション
・ワードが異なる操作を表わすことを可能にする。例え
ば、あるワークステーション・ワードは、４つの８ビッ
トのワークステーション・カラー指標またはＷＩＤ値を
表わし、あるいは４つの連続するピクセル毎に１つの２
４ビットのフルカラー・ピクセルまたは１つの８ビット
のカラー成分を表わすことができる。この柔軟度は４つ
のＷＳＤＰを用いることにより達成され、これにおいて
は、ＷＳ１６データが４つの全てのＷＳＤＰに対して共
通であり、かつ各々が関連するＦＢに対する個々の３２
ビット出力を有する。

【００７４】４つのＷＳＤＰデバイス３０または３２の
一方のブロック図が図１６に示される。入力ＷＳ１６デ
ータは、底部において４つのバイトに仕切られる如くに
示されるが、４つのＦＢ出力バイトは頂部に示される。
２つの異なる種類、即ちＤＰＢＬＫ１およびＤＰＢＬＫ
２で示される４つの再分割部がある。ＤＰＢＬＫ１は、
最も左方の再分割部でのみ使用される。他のＷＳＤＰデ
バイスにおける再分割部は、機能的にＤＰＢＬＫ１およ
びＤＰＢＬＫ２と同じであり、ＤＰＢＬＫ１は他の３つ
のＷＳＤＰデバイス毎に１つの部分を右方に移動する。
例えば、ＷＳＤＰ３においては、ＤＰＢＬＫ１は最も右
方の再分割部であり、これはＷＳＤＢ（７：０）をＤＱ
３（７：０）と接続しており、ＤＱ３は最も右方の３２
ビットＦＢデータ・バスを指す。メモリー作動コード
（ＭＯＰ）がワークステーションの書込み（ＭＯＰＷＳ
ＷＴ）操作として復号される時、出力バッファ（ＯＢ０
〜ＯＢ３）は、関連するＳＭＡ４４またはＳＭＢ４６か
らのＭＯＰの復号によりＢＥデコーダ５４を介して可能
状態にされる。

【００７５】ＦＢの書込みは、カラー面（ＰＬＡＮＥモ
ード）書込みまたはピクセル（ＰＥＬモード）書込みの
いずれかとして生じる。このモードは、関連するＦＢＡ
ＣＮＴＲ４０またはＦＢＢ ＣＮＴＲ４２により生成
されるＰＬＡＮＥ／ＰＥＬ信号により定義される。１組
の４つの８ビット要素（例えば、４つの赤、４つの緑、
４つのＷＳカラー指標、等）を含むＰＬＡＮＥモード書
込みの場合は、ＷＳＤＢの１つのバイトがＦＢの出力に
おける４つの全てのＤＱバイトを駆動する。図１６にお
いて、ＷＳＤＢ（３１：２４）はＤＰＢＬＫ１を通りＤ
Ｑ０（３１：２４）を駆動する。これはまた、各ＤＰＢ
ＬＫ２の２対１マルチプレクサＭＵＸ５６により選択さ
れてＤＱ（２３：０）の３バイトを駆動する。ＷＳＤＰ
（１）においては、ＷＳＤＢ（２３：１６）がＦＢデー
タ経路ＤＱ１（３１：０）の３２ビットの全てを駆動
し、またＷＳＤＰ（２）およびＷＳＤＰ（３）も同様で
ある。書込み可能化信号（ＷＥＲ、ＷＥＧ、ＷＥＢおよ
びＷＥＷＳ）は、ＦＢのどの構成要素が書込まれるかを
選択するため使用される。例えば、４つの赤のピクセル
を書込むためには、４つの赤の値がＷＳＤＢ（３１：
０）に与えられる。ＷＳＤＢ（３１：２４）はＤＱ０
（３１：０）を駆動し、ＷＳＤＢ（２３：１６）がＤＱ
１（３１：０）を駆動し、ＷＳＤＢ（１５：８）がＤＱ
２（３１：０）を駆動し、ＷＳＤＢ（７：０）がＤＱ３
（３１：０）を駆動する。信号ＷｒｉｔｅＥｎａｂｌｅ
Ｒｅｄ（ＷＥＲ）が活性化され、赤の要素が４つのＦ
Ｂ ＤＱバスの各々に対して駆動され、その結果４つの
８ビットの赤の要素がＦＢ内に１つの３２ビットＷＳ１
６書込みにより書込まれる。

【００７６】ピクセル・書込みは下記の如く働く。４つ
の全てのＷＳＤＰが、３２ビットのＷＳＤＢバスを直接
その各３２ビットＦＢ ＤＱデータ・バスに結合する。
ＦＢの１つの列がこの列のＣＡＳ信号の付勢により書込
まれる。従って、１つの２４ビット（あるいは、適当な
らば３２ビット）のピクセル値が３２ビットのＷＳ１６
書込みにおいてＦＢに対して書込まれる。

【００７７】ワークステーション読出しサイクルは、デ
コーダＢＥ ＤＥＣＯＤＥ５４により生成される信号Ｂ
ＹＴＥ ＥＮＡＢＬＥ（ＢＥ０／３）を介してＷＳＤＰ
デバイスのＷＳ１６側の８ビット・ドライバを選択的に
可能状態にすることにより適当なデータ・ステアリング
が行われて同様に動作する。

【００７８】ＰＬＡＮＥモードで読出されたＦＢデータ
においては、各ＷＳＤＰデバイスが可能状態にされて４
つのＷＳＤＢバイトの１つを駆動する。

【００７９】ＷＳＤＰ（０）がＷＳＤＢ（３１：２４）
を駆動し、ＷＳＤＰ１がＷＳＤＢ（２３：１５）を駆動
する、、、の如くである。どの要素（Ｒ、Ｇ、Ｂ等）を
読出すかの選択は、４対１マルチプレクサ（ＭＵＸ）５
８により行われる。このＭＵＸ５８の制御信号ＰＳＥＬ
０およびＰＳＥＬ１は、ＷＳＡＤＤＲを復号することに
よりデコーダＢＥ ＤＥＣＯＤＥ５４により生成され
る。例えば、赤の要素を読出すには、ＰＳＥＬ（１：
０）が「０１」にセットされ、ＤＱｘ（２３：１６）
（ｘ＝０乃至３）における４つの赤のピクセル要素がＷ
ＳＤＢへ送られる。

【００８０】ピクセル・モード読出しのためには、４つ
のＷＳＤＰデバイスの唯１つが読出されるピクセルのア
ドレスに従ってＷＳＤＢを駆動する。３２ビットのピク
セル値が使用されると、全ての４バイトが駆動される。
さもなければ、２４ビットのピクセル値に対してはＷＳ
ＤＢ（２３：０）のみが駆動される。

【００８１】ＷＳＤＰデバイスに含まれる他の２つの機
能は、プレーン・マスクとブロック書込み機能である。
プレーン・マスクは、２４ビットＲＢＧまたは８ビット
ＷＳピクセルの選択的なビットをＶＲＡＭの従来のビッ
ト当たりの書込み機能を介する書込みから保護すること
を可能にする。ブロック書込み機能は、ＶＲＡＭの別の
機能を探すことにより性能利得を可能にする。最初に、
「カラー書込み」サイクルを用いてスタティック・カラ
ーがＶＲＡＭにロードされる。次いで、ＷＳ１６からの
３２ビット書込みがビット・マスクとして再び解釈さ
れ、ここで０を持つピクセルは書込まれないが、対応す
る１を持つピクセルが格納されたカラーにセットされ
る。この特徴は、テキスト操作に対して特に有効であ
り、この場合マスクを提供するため２進数フォントが直
接使用される。この特徴を使用するためには、ＷＳデー
タの３２ビットはＷＳＤＰデバイスに提供されるロジッ
クを介して再配置される。

【００８２】図１７は、ＦＢＡ ＣＮＴＲ４０または４
２の一方のブロック図である。ＦＢＣＮＴＲは、アドレ
スの全ておよび制御信号の大半を関連するＦＢに与え
る。このＦＢ ＣＮＴＲは次のものを含む。即ち、ピク
セル・データがＨＳＩ２６、ＨＤＴＶＩ２８またはＷＳ
インターフェース３８から到達するとＦＢの矩形領域を
自動的にアドレス指定するカウンタ６０、６２と、ビデ
オ・リフレッシュ（ＶＲＥＦ）カウンタ６４と、ＷＳア
ドレス翻訳プログラム６６と、書込み可能（ＷＥ）生成
ロジック６８と、ＲＡＳおよびＣＡＳ生成ロジック７
０、７２と、アドレス乗算器７４ａ、７４ｂ、７４ｃ
と、モニター１８による入力する２重バッファされたＳ
ＶＳデータを同期させるＡ／Ｂロジック７６である。Ｆ
Ｂ ＣＮＴＲはまた、ＷＳ１６により行われるアクセス
の種類を決定するＭＯＤＥレジスタ７８をも含む。

【００８３】以下において明らかになるように、本発明
の一特徴はＦＢに対するＨＰＰＩデータのローディング
である。

【００８４】図１８において、開示内容が参考のため本
文に引用された、ＨＰＰＩ仕様書の提出原稿「高性能並
列インターフェースの機械的、電気的および信号用プロ
トコル仕様（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｐａ
ｒａｌｌｅｌ Ｉｎｔｅｒｆａｃｅ Ｍｅｃｈａｎｉｃ
ａｌ，Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｓｉｇｎａｌｌ
ｉｎｇ Ｐｒｏｔｏｃｏｌ Ｓｐｅｃｉｆｉｃａｔｉｏ
ｎ （ＨＰＰＩ−ＰＨ））」（Ａｍｅｒｉｃａｎ Ｎａ
ｔｉｏｎａｌ Ｓｔａｎｄａｒｄ ｆｏｒ Ｉｎｆｏｒ
ａｍｔｉｏｎ Ｓｙｓｔｅｍｓ、１９８９年１１月１日
発行、ｘ３ｔ９／８８−１２７，Ｘ３Ｔ９．３／８８−
０３２，ＲＥＶ ６．９）によるソース（Ｓ）から宛て
先（Ｄ）への３つのデータ・バーストの同期的転送の例
示的なタイミング図が示される。

【００８５】各データ・バーストは、これと関連した、
データ・バーストに続く最初のクロック期間中３２ビッ
トのデータ・バス上でソースから宛て先に対して送られ
る長さ／長手方向冗長度チェックワード（ＬＬＲＣ）を
有する。データ・バーストのパケットが真であるＰＡＣ
ＫＥＴ信号により区切られる。このＢＵＲＳＴ信号は、
バーストとしてＨＰＰＩデータ・バースト上にワードの
グループをマークする区切りである。ＢＵＲＳＴ信号
は、バーストの最初のワードでソースによりアサートさ
れ、最後のワードでアサート解除される。バーストは１
から２５６までの３２ビットのデータ・ワードを含む。
ＲＥＱＵＥＳＴ信号がソースによりアサートされて、接
続が要求される宛て先を通知する。ＣＯＮＮＥＣＴ信号
は、ＲＥＱＵＥＳＴに応答して宛て先によりアサートさ
れる。接続が確立された後、即ちＣＯＮＮＥＣＴがアサ
ートされた後、１つ以上のＲＥＡＤＹ表示が宛て先によ
り送られる。宛て先は、各バースト毎にソースからの受
入れの用意がある旨の１つの準備完了表示を送る。複数
のＲＥＡＤＹ表示が宛て先からソースに対して送られ
て、宛て先が受取り準備完了したバースト数を表示す
る。受取られた各ＲＥＡＤＹ表示毎に、ソースは１つの
バーストを送ることの許可を有する。図１８には、デー
タ・ワードおよび種々の制御信号の伝送を同期的に調時
するため使用される４０ナノ秒（２５ＭＨz）の期間を
有する対称信号として定義されたＣＬＯＣＫ信号は示さ
れない。

【００８６】要約すれば、ＨＰＰＩ−ＰＨ仕様は、デー
タ伝送のための階層を定義し、データ伝送は１つ以上の
データ・パケットからなっている。各パケットは、１つ
以上のデータ・バーストからなっている。バーストは、
２５６以上ではない２５ＭＨz でクロックされた３２ビ
ット・データ・ワードからなる。エラーの検出は、バイ
ト単位で奇数パリティを用いてデータ・ワードに跨って
行われる。エラーの検出は、偶数パリティを用いてバー
ストにおけるビット列に沿って縦方向に行われ、次いで
バーストの終りに付属される。バーストは、完全なバー
ストを格納あるいは他の方法で吸収する受信機の能力に
対して送られる。受信機は、送信機に対してＲＥＡＤＹ
信号を出すことによりバーストを受取るその能力を通知
する。ＨＰＰＩ−ＰＨ仕様は、ＨＰＰＩ−ＰＨ送信機が
受信機から受取った６３の使用可能信号をキュー・アッ
プすることを許容する。

【００８７】図１９は、イメージ・データ転送を行うた
め図１８のＨＰＰＩデータ・フォーマットに対して本発
明のシステムにより行われた用例を示している。データ
・バーストのパケットは、完全なイメージ・フレームあ
るいはウインドウと呼ばれるその矩形状の小部分のいず
れか一方と対応する。パケットは、２つ以上のバースト
を含む。最初のバーストは、ヘッダ・バーストとして定
義され、一般的なＨＰＰＩデバイス情報、ＨＰＰＩヘッ
ダ、また本文でイメージ・ヘッダと呼ばれるイメージ・
データ情報を含む。ヘッダ・バーストの残部は現在では
未使用である。

【００８８】ヘッダ・バーストの後には、ピクセル・デ
ータを含むイメージ・データ・バーストが続く。ピクセ
ル・データはラスタ・フォーマットで構成され、即ち、
最も上部のディスプレイの走査線の最も左側のピクセル
が最初のデータ・バーストの最初のワードである。この
順序は、最後の走査線の最後のピクセルまで続く。最後
のバーストは、必要に応じて、フルサイズまでパッドさ
れる。各データ・ワードは、特定のピクセルに対する赤
の８ビット、緑の８ビットおよび青の８ビット（ＲＧ
Ｂ）のカラー情報を含む。各３２ビットのデータ・ワー
ドの残り８ビットは、幾つかの方法で使用することがで
きる。混合する２つのイメージのリニア処理のために
は、各入力イメージの結果として生じる出力イメージに
対する影響を決定するため、キー・データ即ち文字デー
タを送るのに別の８ビットが使用される。各データ・ワ
ードの別の８ビットの一部の別の用途は、ＲＧＢデータ
の１０ビットを指定するため２つの別のビットを各カラ
ーに割当てることである。また、多くのデータ・パッキ
ング手法が用いられ、これにおいては２４ビット／ピク
セル・イメージを用いる時、各ワードの別の８ビットを
用いて有効ＨＰＰＩイメージ転送帯域幅を３分の１だけ
増やす。

【００８９】図２０は、図１９のイメージ・ヘッダの構
成を更に詳細に示す。特定のＷＳ１６が応答するＨＰＰ
Ｉビット・アドレスは、イメージ・ヘッダの最初のワー
ドである。データ・ワードが３２ビット幅である場合、
最大３２の一義的アドレスが指定できる。ＨＰＰＩビッ
ト・アドレス・ワードの後に、ワークステーションに対
して特定のイメージ／パケット情報を通信するため使用
される制御／状態ワードが続く。これらは、ピクセル・
データが圧縮されるかどうかを表示するビット（Ｃ）、
関連するパケットが与えられたフレームの最後のパケッ
ト（Ｌ）であるかどうかを表示するビット（ＥＯＦ）、
およびＡＴＴＥＮＴＩＯＮ信号として働く割込み信号
（Ｉ）を含む。イメージ・ヘッダの最後の２ワード（Ｘ
−ＤＡＴＡおよびＹ−ＤＡＴＡ）は、イメージのｘおよ
びｙ方向に対する大きさ（長さ）および位置（オフセッ
ト）情報を含む。例えば、パケットがフルスクリーンの
ピクセル・データを送りつつあるならば、ｘ−長さおよ
びｙ−長さは共に１０２４×１０２４の解像度スクリー
ンの場合１０２４と等しく、オフセットは共にゼロであ
る。その代わり、パケットが表示スクリーン内のウイン
ドウと関連するイメージ・データを送りつつあるなら
ば、ｘ−長さおよびｙ−長さはウインドウの大きさを示
し、両者のオフセットはスクリーンの基準点に関するウ
インドウの最も左上隅部の位置を表示する。

【００９０】再び図１７において、水平カウンタ（ＨＣ
ＮＴ）６０は、ＳＶＳまたはＨＤＴＶデータがＦＢに格
納されつつある間、ＦＢアドレスの水平成分を提供す
る。ＨＣＮＴ６０は、ＨＰＰＩまたはＨＤＴＶのタグ・
バスからの水平同期タグ（ＨＳＴＡＧ）信号を介して、
レジスタＨＯＦＦ８０からの水平始動アドレスがロード
される。ＨＳＴＡＧは、ＨＣＮＴ６０の並列可能化（Ｐ
Ｅ）入力を入力するＨＰＰＩ（またはＨＤＴＶ）データ
の新たな各走査線の初めで駆動する。ＨＰＰＩチャンネ
ルからＨＳＩ２６により受取られたピクセル・データが
ＦＢに書込まれると、またもしサンプル可能化（ＳＡＭ
ＰＬＥＮ）信号がアクティブ状態であれば、ＨＣＮＴ６
０は１２．６ＭＨzのクロック信号により増分される。
このクロックは、ＨＰＰＩクロック周期（４０ｎｓ）の
倍数であり、また対応ＦＢへのＳＶＳイメージのローデ
ィングを制御する関連したＳＭ４４またはＳＭ４６を駆
動する。ＨＤＴＶイメージをローディングする場合、Ｈ
ＣＮＴクロックは６０ｎｓとなり、これは４つのＨＤＴ
Ｖサンプリング・クロックの倍数である。この６０ｎｓ
クロックもまた、対応ＦＢに対するＨＤＴＶイメージ・
ロードを制御するため関連するＳＭ４４またはＳＭ４６
へ入力される。

【００９１】レジスタＨＯＦＦ８０は、矩形状表示領域
の左方縁部のｘ−座標にＳＶＳデータ・バス（ＳＶＳ
（１０：０））の値でセットされ、水平ヘッダ・レジス
タ・クロック（ＨＨＤＲＣＫ）がタグ・バスのヘッダ・
タグから得られる。ＳＶＳ（１０：０）バスがＷＳＤＢ
バスで多重化されることに注意すべきである。このた
め、ＨＤＴＶイメージのローディングの場合に、ＷＳ１
６によりレジスタＨＯＦＦが代わりにロードされるが、
これはＨＤＴＶデータ・ストリームに対応するヘッダ・
データがないためである。

【００９２】垂直カウンタ（ＶＣＮＴ）６２は、ＳＶＳ
またはＨＤＴＶデータがＦＢに格納される時、ＦＢアド
レスの垂直成分を与える。ＶＣＮＴ６２は、真であるＳ
ＶＳタグ・バス上の垂直同期タグ（ＶＳＴＡＧ）信号に
より示される如き各ＨＰＰＩイメージ・データ・パケッ
トの初めにレジスタＶＯＦＦ８２からの垂直始動アドレ
スでロードされる。データの各走査線の終りに、ＶＳＴ
ＡＧが非アクティブ状態でＶＣＮＴ６２がＨＳＴＡＧを
介して増分する。レジスタＶＯＦＦ８２は、新たな各Ｈ
ＰＰＩパケットの初めに、タグ・バスのヘッダ・タグ信
号から得られるＶＨＤＲＣＫ信号を介して、ＳＶＳデー
タ・バスＳＶＳ（１０：０）からロードされる。ＨＤＴ
Ｖの場合と同様に、レジスタＶＯＦＦ８２は、レジスタ
ＨＯＦＦ８０のように、ＷＳ１６によりロードされる
が、これはＨＤＴＶデータ・ストリームに対応するヘッ
ダ・データがないためである。

【００９３】ワークステーション・アドレス翻訳プログ
ラム６６は、ＷＳ１６のアドレス・バスから入るアドレ
スをそれぞれ適当な垂直および水平ＦＢアドレス成分Ｗ
ＳＲＡＤＤＲ（８：０）およびＷＳＣＡＤＤＲ（８：
０）に変換すると共に、アクセス・モードおよび表示の
解像度の関数として、ワークステーションＲＡＳ選択
（ＷＳＲＳ）およびワークステーションＣＡＳ（ＷＳＣ
ＡＳ）信号に変換する。

【００９４】ＣＡＳ生成ロジック７２は４つのＣＡＳ制
御ビットＣＡＳ（３：０）を得、これが先に述べたよう
に、その時のメモリー動作（ＭＯＰ）に応じて、４×４
ＦＢ構造の４つの列のどれがアクセスされるかを決定す
る。ＰＬＡＮＥモード・アクセスでは、４つの全てのＷ
ＳＣＡＳ信号がアクティブ状態となり、１つの行の４つ
のピクセルが同時に更新されることを許容する。ＰＥＬ
モード・アクセスでは、どのＲＧＢピクセルがアクセス
されつつあるかに従って、唯１つのＷＳＣＡＳ信号がア
クティブ状態となる。このことは、水平ＦＢアクセス
（例えば、４つの８ビットＷＳ１６ピクセル）および深
さ方向のＦＢアクセス（例えば、１つの２４ビットまた
は３２ビットＲＧＢピクセル）の両方の生起を許容す
る。メモリーおよびビデオ・リフレッシュの如き他の全
ての操作では、４つの全てのＣＡＳ０〜ＣＡＳ１信号が
アサートされる。

【００９５】各表示走査線が始まる前に、表示更新サイ
クルがＶＲＡＭアレイに対して行われて、次の走査線の
内容をＶＲＡＭの直列シフト・レジスタに転送する。Ｖ
ＲＥＦカウンタ６４は、転送されるべき行アドレスのシ
ーケンスを生成して、１つのフレームの最初の走査線に
対するゼロから表示スクリーンの走査線数まで逐次カウ
ントする。ＶＲＥＦカウンタ６４は、水平同期（ＨＳ）
信号をカウントする。表示スクリーンの最後の走査線が
表示されると、垂直同期（ＶＳ）信号がＶＲＥＦカウン
タ６４をゼロにリセットする。以下に述べるように、Ｖ
ＳおよびＨＳの両信号がＳＹＮＣＧＥＮ２４ａにより生
成される。ＶＲＥＦカウンタ６４の２つの最下位ビット
＜１：０＞が直列可能化デコーダ（ＳＥ ＤＥＣＯＤ
Ｅ）８４に与えられて、ＦＢのどの行がその時の走査線
と対応するかに従って４つの直列可能化（ＳＥ（３：
０））のどれを付勢するかを決定する。

【００９６】アクセスＭＯＤＥレジスタ７８が、ＷＳ１
６からのＦＢアクセスを制御する。ＭＯＤＥレジスタ７
８は、ＰＬＡＮＥおよびＰＥＬモード間を、またＨＤＴ
ＶおよびＳＶＳ ＦＢアクセス間を選択する。この選択
されたアクセス・モードは、先に述べたように、アドレ
ス、ＣＡＳおよび書込み可能生成ロジック６８、ならび
にＷＳＤＰデバイス（３０、３２）の外部データ経路ス
テアリング・ロジックに影響を及ぼす。

【００９７】ＨＭＵＸ７４ａは、メモリー動作（ＭＯ
Ｐ）の関数として、ＣＡＳの立ち下がり縁部でＦＢに与
えられる列アドレスを決定する。ＳＶＳまたはＨＤＴＶ
データ書込みサイクルの場合は、これはＨＣＮＴカウン
タ６０の出力ＨＡＤＤＲ（８：０）である。表示更新サ
イクルの場合は、一定のゼロ・アドレスが選定され、こ
れにおいては、最も左方のピクセル（列アドレス０）か
ら始まる新たな走査線に対する直列化ピクセルを開始す
るのが従来の慣例である。無論、必要に応じてゼロ以外
の初期値を与えることもできる。

【００９８】ＶＭＵＸ７４ｂは、メモリー動作（ＭＯ
Ｐ）の関数としてＲＡＳの立ち下がり縁部でＦＢに与え
られる行アドレスを決定する。ＳＶＳまたはＨＤＴＶデ
ータの場合は、これは垂直カウンタ６２の出力ＶＡＤＤ
Ｒ（１０：２）である。ＷＳ１６のアクセスのために
は、アドレス翻訳プログラム６６の論理出力の垂直成分
ＷＳＲＡＤＤＲ（８：０）が選択される。表示更新サイ
クルでは、ＶＲＥＦカウンタ６４のビデオ・リフレッシ
ュ・アドレスＶＲＥＦ（１０：２）が選択される。フレ
ーム・バッファ・アドレス・マルチプレクサ７４ｃは、
最後の９ビット・アドレスＦＢＡＤＤＲ（８：０）をＦ
Ｂに与えて、ＲＡＳがアサートされるまで行アドレスを
駆動し、その後列アドレスが駆動される。

【００９９】ＷＥ生成ロジック６８は、アクセス・モー
ド・レジスタ７８（ＭＯＤＥ）の出力、メモリー動作
（ＭＯＰ）およびＷＳ１６のアドレスに基いて、書込み
可能化（ＷＥ）信号を関連するＳＭＡ４４またはＳＭＢ
４６からＦＢの適当な部分まで追跡する。その結果、４
つの書込み可能化信号ＷＥＲ（赤の書込み可能化）、Ｗ
ＥＧ、ＷＥＢおよびＷＥＷＳ（書込み可能化ワークステ
ーション）が生成される。

【０１００】ＲＡＳ生成ロジック７０は、その時のアド
レス情報および実行中のメモリー動作（ＭＯＰ）に基い
て、ＲＡＳ信号を関連するＳＭＡ４４またはＳＭＢ４６
からＦＢの適当な部分まで追跡する。この４つの部分
は、それぞれＲＡＳ０、ＲＡＳ１、ＲＡＳ２およびＲＡ
Ｓ３により制御されるＦＢ構成の４つの行と対応してい
る。

【０１０１】ＦＢ ＣＮＴＲ４０および４２はまた、入
力するＳＶＳデータをモニター１８と同期させるロジッ
クを含み、その時書込まれつつある表示バッファがモニ
ター１８ｂに対してその時出力されつつある表示バッフ
ァでないようにする。この２重バッファ手法は、さもな
ければ起生するおそれがある「テアリング（ｔｅａｒｉ
ｎｇ）」の如きモーション・アーチファクトを排除す
る。２つのトグル（Ｔ）フリップフロップ８６ａ、８６
ｂおよび合成ロジック８８からなるこの回路は、ＶＳＴ
ＡＧにより示されるように、モニター１８の次のＶＳ間
隔が生じるまで、一旦完全なＳＶＳフレームが受取られ
るとサンプリングを不能化する。この動作は、図２２の
タイミング図に示される。ＶＳが生じると、これは情報
の表示を開始するため１つのバッファから他のバッファ
へ切換わる時間を表示し、他のバッファはおそらくは丁
度ＨＰＰＩインターフェースを介してＳＶＳデータの最
も後のフレームで充填された許りである。信号ＡＢＳＭ
Ｐは、他のバッファがビデオ・リフレッシュされる間ど
のバッファが書込みを行うかを決定する。バッファのサ
ンプリングは、ＶＳが生じる時アクティブ状態になるＳ
ＡＭＰＬＥＮを介して再開する。

【０１０２】どのバッファが書込まれるかについての判
定は、Ａ／Ｂロジック７６を介してバッファ・アドレス
の８番目のビットを選択的に反転することにより行われ
る。高解像度モードにおいて、列アドレスののビット８
がどのバッファが書込まれるかを判定するが、これは
Ａ′およびＢ′バッファがＶＲＡＭの内部で列アドレス
２５６に沿って分かれるためである（図１０および７
ｂ）。中解像度およびＨＤＴＶ解像度モードでは、この
場合２つのバッファ（Ａ′およびＢ′）が行アドレス２
５６で分かれるため、行アドレス・ビット８がこの判定
を行う（図５および図６）。

【０１０３】ＷＳ１６はまた、ＷＳイメージ・ロードの
間ＡＢＷＳ信号をトグルすることにより、どのバッファ
が更新するか、んたどれが表示するかの制御を有する。 ＳＭＡ４４およびＳＭＢ４６

【０１０４】先に示したように、ＨＤＭＤ１０には２つ
の状態マシンがある。図２１は、この２つの状態マシン
とその各々の入出力を示している。ＳＭＡ４４は、ＦＢ
ＡＣＮＴＲ４０を介してＦＢＡ２０を制御し、ＳＭＢ４
６はＦＢＢ ＣＮＴＲ４２を介してＦＢＢ２２を制御す
る。これらの状態マシンは、ＦＢに対するアクセスの幾
つかの要求間の調停を行い、要求されたメモリー・サイ
クルを実行して全ての要求された制御信号を生じる。こ
れらの要求は、次の３つの基本的なカテゴリに入る。即
ち、（ａ）表示更新／リフレッシュ、（ｂ）サンプリン
グ、および（ｃ）ワークステーションである。他の入力
は、読出し／書込み、ブロック書込み、カラー書込みな
どの要求された特定のサイクルに関する情報を提供す
る。表示更新要求は、その時実行中のサイクルの如何に
拘わらず、アクティブな走査線の始動前に両方の状態マ
シンがこの要求をサービスするように最も高い優先順位
を有する。

【０１０５】ＦＢＡ２０およびＦＢＢ２２が異なるデー
タを有する、例えばＦＢＡ２０がＳＶＳデータを持ちＦ
ＢＢ２２がＨＤＴＶデータを持つ時、一方がＨＤＴＶデ
ータをサンプルする間他方がＳＶＳデータをサンプルす
るように、ＳＭＡ４４およびＳＭＢ４６は独立的に機能
する。

【０１０６】ＦＢＡ２０およびＦＢＢ２２が同じデータ
を含む時、即ち高解像度モードでは、出力制御線の各々
におけるマルチプレクサ５２を介して、ＳＭＡ４４がＦ
ＢＡ２０およびＦＢＢ２２の双方を制御し、これにより
一体化されたフレーム・バッファ制御機構を実現する。

【０１０７】一旦要求が許されると、要求されたシーケ
ンスが開始し、４ビットのメモリー動作コード（ＭＯ
Ｐ）が生成されてＨＤＭＤ１０に対してその時実行中の
サイクルの形式を通知する。他の出力は、メモリー制御
信号（ＲＡＳ、ＷＥ、ＣＡＳなど）およびメモリー動作
を同期させるタイミング信号を含む。

【０１０８】ＤＯＮＥ信号もまた生成され、これはその
時のサイクルの完了を通知するため真になる。この信号
は、サイクルが完了するようにＷＳ１６に対する応答を
生成するため使用される。一旦サイクルが完了すると、
どの未了の要求もＳＭにより優先順位でサービスされ
る。

【０１０９】下記のサイクルは、優先順位で列記された
ＳＭにより行われる。即ち、 １．表示更新／リフレッシュ ２．ワークステーション読出しサイクル ３．ワークステーション書込みサイクル ４．ワークステーション・ブロック書込みサイクル ５．ワークステーション・カラー書込みサイクル、およ
び ６．イメージ・サンプル・サイクル

【０１１０】４つの全てのワークステーション・サイク
ルが実際に同じ優先順位を有し、この場合位置時に１つ
のＷＳ１６要求が存在し得ることに注意すべきである。
サイクルの大部分は線形アドレス・シーケンスであり、
特定のサイクルが読出しまたは書込みサイクルのいずれ
であるかに従って、エッジのタイミングおよび書込み可
能化が変化する。サンプル・サイクルは異なるように機
能し、ページ・モードのアクセス形式でフレーム・バッ
ファを動作させる。高い優先順位の要求が未了である場
合、またはソース・データが略々完了状態（ＨＤＴＶま
たはＨＳＩ ＦＩＦＯが略々空である状態）にあるなら
ば、ページ・モード・サイクルを終了するためテストが
行われる。

【０１１１】直列データ経路３４ 直列データ経路３４は、４つの４０ビット・データ・バ
スによりＦＢの直列データ出力とビデオ・データ経路３
６間の接続を行う。図２３に示されるように、８つの直
列データ経路があり、その４つはＦＢＡ２０に供し、ま
たその４つはＦＢＢ２２に供する。ＦＢのＲ、Ｇ、Ｂ値
が直接ビデオ・データ経路３６デバイス（ＶＤＰ０、Ｖ
ＤＰ１、ＶＤＰ２、ＶＤＰ３）から送られる。ＷＳ１６
の８ビット・カラー指標（ＣＩ）データおよび８ビット
のウインドウ識別（ＷＩＤ）番号が、３つの６４Ｋ×８
ビットＲＡＭ（ＶＬＴＲ９０ａ、ＶＬＴＧ９０ｂ、ＶＬ
ＴＢ９０ｃ）、およびＦＢ列毎に１つの６４Ｋ×２ビッ
トＲＡＭ（ＫＥＹＶＬＴ９２）と接続され、１つのＦＢ
に対して１６ＶＬＴをもたらす結果となる。これらのＲ
ＡＭは、ビデオ索引テーブル（ＶＬＴ）として機能し、
２５６ＷＩＤ番号の各々に対してＣＩデータの全体で２
５６×２４ビットのカラー変換を提供する。その結果、
各ＦＢの４０ビットの直列データ経路が５０ビットのデ
ータ・バスに変換されて、ＦＢの２４ビットのカラー・
データ、ＷＳの２４ビットのカラー・データ、およびイ
メージのオーバーレイを決定するための２ビットのキー
制御データ（ＫＥＹ）を提供する。このＫＥＹ値の機能
については、ビデオ・データ経路３６と関連して以下に
述べる。ＶＬＴ９０および９２は、各直列データ経路に
おける２つのマルチプレクサ９４ａ、９４ｂを用いて、
ＷＳ１６からワークステーション・データ（ＷＳＤＢ）
およびアドレス（ＷＳＡＤＤＲ）バスを介してロードさ
れる。

【０１１２】ＦＢメモリー・ボードもまた図２３に示さ
れ、ＶＲＡＭと直列データ経路３４との間の接続を示
す。ＦＢの各列には８つの２対１マルチプレクサ５４が
あり、その出力はピクセル・データの赤の部分を提供す
る。マルチプレクサ５４の使用については、図５に関し
て先に述べた。

【０１１３】ビデオ・データ経路３６ 図２４に示されるように、このビデオ・データ経路は、
ＶＤＰＲ（０〜３）、ＶＤＰＧ（０〜３）およびＶＤＰ
Ｂ（０〜３）として構成された１２個のビデオ・データ
経路（ＶＤＰ）デバイス３６ａからなる３つの個々のカ
ラー・ビデオ・データ経路を含む。このビデオ・データ
経路３６は、直列データ経路３４の出力をＶＩＤＢ２４
のシリアライザ２４ｂに接続する。

【０１１４】各カラー・ビデオ・データ経路は、２つの
直列データ経路出力を受取る４つのＶＤＰデバイス３６
ａを含む。先に述べたように、各ＳＤＰ３４は２組の２
４ビット出力を提供する。１組は、ＦＢＡ２０の場合に
ＳＶＳイメージを、またＦＢＢ２２の場合にはＨＤＴＶ
イメージを表わす。他の組の２４ビット出力は、直列デ
ータ経路３４の一部をなす対応するＶＬＴ９０、９２に
おける索引の後、対応する２４ビットのＷＳ１６のピク
セルを表わす。各組の出力もまた、ＷＩＤおよびカラー
指標の関数である値を持つ２ビット・キーを提供する。
２つの２４ビット値は、例えば、ＳＶＳ Ｒ０およびＨ
ＤＴＶ Ｒ０（赤）成分が合成されてＦＢＡ２０の列０
に対する１６ビット・バスＲＡ０を形成するように、カ
ラーで再分類される。ＦＢＡ２０は常にＳＶＳイメー
ジ、低解像度の場合の全イメージおよび高解像度の場合
の偶数ピクセルを含むものとする。同様な１６ビット・
バスＲＢ０がＦＢＢ２２に対して形成され、これは２つ
のＦＢを持つ中解像度システムにおけるＨＤＴＶイメー
ジ、高解像度アプリケーションにおけるＳＶＳイメージ
の奇数ピクセルを格納することができる。両方のＦＢが
高解像度アプリケーションにおけるＨＤＴＶイメージを
も保持できることに注意すべきである。

【０１１５】各ＶＤＰデバイス３６は、１６ビットＲＡ
データおよび１６ビットＲＢデータをその各々の２ビッ
トＫＥＹ番号と共に受取り、ＷＩＤ番号およびカラー指
標に従ってＳＶＳ、ＨＤＴＶまたはＷＳイメージの多重
化を行う。例えば、図２５を参照して、ＶＤＰＲデバイ
スは２つのマルチプレクサＭＵＸ１ ９６ａ、ＭＵＸ２
９６ｂの８つのグループ、即ちカラー・ビット毎に１
対ずつを用いる。ＭＵＸ１ ９６ａは中解像度モードで
使用され、ＫＥＹ Ａがそれぞれ０１、１０または００
と等しい時、ＳＶＳ、ＨＤＴＶまたはＷＳの赤のカラー
を出力ＶＤＰＲＡへ送ることを許容する。高解像度モー
ドでは、ＨＤＴＶ（ＫＥＹ＝１０）経路は使用されな
い。ＭＵＸ２ ９６ｂは高解像度モードでのみ使用さ
れ、ＫＥＹがそれぞれ０１または００と等しい時、ＨＤ
ＴＶ（ＦＢＢ２２のデータ）またはＷＳ１６の赤のカラ
ーをＶＤＰＲＢ出力に送ることを可能にする。この場
合、ＭＵＸ１ ９６ａはＦＢＡ２０のデータと同じよう
に機能する。

【０１１６】表１は、スイッチング機構の動作の幾つか
の事例の１つを示す。

【０１１７】

【表１】

【０１１８】２５６のＷＩＤ番号の各々に対して、ＫＥ
ＹＶＬＴ ９２（図２３）のＫＥＹ出力をＣＩ値の各々
に対して個々にロードすることができる。明らかなよう
に、表１に示される特定のデータ・ロードの場合、ＷＩ
Ｄ＝０である全てのピクセルに対して、ＷＳカラーのみ
がＶＤＰ３６から出力される。その結果、ＷＳカラーは
これら全てのピクセルに対して無条件にモニター１８上
に示される。ＷＩＤ＝１であるピクセルの場合は、ＳＶ
Ｓイメージが無条件に示され、ＷＩＤ＝２であるピクセ
ルの場合は、ＨＤＴＶイメージのみが示される。ＷＩＤ
＝３であるピクセルの場合は、カラー指標ＣＩ＝１であ
る全てのＷＳピクセルが透明となり、これによりＳＶＳ
イメージを表示して、カラーがＣＩ＝１と対応するカラ
ー・キー操作を行う。ＷＩＤ＝４の場合、ＣＩ＝４とな
り、ＷＳおよびＨＤＴＶイメージ間のカラー・キー操作
を行う。ＷＩＤ＝５の場合、ＣＩ＝６となり、ＳＶＳビ
デオを表示する。ＣＩ＝７は、ＨＤＴＶビデオを表示す
る。他の全てのＷＳカラーは透明ではない。

【０１１９】このスイッチング機構は、異なるアプリケ
ーション・ウインドウ上に柔軟な制御を提供し、ピクセ
ルの混合による種々の特殊効果を得るため使用すること
ができる。例えば、ＳＶＳイメージの任意に整形された
領域は、ＨＤＴＶイメージの任意に整形された領域に重
なることができるが、ＷＳ１６のグラフィックスは両方
のイメージの最上部に示される。更にまた、本発明の目
的により、イメージ・データは必要に応じてＦＢとモニ
ター１８間のビデオ出力経路で修正される。

【０１２０】ＶＩＤＢ２４ 図２６に示されるように、ＶＩＤＢ２４は、各々が入力
に２対１マルチプレクサを有する３つのＤＡＣ（２４ｃ
１、２４ｃ２、２４ｃ３）を含む。３対１マルチプレク
サ（ＭＭＵＸ１）１００に供給する３つのクロック・ジ
ェネレータ９８ａ〜９８ｃもまた存在する。１つのクロ
ック・ジェネレータ９８ａは、高解像度ディスプレイで
使用される２５０ＭＨz の信号を供給し、第２のクロッ
ク・ジェネレータ９８は中解像度ディスプレイで使用さ
れる２２０ＭＨz 信号を、また第３のクロック・ジェネ
レータはＨＤＴＶディスプレイで使用される１４８．５
ＭＨz の信号を供給する。ＶＩＤＢ２４はまた、１つの
ＭＭＵＸ２ １０２と６つのシリアライザ（２４ｂ１〜
２４ｂ６）も含む。

【０１２１】各カラー毎に、ビデオ・データ経路３６の
３２ビットの４つのピクセル出力ＶＤＰＡ、および３２
ビットの４つのピクセル出力ＶＤＰＢは、対応するシリ
アライザＳＥＲＡおよびＳＥＲＢに接続される。ＳＥＲ
ＡおよびＳＥＲＢは、ＶＤＰデバイス３６の並列出力Ａ
およびＢをビデオ・クロック周波数の半分でそれぞれ直
列化する。各シリアライザ２４ｂは、４つの８ビットシ
フト・レジスタを含む。各対のシリアライザの出力は、
対応するＤＡＣ２４ｃと接続される。

【０１２２】また図１３によれば、ＳＥＲＡは、中解像
度出力またはＨＤＴＶ解像度出力の場合に、ピクセル
０、１、２、３の直列出力を提供する。ＳＥＲＢがＨＤ
ＴＶイメージの格納のため使用される時、ＳＥＲＢは中
解像度またはＨＤＴＶ解像度出力に対してピクセル０、
１、２、３の逐次出力を提供する。高解像度出力の場
合、ＳＥＲＡおよびＳＥＲＢが１つのソース・イメージ
（例えば、スーパーコンピュータ・イメージまたはＨＤ
ＴＶイメージ）を格納するため使用される時、ＳＥＲＡ
は偶数のピクセル０、２、４、６、８等を提供し、ＳＥ
ＲＢは奇数のピクセル１、３、５、７、９等を提供す
る。

【０１２３】本発明の別の目的によれば、所要の表示解
像度に応じて、３つの使用可能なクロックの１つがＭＭ
ＵＸ１ １００により制御されるＤＡＣ２４ｃのビデオ
・クロック入力を送る。ＷＳ１６のプログラムされたモ
ード信号（ＣＬＫＭＯＤ）は、３つのクロック・ジェネ
レータ９８の出力のどれがＭＭＵＸ１ １００の出力へ
送られるかを決定する。

【０１２４】各ＤＡＣ２４ｃは、２除算カウンタとマル
チプレクサとを含む。ＶＣＬＫは、ＤＡＣ２４ｃ１にお
いて２で除され、シリアライザ２４ｂ１〜２４ｂ６に対
するクロックとして使用される。モード・マルチプレク
サＭＭＵＸ２ １０２は、ＶＣＬＫ／２、論理値０、ま
たは論理値１のどれがＤＡＣ２４の内部マルチプレクサ
制御部に送られるかを制御する。別のプログラム可能モ
ード信号ＣＯＮＦＩＧＭＯＤの状態に従って、ＳＥＲＡ
出力のみがアナログ出力に変換され、あるいはＳＥＲＢ
出力のみが変換される。

【０１２５】高解像度ディスプレイまたは立体イメージ
・ディスプレイの場合、ＣＯＮＦＩＧＭＯＤ信号はＶＣ
ＬＫ／２がＭＭＵＸ２ １０２へ送られるようにセット
される。ＤＡＣ２４の内部マルチプレクサは、このよう
に各ＶＣＬＫと同時にＤＡＣ入力をＳＥＲＡおよびＳＥ
ＲＢの出力間に切換える。即ち、このモードは、８つの
ピクセルの並列読出しおよびＶＣＬＫによるピクセルの
直列化に相等する。

【０１２６】１つのＦＢを持つ中解像度ディスプレイで
は、ＤＡＣ２４は、ＦＢＡ２０ｏｒＦＢＢ２２のいずれ
がｕｓされるかに応じて出力ＳＥＲＡまたはＳＥＲＢを
選択する。ＳＶＳイメージのみの場合、あるいはＨＤＴ
Ｖイメージのみの場合、ＦＢＡ２０またはＦＢＢ２２が
それぞれ選択される。このことは、ＣＬＫＭＯＤ値に従
って中解像度またはＨＤＴＶ解像度であり得る出力の解
像度と混同されるべきではない。シリアライザ２４ｂが
常にＶＣＬＫ／２でクロックされる場合、ＤＡＣ２４ｃ
は新しいデータを半分の速度、即ち、１２５ＭＨz、１
１０ＭＨzまたは７４．２５ＭＨzで受取る。

【０１２７】ＤＡＣ２４ｃの出力は、低域フィルタ（Ｌ
ＰＦ）１０４ａ、１０４ｂおよび１０４ｃに加えられ
る。これらのフィルタは、高品質のアナログ・ビデオ信
号を生じる。

【０１２８】ＣＯＮＦＩＧＭＯＤおよびＣＬＫＭＯＤ制
御信号は、ＷＳ１６によりモード制御レジスタ（図示せ
ず）に対して書込まれる。その結果、同じハードウエア
構成が、種々のイメージ・ソースおよび出力解像度を供
するようにソフトウエアで再構成可能である。

【０１２９】同期ジェネレータ２４ａ 図２８は、ＳＹＮＣＧＥＮ２４ａを示す。このＳＹＮＣ
ＧＥＮ２４ａは、要求される表示の解像度に従ってＷＳ
１６によりプログラムされる。

【０１３０】ＳＹＮＣＧＥＮ２４ａは、中解像度、高解
像度、ＨＤＴＶおよび立体映像と対応する４つのモード
の１つに初期化される。これらのモードが同様に動作す
るものにおいて、中解像度の場合を以下に論述する。

【０１３１】図２７に示される中解像度同期信号は、水
平同期（ＨＳ）と空白周期、および垂直同期（ＶＳ）と
空白周期を有する。ＶＳの間、ＨＳパルスが反転され
る。図２８に示されるように、これらの信号を生じるた
めに、一方は水平表示方向（ｘ−カウンタ１０６）およ
び他方が垂直表示方向（ｙ−カウンタ１０８）の２つの
カウンタに加えて、適当な復号用ロジックがある。ｘ−
カウンタ１０６に対するクロック入力は、水平ピクセル
・クロックの一部（中解像度の場合、ピクセル・クロッ
ク周波数の１／４）である。ｘ−カウンタ１０６は、１
０ビットの信号ＸＣＮＴ＜０：９＞を生じ、これは復号
されて信号ＨＢＳＴＡＲＴ（水平空白開始）ＨＢＥＮＤ
（水平空白終り）、ＳＣＬＫＥ（直列クロック可能化終
り）、ＨＳＳＴＡＲＴ（水平同期開始）、ＨＳＥＮＤ
（水平同期終り）およびＶＳＥＲＲ（垂直サレーション
・パルス）を生じる。

【０１３２】ＨＢＳＴＡＲＴおいてＨＢＥＮＤは、フリ
ップフロップ１１０をセット／リセットして、ＨＢＬＡ
ＮＫ（水平空白）を生じる。同様に、ＨＳＳＴＡＲＴお
よびＨＳＥＮＤは、フリップフロップ１１２をセット／
リセットして信号ＨＳを生じる。各水平走査線の終り
に、ＨＢＥＮＤはｘ−カウンタ１０６をゼロにリセット
する。

【０１３３】ＨＢＳＴＡＲＴおよびＳＣＬＫＥは、フリ
ップフロップ１１４をセット／リセットして信号ＥＮＳ
ＣＬＫを生じる。直列クロック可能化ＥＮＳＣＬＫの立
ち上がりエッジは、ＦＢが各水平線の最初のピクセルを
何時出力するかを決定する。ＶＩＤＢ２４とＦＢ間にパ
イプライン遅延があるため、ＥＮＳＣＬＫはＨＢＬＡＮ
Ｋより早く立ち下がる。従って、ＳＣＬＫＥはＨＢＥＮ
Ｄより僅か前に復号される。

【０１３４】別のロジックがサレーション・パルスを生
じる。ＶＳＹＮＣがアサートされると、これはフリップ
フロップ１１６を介して信号ＳＥＲＲをセットし、これ
はＭＵＸ１１８へ送られてＨＳＥＮＤの代わりにＶＳＥ
ＲＲを選択する。ＶＳＥＲＲに対する復号はＨＳＳＴＡ
ＲＴより早く生じ、これによりフリップフロップ１２０
の動作およびＨＳＹＮＣ（水平同期）のパターンを修正
する。これは、図２７に示される３つのサレーション・
パルスを生じる。

【０１３５】ＨＳはｙ−カウンタ１０８および関連する
復号ロジックをクロックする。ｙ−カウンタ１０８は、
１１ビット信号ＹＣＮＴ＜０：１０＞を生じ、これは信
号ＶＢＳＴＡＲＴ（垂直空白開始）、ＶＢＥＮＤ（垂直
空白終り）、ＶＳＳＴＡＲＴ（垂直同期開始）、および
ＶＳＥＮＤ（垂直同期終り）に復号される。これらの信
号は、フリップフロップ１２２により合成されて信号Ｖ
ＢＬＡＮＫ（垂直空白）を形成し、またフリップフロッ
プ１２４により合成されて信号ＶＳＹＮＣ（垂直合成）
を形成する。各フレームの終り（即ち、垂直空白の終
り）で、ＶＢＥＮＤがｙ−カウンタ１０８をゼロにリセ
ットする。

【０１３６】最後に、ＸＣＮＴおよびＹＣＮＴが信号ビ
デオ・リフレッシュ・ｘ−アドレス（ＶＲＥＦＸＡＤ）
およびビデオ・リフレッシュｙ−アドレス（ＶＲＥＦＹ
ＡＤ）としてそれぞれ出力される。

【０１３７】ＨＳＩ２６ ＨＳＩ２６は、下記の機能を生じる。即ち、ＳＶＳ１２
からＨＤＭＤ１０のモニター１８への高速データのバッ
ファリングおよびリフォーマット、およびＳＶＳ１２の
如き外部のビデオ・プロセッサまたは記憶装置に対する
転送のためのフルカラーＨＤＴＶイメージのリアルタイ
ムにおけるバッファリングおよびリフォーマットであ
る。

【０１３８】ＳＶＳ１２により作られるイメージは、高
性能並列インターフェース（ＨＰＰＩ）を介してＨＳＩ
２６へ伝送される。ＨＳＩ２６は、ＨＤＭＤ１０に対す
る転送のためこのデータをバッファしリフォーマットす
るメモリーおよび回路を含む。図２９は、ＨＳＩ２６の
ＨＰＰＩチャンネルの入出力および機能ブロックを示し
ている。ＨＤＭＤ１０に対するＳＶＳ１２のデータ経路
の構成要素は、関連するＦＩＦＯ書込み制御部１３０を
備えた、パリティ／ＬＬＲＣ検査回路１２６および先入
れ先出し（ＦＩＦＯ）メモリー１２８である。

【０１３９】入力するＨＰＰＩデータは、パリティ／Ｌ
ＬＲＣ検査回路１２６によりバイト単位および縦方向の
パリティ・エラーについて最初にテストされる。エラー
は、割込み信号ＩＮＴＲによりＷＳ１６に対して通報さ
れ、ＷＳ１６の読出し／書込みアクセスを行うためＷＳ
ＤＢと接続された両方向の状況／制御ポートにより更に
明瞭化される。

【０１４０】パリティ／ＬＬＲＣエラー検出と並行し
て、イメージ・データがＦＩＦＯ書込み制御ブロック１
３０によりフォーマット化されＦＩＦＯ１２８に対して
書込まれる。

【０１４１】現在の構成は、４つのデータ・バースト
（１０２４ワード）を記憶するため充分なＦＩＦＯ１２
８の記憶容量を提供し、従って４つのＨＰＰＩ ＲＥＡ
ＤＹ信号がパケット転送の初めに準備完了キュー１３２
を介してＦＩＦＯ書込みＣＮＴＲ１３０により送られ
る。これら４つの準備完了信号はＳＶＳ１２のＨＰＰＩ
送信機によりバッファされる。イメージ・データの転送
中、ＳＶＳ１２のＨＰＰＩ送信機は、典型的には３つの
準備完了キューを持ち、これでＨＤＭＤ１０のＦＢによ
るＦＩＦＯ１２８の読出し速度は、公称においてＨＰＰ
Ｉからの書込み速度より大きい。しかし、このことは常
には妥当しない。例えば、より高い優先順位を持つ局部
ホストＷＳ１６はＦＢを広範囲にアクセスする。このた
め、ＦＩＦＯ１２８はより低い速度で読出しを行い、Ｒ
ＥＡＤＹ信号が入力するデータ・バースト周期より遅い
速度で生成される。別の例は、その時のフレーム表示の
終了前に完全フレームが受取られるかどうかである。こ
の場合、第３のフレームを表わす入力するデータ・パケ
ットはその時のフレームの表示の完了までＨＤＭＤ Ｆ
ＢによりＦＩＦＯ１２８から読出されない。

【０１４２】準備完了キュー１３２もまた、取付け送信
機からの要求に応答してＨＰＰＩＣＯＮＮＥＣＴ信号を
発する。

【０１４３】１１ビットのカウンタＣＮＴ１ １３４ａ
およびＣＮＴ２ １３４ｂは、走査線の最後のピクセル
および入力イメージのフレームにおける最後の線をタグ
するためＦＩＦＯ書込み制御ブロック１３０により維持
される。これらタグは、対応するピクセルと共に直接Ｆ
ＩＦＯ１２８に書込まれる。出力ＴＡＧビットは、ＦＢ
Ａ ＣＮＴＲ４０およびＦＢＢ ＣＮＴＲ４２により使
用される上記のＴＡＧバスを形成して、表示バッファの
スイッチングをＳＶＳフレームの終りと同期させ、ＨＡ
ＤＤＲカウンタ６０およびＶＡＤＤＲカウンタ６２（図
１２）をリセットする。カウンタ１３４ａおよび１３４
ｂは、以下に述べるように、パケット転送の初めにＳＶ
Ｓにより初期化される。

【０１４４】先に詳細に述べたように、ＨＤＭＤ１０に
対するデータ・フォーマットは、ＨＰＰＩデータ・フォ
ーマット・プロトコルの拡張である。このＨＰＰＩプロ
トコルは、データが後に続く６つのワード・ヘッダがあ
ることを指定する。更に、本発明のシステムは、ヘッダ
・データの４ワードが入力するフレームに関する情報
（図２０）を含むように、パケット・フォーマットを定
義する。このため、これらの４ワードは、ＨＰＰＩプロ
トコルにより定義された６ワードと共に、修正されたＨ
ＰＰＩヘッダを構成する。

【０１４５】ＨＳＩ２６はまた、ＡＮＳＩ仕様Ｘ３Ｔ
９．３／８９−０１３およびＸ３Ｔ９．３／８８−０２
３に従って構成されるＨＰＰＩ送信機１３６を含む。Ｈ
ＰＰＩ送信機１３６は、以下に述べるデータ・フォーマ
ットを用いてＨＤＴＩ２８からＨＤＴＶ ＯＵＴデータ
を受取る。送信機１３６はまた、ＨＰＰＩ信号ＲＥＱＵ
ＥＳＴ、ＰＡＣＫＥＴおよびＢＵＲＳＴを生成するため
使用されるＨＤＴＶ垂直および水平同期信号（ＶＳおよ
びＨＳ）を受取る。ＨＰＰＩＯＵＴ ＣＬＫＧＥＮ１３
８は、ＨＤＴＶサンプル・データをＬＬＲＣコードと共
にＨＰＰＩ送信機１３６へストローブするため使用さ
れ、ＳＶＳ１２の如きＨＤＴＶデータの受信機へ送られ
るＨＰＰ ＣＬＫを生成する。

【０１４６】ＨＤＴＶＩ２８ 図３０に示されるＨＤＴＶＩ２８は、フルカラー、フル
・モーション１１２５／６０Ｈz のＨＤＴＶイメージの
リアルタイムにおけるディジタル化を行い、このデータ
をＦＢおよびＨＳＩ２６に対する転送のためバッファす
る。ＨＤＴＶ入力およびタイミングは、ＳＭＰＴＥ２４
０Ｍの高精細テレビジョン規格と対応するが、この１つ
の特定フォーマットにのみ限定されるものではない。

【０１４７】ＨＤＴＶＩ２８は、赤、緑および青の３つ
のサンプリング・チャンネル１４０ａ、１４０ｂおよび
１４０ｃをそれぞれ含む。赤のチャンネル１４０ａは、
図３０に詳細に示される。赤のアナログ信号は、８ビッ
トのピクセル値を生じるアナログ／ディジタル・コンバ
ータＡＤＣ１４２により７４．２５ＭＨz でサンプルさ
れる。ＡＤＣ１４２の出力は、２つのレジスタＲ１およ
びＲ２に分離され、このレジスタもまたパリティ・ジェ
ネレータ・ブロック１４４ａ、１４４ｂの出力を格納す
る。レジスタＲ３およびＲ４は、４つの連続バイト（３
２ビット）と、４つの対応するパリティ・ビットを蓄積
し、このデータを５１２ワード×３２ビットＦＩＦＯ１
４６と並行にロードする。

【０１４８】赤、青および緑チャンネル１４０ａ〜１４
０ｃの出力は、カウンタＣＮＴ１１４８ａ、ＣＮＴ２
１４８ｂ、デコーダ１５０およびＭＵＸ１５２により、
２５６の３６ビットワード・バーストで合成される。Ｃ
ＮＴ１ １４８ａはＨＰＰＩ ＣＬＫを２５６で除し、
ＣＮＴ２ １４８ｂはＣＮＴ１の出力を３で除す。デコ
ーダＤＥＣ１５０の３つのゲートの出力は、２５６パル
スの３つのシーケンスを提供し、これは更に赤、緑およ
び青のＦＩＦＯ１４６の読出し信号として使用される。
カウンタＣＮＴ２ １４８の出力はＭＵＸ１５２を制御
する。ＨＰＰＩクロック信号は、ＭＵＸ１５２出力から
のデータを出力レジスタＲ１５４へロードする。Ｒ１５
４の出力は、１０２４の赤の８ビット・ピクセルを表わ
す２５６ワードと、次に１０２４の緑の８ビット・ピク
セルを表わす２５６ワードと、次に１０２４の青の８ビ
ット・ピクセルを表わす２５６ワードとをＨＳＩ２６に
対して与ええる。ＨＰＰＩ送信機１３６は、ディジタル
化されたＨＤＴＶのＲ、Ｇ、Ｂフォーマット・ビデオ・
データを外部のビデオ・プロセッサまたは記憶装置に送
る。例えば、ＳＶＳ１２は、それぞれ２５６ワードを持
つ３つのバーストとしてサンプルされたＨＤＴＶデータ
の１つのアクティブな線の１０２４ピクセルを受取る。

【０１４９】ＨＤＴＶデータ速度が約１９５Ｍバイト／
秒である場合、１００Ｍバイト／秒の伝送速度の３２ビ
ットＨＰＰＩインターフェースは、ＨＤＴＶ線の約半分
を受信機に送信するのに充分である。これは、２つのイ
メージ、即ち元のＨＤＴＶイメージおよびＳＶＳ処理さ
れたイメージが同じモニター１８上に示されるアプリケ
ーションに対して充分である。しかし、フルサイズのＨ
ＤＴＶイメージが外部で処理されるならば、２００Ｍバ
イト／秒のデータ速度の６４ビットＨＰＰＩチャンネル
が使用される。このため、ＦＩＦＯ１４６に対して７２
ビット幅のＦＩＦＯを使用することにより８ピクセル・
ワードをアセンブルすることを必要とする。この場合、
３つの６４ビットＨＰＰＩバーストは、ＨＤＴＶ線が２
０４８ピクセルを有するものと考えられる１本のＨＤＴ
Ｖデータ線を表わすが、この線の最後の１２８ピクセル
はイメージを表わさない。

【０１５０】ＨＤＴＶＩ２８の第２の部分は、それぞれ
５１２ワード×２４ビットを格納する２つのＦＩＦＯ１
５６ａ、１５６ｂを含む。ＦＩＦＯ１５６ａおよび１５
６ｂは、ＦＢデータ・バスと並行に２つの２４ビットＨ
ＤＴＶピクセルを出力する。出力レジスタＲ５ １５８
ａおよびＲ６ １５８ｂは、ＦＩＦＯ１５６ａおよび１
５６ｂおよびＦＢデータ・バスＨＤＴＶＯＵＴ間のパイ
プラインとしてそれぞれ機能する。

【０１５１】ＦＩＦＯ１５６ａおよび１５６ｂの書込み
クロックのゲート動作は、ＨＤＴＶイメージをリアルタ
イムでスケーリングするための機構として用いられる。
この目的のためスケーリングＲＡＭ１６０が用いられ
る。この手法においては、１対の高速スタティックＲＡ
ＭはスケーリングＲＡＭ１６０を含み、１つの線中の各
ピクセル毎に、またＨＤＴＶラスタにおける各線毎にビ
ット・マスクを生じて特定のピクセルに対してＦＩＦＯ
１５６お書込みクロックを可能化あるいは不能化する。
ピクセルが水平および垂直の両方向で可能化されると、
このピクセルはＦＩＦＯ１５６へ書込まれ、さもなけれ
ば、捨てられる。ＨＤＴＶイメージはまた、外部のプロ
セッサによりスケールを付されて、元のイメージと比較
されるべくＨＤＭＤ ＦＢへ戻される。同じスケーリン
グ機構は、結果として生じるイメージの品質低下は以降
の処理にとって問題があるが、ＨＳＩ２６を介して外部
のビデオ・プロセッサへ送られるＨＤＴＶのディジタル
化データにスケールを付すため使用される。

【０１５２】図３０はまた、７４．２５ＭＨzのサンプ
ル・クロックを入力ＨＤＴＶ同期に、またＨＤＴＶ Ｓ
ＹＮＣＧＥＮジェネレータ１６４にロックする位相ロッ
ク・ループ１６２を示す。ＨＤＴＶ ＳＹＮＣＧＥＮジ
ェネレータ１６４は、ＨＤＴＶモードで動作する時ＨＤ
ＭＤ１０のモニター１８に対するタイミング・パルスを
生じ、ＶＩＤＢ２４の同期ジェネレータ２４ａと同様に
構成される。更に、水平および垂直ラスタ情報は、Ｈお
よびＶで表わされる１対のタグ・ビットとしてＦＩＦＯ
１５６ａ、１５６ｂに対して書込まれる。これらのビッ
トは、ＨＤＴＶ入力をＳＶＳ入力と混合する時、ＷＳ１
６により使用されてＨＤＴＶラスタに対する線の終りお
よびフレームの終りの条件を復号する。その結果、出力
イメージは、例えばＨＤＴＶ放送または制作スタジオに
おいてＨＤＭＤ１０を使用する時要求される入力イメー
ジに生成ロックされる。

【０１５３】当業者には上記の教示に対して多くの変更
が着想されることが判るであろう。例えば、ＨＳＩ２６
の回路および受取ったイメージ・データの構成および解
釈に対して対応する変更を行って、ＨＳＩ２６に対して
接続するように別の高速通信バス・プロトコルを選択す
ることができる。また、例えば、本発明により教示され
たシステムは、スーパーコンピュータおよび（または）
ＨＤＴＶ生成ビデオ・データのみに使用されるよう限定
されるものではなく、イメージ・データの他のソースお
よびイメージ・データ・プロセッサの他の実施例の使用
が可能である。また、Ｒ、Ｇ、Ｂビデオ・データの各カ
ラーは８ビット以外で表現することができる。

【０１５４】

【発明の効果】本発明のマルチメディア・ディスプレイ
は複数のリアルタイム・イメージを格納して表示するた
めのものであり、更に複数のプログラム可能出力ビデオ
解像度の使用を可能にする。

【図面の簡単な説明】

【図１】高精細マルチメディア・ディスプレイ（ＨＤＭ
Ｄ）を含むイメージ・ディスプレイ・システムを示すブ
ロック図である。

【図２】ＨＤＭＤの主要な機能ブロックを示すＨＤＭＤ
の全体ブロック図である。

【図３】フレーム・バッファ（ＦＢ）の１つを示すブロ
ック図である。

【図４】２Ｋ×２Ｋ×３２ビットとして構成され、ＶＲ
ＡＭの３次元４×２アレイで構成された各ＦＢを示すメ
モリー・アーキテクチャ図である。

【図５】図面の縦方向の２つの１６ＶＲＡＭスライスと
して構成されたＦＢを示す図である。

【図６】ワークステーションの表示ラインの順序を示す
図である。

【図７】ＶＲＡＭの２次ポートのデータ・ビットＳＤＱ
を示す図である。

【図８】８ビットのＦＢカラー成分として働くバスの４
つを示す図である。

【図９】ＦＢ制御信号および１次ポート・データを示す
図である。

【図１０】Ａ′およびＢ′バッファが水平に分かれたＦ
Ｂを示す図である。

【図１１】Ａ′およびＢ′バッファが水平に分かれたＦ
Ｂを示す図である。

【図１２】２重ＦＢの高解像度の実施例を示す構成図で
ある。

【図１３】高解像度の場合に、全ての偶数ピクセルが第
１のＦＢに格納され、全ての奇数ピクセルが第２のＦＢ
に格納されるピクセルの水平分布を示す図である。

【図１４】２つのＨＤＭＤフィールドと各々の走査線番
号を示す図である。

【図１５】ＨＤＴＶのイメージ・ライン分布を示す図で
ある。

【図１６】各ＦＢの出力に用いられる４つのワークステ
ーションのデータ経路の１つを示すブロック図である。

【図１７】ＦＢコントローラを示すブロック図である。

【図１８】高性能並列インターフェース（ＨＰＰＩ）上
のソース（Ｓ）から宛て先（Ｄ）への３つのデータ・バ
ーストの同期伝送を示すタイミング図である。

【図１９】図１８のＨＰＰＩデータ・フォーマットに本
発明のシステムを応用した例を示す図である。

【図２０】図１９のイメージ・ヘッダの構成を更に詳細
に示す図である。

【図２１】２状態マシンとその各々の入出力を示す図で
ある。

【図２２】ＦＢコントローラのＡ／Ｂバッファ選択ロジ
ックの動作示すタイミング図である。

【図２３】ＦＢＡに供する４つと、ＦＢＢに対する直列
データ経路を提供する４つの８つの直列データ提供を示
す図である。

【図２４】

【図２５】２つのマルチプレクサの８つのグループを用
いるＶＤＰＲ装置を示す図である。

【図２６】各々が入力に２：１マルチプレクサを備えた
３つのＤＡＣ（２４ｃ１、２４ｃ３、２４ｃ３）を含む
ＶＩＤＢ２４を示す図である。

【図２７】中程度の解像度の水平および垂直お同期パル
スを示すタイミング図である。

【図２８】一方がＸ軸方向にまた他方がＹ軸方向のタイ
ミング同期ジェネレータの２つの対応成分を示すグラフ
である。

【図２９】入力、出力および高速インターフェースの機
能ブロックを示す図である。

【図３０】フルカラー、フルモーションのＨＤＴＶイメ
ージのリアルタイムでのディジタル化を行い、ＦＢおよ
びＨＳＩに対する転送のためこのデータをバッファする
ＨＤＴＶインターフェースを示す図である。

【符号の説明】

１０ 高精細マルチメディア表示コントローラ（ＨＤＭ
Ｄ） １２ スーパーコンピュータ映像化システム（ＳＶＳ） １４ ＨＤＴＶソース １６ ワークステーション １８ ＨＤＭＤモニター ２０ フレーム・バッファ・メモリー（ＦＢＡ） ２２ フレーム・バッファ・メモリー（ＦＢＢ） ２４ ビデオ出力ボード（ＶＩＤＢ） ２４ａ 同期ジェネレータ ２４ｂ シリアライザ（並直列変換器） ２４ｃ ディジタル／アナログ・コンバータ（ＤＡＣ） ２６ 高速インターフェース・ボード（ＨＳＩ） ２８ 高精細テレビジョン・インターフェース（ＨＤＴ
ＶＩ） ３０ ワークステーション・データ経路（ＷＳＤＰ）デ
バイスＡ ３２ ワークステーション・データ経路（ＷＳＤＰ）デ
バイスＢ ３４ 直列データ経路デバイス ３６ ビデオ・データ経路デバイス ３８ ワークステーション（ＷＳ）インターフェース・
デバイス ４０ フレーム・バッファ・コントローラＦＢＡ ＣＮ
ＴＲ ４２ フレーム・バッファ・コントローラＦＢＢ ＣＮ
ＴＲ ４４ 状態マシンＳＭＡ ４６ 状態マシンＳＭＢ ４８ マルチプレクサ（ＭＵＸ１） ５０ マルチプレクサ（ＭＵＸ２） ５２ マルチプレクサＭＵＸ ５４ ２対１マルチプレクサ ５８ ４対１マルチプレクサ（ＭＵＸ） ６０ 水平カウンタ（ＨＣＮＴ） ６２ 垂直カウンタ（ＶＣＮＴ） ６４ ビデオ・リフレッシュ（ＶＲＥＦ）カウンタ ６６ ＷＳアドレス翻訳プログラム ６８ 書込み可能（ＷＥ）生成ロジック ７０ ＲＡＳ生成ロジック ７２ ＣＡＳ生成ロジック ７４ アドレス乗算器 ７６ Ａ／Ｂロジック ７８ ＭＯＤＥレジスタ ８０ レジスタＨＯＦＦ ８２ レジスタＶＯＦＦ ８６ トグル（Ｔ）フリップフロップ ８８ 合成ロジック ９０ ビデオ索引テーブル ９２ ビデオ索引テーブル ９４ マルチプレクサ ９８ クロック・ジェネレータ １００ ３対１マルチプレクサ（ＭＭＵＸ１） １０２ モード・マルチプレクサ（ＭＭＵＸ２） １０６ ｘ−カウンタ １０８ ｙ−カウンタ １１０ フリップフロップ １１２ フリップフロップ １１４ フリップフロップ １１６ フリップフロップ １１８ マルチプレクサ １２０ フリップフロップ １２６ パリティ／ＬＬＲＣ検査回路 １２８ 先入れ先出し（ＦＩＦＯ）メモリー １３０ ＦＩＦＯ書込み制御ブロック １３４ カウンタ １３６ ＨＰＰＩ送信機 １４０ サンプリング・チャンネル １４２ アナログ／ディジタル・コンバータＡＤＣ １４４ パリティ・ジェネレータ・ブロック １４６ ５１２ワード×３２ビットＦＩＦＯ １４８ カウンタ １５０ デコーダ １５２ マルチプレクサ １５４ 出力レジスタＲ １５６ ＦＩＦＯ １６０ スケーリングＲＡＭ １６２ 位相ロック・ループ １６４ ＨＤＴＶ ＳＹＮＣＧＥＮジェネレータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スン・ミン・チョイ アメリカ合衆国10601 ニューヨーク州ホ ワイト・プレインズ、４イー・アパートメ ント・フランクリン・アベニュー １番地 (72)発明者 アラン・ウェスレイ・ピーバーズ アメリカ合衆国10566 ニューヨーク州ピ ークスキル、パーク・ストリート 1238番 地 (72)発明者 ジョン・ルイス・ピタス アメリカ合衆国06801 コネチカット州ベ セル、キングスウッド・ドライブ 46番地

Claims (6)

【特許請求の範囲】
1. 【請求項１】 イメージ・ピクセル・データを格納する
   複数のアドレス指定可能な場所を有するイメージ・バッ
   ファ手段と、 前記イメージ・バッファ手段の出力と接続された入力を
   有し、これから読出されたイメージ・ピクセル・データ
   をイメージ表示手段を駆動するための電気信号に変換す
   る手段とを設け、該変換手段は、イメージ表示制御手段
   により生成される信号に応答して、指定された表示解像
   度を有するイメージ表示手段を駆動する前記電気信号に
   対する複数の異なるタイミング・フォーマットの１つを
   生成する手段を含み、 前記イメージ表示制御手段により生成された信号に応答
   して、指定された表示解像度に従って前記イメージ・バ
   ッファ手段を構成する手段を設けてなることを特徴とす
   るイメージ・ディスプレイ装置。
2. 【請求項２】 第１のフォーマットで表現されたイメー
   ジ・ピクセル・データを受取る入力を有し、前記イメー
   ジ・バッファ手段と接続されて受取ったイメージ・ピク
   セル・データをＲ、Ｇ、Ｂフォーマットで格納する出力
   を有する第１のインターフェース手段と、 第２のフォーマットで表現されたイメージ・ピクセル・
   データを受取る入力を有し、前記イメージ・バッファ手
   段と接続されて受取ったイメージ・ピクセル・データを
   Ｒ、Ｇ、Ｂフォーマットで格納する出力を有する第２の
   インターフェース手段と、 前記イメージ表示制御手段と接続されて、ＣＩおよびＷ
   ＩＤフォーマットで表現されたイメージ・ピクセル・デ
   ータを受取る入力と、前記イメージ・バッファ手段と接
   続されて、受取ったイメージ・ピクセル・データをＣＩ
   およびＷＩＤフォーマットで格納する出力を有する第３
   のインターフェース手段とを更に設けることを特徴とす
   る請求項１記載のイメージ・ディスプレイ装置。
3. 【請求項３】 イメージ・ピクセル・データを格納する
   ための複数のアドレス指定可能な場所を有するイメージ
   ・バッファ手段と、 前記イメージ・バッファ手段の出力と接続されて、これ
   から読出されたイメージ・ピクセル・データをイメージ
   ・ピクセルを表示するようイメージ表示手段を駆動する
   のに適する電気信号に変換する手段と、 第１のフォーマットで表現されたイメージ信号を受取る
   入力を有し、前記イメージ・バッファ手段と接続されて
   受取ったイメージ信号を格納する出力を有する第１のイ
   ンターフェース手段と、 第２のフォーマットで表現されたイメージ信号を受取る
   入力を有し、前記イメージ・バッファ手段と接続されて
   受取ったイメージ信号を格納する出力を有する第２のイ
   ンターフェース手段と、 第３のフォーマットで表現されたイメージ信号を受取る
   入力を有し、前記イメージ・バッファ手段と接続されて
   受取ったイメージ信号を格納する出力を有する第３のイ
   ンターフェース手段とを設け、 前記第３のインターフェース手段から格納された前記イ
   メージ信号は、表示されたイメージ・ピクセル毎に、前
   記第１のインターフェース手段と第２のインターフェー
   ス手段と第３のインターフェース手段の各々により受取
   られたイメージ信号からの影響を指定する情報を含むこ
   とを特徴とするイメージ・ディスプレイ装置。
4. 【請求項４】 前記第１のフォーマットがＲ、Ｇ、Ｂフ
   ォーマットであり、第２のインターフェース手段が、受
   取ったイメージ信号の前記イメージ・バッファ手段内の
   格納に先立ち、該受取りイメージ信号をＲ、Ｇ、Ｂフォ
   ーマットに変換する手段を含み、前記第３のフォーマッ
   トが、カラー指標（ＣＩ）と、イメージ表示手段の表示
   スクリーン・ウインドウ識別子（ＷＩＤ）とを指定する
   情報を含み、前記イメージ・バッファ手段は前記Ｒ、
   Ｇ、Ｂフォーマットの２つのカラーを指定するピクセル
   ・データを格納する第１のバッファ手段に仕切られ、前
   記イメージ・バッファ手段は前記Ｒ、Ｇ、Ｂフォーマッ
   トの第３のカラーを格納しかつＣＩおよびＷＩＤを指定
   する情報を格納する第２のバッファ手段に仕切られるこ
   とを特徴とする請求項３記載のイメージ・ディスプレイ
   装置。
5. 【請求項５】 前記第１のフォーマットがＲ、Ｇ、Ｂフ
   ォーマットであり、第２のインターフェース手段が、受
   取りイメージ信号の前記イメージ・バッファ手段内への
   格納に先立ち、受取りイメージ信号をＲ、Ｇ、Ｂフォー
   マットに変換する手段を含み、第３のフォーマットが、
   カラー指標（ＣＩ）と、イメージ表示手段の表示スクリ
   ーン・ウインドウ識別子（ＷＩＤ）とを指定する情報を
   含み、出力が前記イメージ・バッファ手段と接続され
   て、該イメージ・バッファ手段を構成する手段を更に設
   け、該イメージ・バッファ装置は、 ２つの２０４８×１０２４場所×２４ビットのバッフ
   ァ、または２つの２０４８×２０４８場所×２４ビット
   のバッファ、および１つの２０４８×２０４８場所×１
   ６ビットのバッファ、または４つの２０４８×１０２４
   場所×２４ビットのバッファ、および２つの２０４８×
   １０２４場所×１６ビットのバッファとして構成され、 前記２４ビットのバッファはＲ、Ｇ、Ｂピクセル・デー
   タを格納し、前記１６ビットのバッファはＣＩおよびＷ
   ＩＤデータを格納することを特徴とする請求項３記載の
   イメージ・ディスプレイ装置。
6. 【請求項６】 イメージ・ピクセル・データを格納する
   複数のアドレス指定可能な場所を有するイメージ・バッ
   ファ手段と、 前記イメージ・バッファ手段の出力と接続された入力を
   有し、これから読出されたイメージ・ピクセル・データ
   をイメージ・ピクセルを表示するためイメージ表示手段
   を駆動する電気信号に変換する手段とを設け、該変換手
   段は、イメージ表示制御手段により生成された信号に応
   答して、指定された表示解像度を有するイメージ表示手
   段を駆動する電気信号に対する複数の異なるタイミング
   ・フォーマットの１つを生成する手段を含み、 イメージ表示制御手段により生成された信号に応答し
   て、指定された表示解像度の関数として前記イメージ・
   バッファ手段を構成する手段を設け、 前記イメージ・バッファ手段は、２つの２０４８×１０
   ２４場所×２４ビットのバッファ、および１つの２０４
   ８×１０２４場所×１６ビットのバッファ、または２つ
   の２０４８×２０４８場所×２４ビットのバッファ、お
   よび１つの２０４８×２０４８場所×１６ビットのバッ
   ファ、または４つの２０４８×１０２４場所×２４ビッ
   トのバッファ、および２つの２０４８×１０２４場所×
   １６ビットのバッファとして構成されることを特徴とす
   るイメージ・ディスプレイ装置。