JPS58129833A - 可変分周器 - Google Patents
可変分周器Info
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- JPS58129833A JPS58129833A JP1002682A JP1002682A JPS58129833A JP S58129833 A JPS58129833 A JP S58129833A JP 1002682 A JP1002682 A JP 1002682A JP 1002682 A JP1002682 A JP 1002682A JP S58129833 A JPS58129833 A JP S58129833A
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- Japan
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- divider
- variable
- frequency divider
- frequency
- frequency division
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル信号処理などに使われる可変分局
器に係り１％に、任意の分周数を設定できる高速可変分
局器に関する。
器に係り１％に、任意の分周数を設定できる高速可変分
局器に関する。
従来、高速可変分局器としては、専ら、１９７０年にＮ
１ｃｈｏｌｉ らによって提案されたパルススワロ方
式可変分周器（ＥＯＮ、ＰＰ３９−４２．ＯＣｔ、１゜
１９７０）が開発の対象に取上げられてきた。この方式
は、２モジュラスプリスケラＯ分周数をスワローカクン
タの出力で制御する方式で、高速で動作するのはプリス
ケラのみでよいため、消費電力を低減できる特徴がある
。しかし、この方式では、プリスケラの分周数をＮｐと
すると、ＮＰ ＣＮｐ−１）未満の小さな分局数を連
続的に設定できない欠点がある。現在、自動車電話やＴ
Ｖ受ｆ１４１などに用いる周波数シンセテイザ用の可変
分周器では、ＮＰは６４や・１２８が使われており、こ
れから最小分周数は４０３２或いは１６２５６と非常に
大きな値となる。
１ｃｈｏｌｉ らによって提案されたパルススワロ方
式可変分周器（ＥＯＮ、ＰＰ３９−４２．ＯＣｔ、１゜
１９７０）が開発の対象に取上げられてきた。この方式
は、２モジュラスプリスケラＯ分周数をスワローカクン
タの出力で制御する方式で、高速で動作するのはプリス
ケラのみでよいため、消費電力を低減できる特徴がある
。しかし、この方式では、プリスケラの分周数をＮｐと
すると、ＮＰ ＣＮｐ−１）未満の小さな分局数を連
続的に設定できない欠点がある。現在、自動車電話やＴ
Ｖ受ｆ１４１などに用いる周波数シンセテイザ用の可変
分周器では、ＮＰは６４や・１２８が使われており、こ
れから最小分周数は４０３２或いは１６２５６と非常に
大きな値となる。
本発明は、従来技術の欠点に鑑み、高速、且つ。
任意の分周数を設定できる可変分周器を提供することに
ある。
ある。
第１図に、本発明による可変分周器の基本構成及びタイ
ムチャートを示す。図よりわかるように、可変分周器を
主として高速で動作する前置可変分周器１０１と低速で
動作する主可変分周器１０２と分局数を選択用の分周数
選択器１０３により構成畜れる。この可変分局器は、分
周数選択器１０３によって端子１より供給される信号を
クロックとする前置可変分局器１０１０分局数を２種類
選択し、更に、主可変分局器１０２の出力によりこの２
種類の分周数を切替えて所定の分周数を端子２よシ得る
ことを特徴としている。
ムチャートを示す。図よりわかるように、可変分周器を
主として高速で動作する前置可変分周器１０１と低速で
動作する主可変分周器１０２と分局数を選択用の分周数
選択器１０３により構成畜れる。この可変分局器は、分
周数選択器１０３によって端子１より供給される信号を
クロックとする前置可変分局器１０１０分局数を２種類
選択し、更に、主可変分局器１０２の出力によりこの２
種類の分周数を切替えて所定の分周数を端子２よシ得る
ことを特徴としている。
今、主可変分局器１０２の分周数をＫとするとこの分局
器を構成するフリップフロップの出力状態の組合せはに
個となる。このうち％に個の状態が′″０”レベル、残
りの（Ｋ−ｋ）個の状態が＠″１”レベルとなるような
信、号をＱｗとし１分局数選択器１０３により、前置可
変分局器１０１の分周数として、ＱＭが＠１＃の時Ｎｏ
が、”０＃の時（Ｎｏ＋ｎ）が選択されるものとすれば
、線分局数Ｎ！は Ｎｔ＝Ｎｏ（Ｋ−ｋ）＋（Ｎｏ＋ｎ）ｋよって、 Ｎｔ ＝ＮｏＫ＋ｎｋ ＋＊・＋＋−（
１）となる。ここで。
器を構成するフリップフロップの出力状態の組合せはに
個となる。このうち％に個の状態が′″０”レベル、残
りの（Ｋ−ｋ）個の状態が＠″１”レベルとなるような
信、号をＱｗとし１分局数選択器１０３により、前置可
変分局器１０１の分周数として、ＱＭが＠１＃の時Ｎｏ
が、”０＃の時（Ｎｏ＋ｎ）が選択されるものとすれば
、線分局数Ｎ！は Ｎｔ＝Ｎｏ（Ｋ−ｋ）＋（Ｎｏ＋ｎ）ｋよって、 Ｎｔ ＝ＮｏＫ＋ｎｋ ＋＊・＋＋−（
１）となる。ここで。
Ｎｏ−１≧ｎ〉０．Ｋ〉ｋ −−−−−−（
２）で；ｈり＊ Ｎｏ 、に、ｎ、ｋを適当に設定すれ
ば、任意の分周数を得ることができる。
２）で；ｈり＊ Ｎｏ 、に、ｎ、ｋを適当に設定すれ
ば、任意の分周数を得ることができる。
連続的に設定できる分周数の最小値は、（１）式よりＮ
ｏ、にの最小値をそれぞれＮｏ騙、 １＜ｒｍとすれば
ＮｅＩＩＩＩＩ＋ＩＫＩＥ１１となる。ここで、１（ｙ
ｍは２に設定できるから、最小分局数は２Ｎｏ−となる
。それ故、低速分局器の動作速度を同一とするために、
Ｎｏ−とＮＰを等しいとおくと本発明の可変分周器はパ
ルススワロ方式の可変分局器に比べ、（ＮＰ−１）／２
まで最小分周数を下げられる。
ｏ、にの最小値をそれぞれＮｏ騙、 １＜ｒｍとすれば
ＮｅＩＩＩＩＩ＋ＩＫＩＥ１１となる。ここで、１（ｙ
ｍは２に設定できるから、最小分局数は２Ｎｏ−となる
。それ故、低速分局器の動作速度を同一とするために、
Ｎｏ−とＮＰを等しいとおくと本発明の可変分周器はパ
ルススワロ方式の可変分局器に比べ、（ＮＰ−１）／２
まで最小分周数を下げられる。
例えば、Ｎｐｔ６４とすれば、最小分周数は約１／３２
に低減され、１２Ｂとなと。
に低減され、１２Ｂとなと。
ところで１本発明の可変分局器は、第１図に示すように
、高速分局器と低速分周器とを縦続接続して構成されて
いるから、端子４より供給される出力選択信号によって
ＱＭを常に０”レベルに設定して、主可変分局器１０２
から前置可変分周器１０１に帰還される信号を遮断する
と、二つの分局器を独立に動作させることができる。従
って。
、高速分局器と低速分周器とを縦続接続して構成されて
いるから、端子４より供給される出力選択信号によって
ＱＭを常に０”レベルに設定して、主可変分局器１０２
から前置可変分周器１０１に帰還される信号を遮断する
と、二つの分局器を独立に動作させることができる。従
って。
この時、前置可変分局器１０１の出力端４から信号を取
出せば、更に、低い分局数まで設定可能となる。前置可
変分局器１０１の最小分局数は２とすることができるか
ら、結局、本発明の可変分局器では２以上の分周数を任
意に選択できることになり、パルススワロ方式の欠点が
除去された高速の可変分局器を実現できることがわかる
。
出せば、更に、低い分局数まで設定可能となる。前置可
変分局器１０１の最小分局数は２とすることができるか
ら、結局、本発明の可変分局器では２以上の分周数を任
意に選択できることになり、パルススワロ方式の欠点が
除去された高速の可変分局器を実現できることがわかる
。
第２図に本発明による可変分局器の一実施例を示す、こ
こでは％ １０１’は３ビツト構成の前置可変分局器％
１０２’は４・ビット構成の主可変分局器、１０３’は
ゲート構成による分周数選択器でろ５、分周数指令コー
ドの下位２ビツトを人、。
こでは％ １０１’は３ビツト構成の前置可変分局器％
１０２’は４・ビット構成の主可変分局器、１０３’は
ゲート構成による分周数選択器でろ５、分周数指令コー
ドの下位２ビツトを人、。
Ａ８により与え、３ビツト以上のブードを主可変分局器
１０２／に与える。ここで、Ｆ Ｆｔ ｔ ”’Ｆ Ｆ
ｕ −ＦＦ□〜Ｆ Ｆ、、はフリップフロップでｓＰ
ｌ。〜ＰＩ！ｔＰ！１〜Ｐｔ４は夫々１０１’ 、１０
２’の可変分局器の分局数を決めるに必要なデータの入
力端子、Ｌｌ、〜Ｌ ｔｔ ｅ Ｌ Ｈ１〜Ｌ鴛、は、
夫々、これらの分局数を決めるためにＦＦＩＩ〜ＦＦｔ
ｓ、ＦＦオ。
１０２／に与える。ここで、Ｆ Ｆｔ ｔ ”’Ｆ Ｆ
ｕ −ＦＦ□〜Ｆ Ｆ、、はフリップフロップでｓＰ
ｌ。〜ＰＩ！ｔＰ！１〜Ｐｔ４は夫々１０１’ 、１０
２’の可変分局器の分局数を決めるに必要なデータの入
力端子、Ｌｌ、〜Ｌ ｔｔ ｅ Ｌ Ｈ１〜Ｌ鴛、は、
夫々、これらの分局数を決めるためにＦＦＩＩ〜ＦＦｔ
ｓ、ＦＦオ。
〜ＦＦ！４の初期状態を設定するに必要なローディング
入力端子である。出力はＦＦ、、、ＰＰ□かも、夫々ｈ
Ｑｒ ＊ Ｑｌとして取出す。又、ＣＰは夫々クロッ
ク入力端子である。ｔ＃１．１０１’ 、１０２’はス
トレートフォワード形の可変分周器について例示したが
、構成は可変分局器としての機能を具備するものであれ
ばよい６次に、動作原理について述べる。最初に、次の
仮定をする。前置可変分局器１０１′の分周数は２から
７まで設定できるが、ここでは、Ｎｏｔ４．即ち１選択
・制御すべき分周数の組合せを（４，４）（４，５）（
４゜６）（４，７）の４通りとする。これらの組合せは
、プリセット信号Ａｏ ＝ Ａｔ ＠ ４！及び主可変
分周器１０２′の出力ＱＭにようで選択されるが、Ｎｏ
ｘ４であるから、第２図の真理値表よりＡ。
入力端子である。出力はＦＦ、、、ＰＰ□かも、夫々ｈ
Ｑｒ ＊ Ｑｌとして取出す。又、ＣＰは夫々クロッ
ク入力端子である。ｔ＃１．１０１’ 、１０２’はス
トレートフォワード形の可変分周器について例示したが
、構成は可変分局器としての機能を具備するものであれ
ばよい６次に、動作原理について述べる。最初に、次の
仮定をする。前置可変分局器１０１′の分周数は２から
７まで設定できるが、ここでは、Ｎｏｔ４．即ち１選択
・制御すべき分周数の組合せを（４，４）（４，５）（
４゜６）（４，７）の４通りとする。これらの組合せは
、プリセット信号Ａｏ ＝ Ａｔ ＠ ４！及び主可変
分周器１０２′の出力ＱＭにようで選択されるが、Ｎｏ
ｘ４であるから、第２図の真理値表よりＡ。
は１１＃に固定すればよい、この時、分周数はプリセッ
トコード（ＡＯ−Ａ４ ）が［Ｏｊ Ｏ）の時４、（
０，１）の時５、（１，Ｏ）の時６．（１゜１〕の時７
となる。一方、主可変分局器１０２／は４ビツト構成で
あるから、その分周数は２から１５まで任意に設定でき
る。ここでは、Ｋを３とする。この時、分周数選択信号
ＳがＩＯ＃であれば％ ＱＭは′″１＃が２状態、″０
”が１状態、即ち、に−１とする。
トコード（ＡＯ−Ａ４ ）が［Ｏｊ Ｏ）の時４、（
０，１）の時５、（１，Ｏ）の時６．（１゜１〕の時７
となる。一方、主可変分局器１０２／は４ビツト構成で
あるから、その分周数は２から１５まで任意に設定でき
る。ここでは、Ｋを３とする。この時、分周数選択信号
ＳがＩＯ＃であれば％ ＱＭは′″１＃が２状態、″０
”が１状態、即ち、に−１とする。
（１） ＣＡｓ −ＡＩ ）が（１，１）の場合Ａ０
． Ａ、はインバータによってレベル反転すれるから、
分局数選択用ゲートへの入力は１０”となり、分局数は
ＱＭによって制御される。第２図Φ）において、クロッ
クｌで前置可変分局器１０１′の出力ＱＮが＠０”から
１１”に遷移し、主可変分周器１０２ｔがトリガ瓶れて
Ｑ、が″１＃から＠０＃に遷移するものと仮定すれば、
これ以後、前置可変分局器１０１′は１／７分周動作を
行うことになる。この状態はクロック８で、再びＱ。
． Ａ、はインバータによってレベル反転すれるから、
分局数選択用ゲートへの入力は１０”となり、分局数は
ＱＭによって制御される。第２図Φ）において、クロッ
クｌで前置可変分局器１０１′の出力ＱＮが＠０”から
１１”に遷移し、主可変分周器１０２ｔがトリガ瓶れて
Ｑ、が″１＃から＠０＃に遷移するものと仮定すれば、
これ以後、前置可変分局器１０１′は１／７分周動作を
行うことになる。この状態はクロック８で、再びＱ。
が１０”から＠１”に転じ、主可変分周器１０２′がト
リガされてＱＭが＠０”から＠１”に遷移するまで続き
、以後は前置可変分局器１０１′の分周数４を選択する
。この状態はクロック１６でＱ、０４回目の立上り信号
によってＱＭが＠１＃から′ｍＯ＃に遷移するまで続き
、これ以降同じ動作が繰返えされる。以上＝ （ＡＳ
−Ａｏ ）が〔１゜１〕の場合の線分周数は７が１回、
４が２回計数されることになるから１５となる。（１）
式ではＮ。
リガされてＱＭが＠０”から＠１”に遷移するまで続き
、以後は前置可変分局器１０１′の分周数４を選択する
。この状態はクロック１６でＱ、０４回目の立上り信号
によってＱＭが＠１＃から′ｍＯ＃に遷移するまで続き
、これ以降同じ動作が繰返えされる。以上＝ （ＡＳ
−Ａｏ ）が〔１゜１〕の場合の線分周数は７が１回、
４が２回計数されることになるから１５となる。（１）
式ではＮ。
＝４．に＝３．ｎ＝３．に＝１がこの場合に相当する。
（ＩＩ） （ＡＩ ＊ Ａｏ ：ｌが（ｉ、ｏ）の場
合この場合は、前置可変分局器１０１′の分周数は〔４
，６〕が選択されるから、同様な考察により入力クロッ
クはＱＭが＠１”の時８個、′ｍｏ”の時６個針数され
るので、線分局数は１４となる。
合この場合は、前置可変分局器１０１′の分周数は〔４
，６〕が選択されるから、同様な考察により入力クロッ
クはＱＭが＠１”の時８個、′ｍｏ”の時６個針数され
るので、線分局数は１４となる。
第２図伽）ではクロック１６から２９が、又、（１）式
ではＮｏ ＝４ａ Ｋ＝３．ｎ＝２．に＝ｌがこの場合
に相当する。
ではＮｏ ＝４ａ Ｋ＝３．ｎ＝２．に＝ｌがこの場合
に相当する。
（１１０（Ａｔ −Ａｏ）が［：Ｏ，ｓ］［：Ｏ，Ｏｗ
ｌの場合 これらの場合、Ａ１が′ｍＯ”であるがらＰｌも１０＃
となる。従ってｓＱｗを＠０“とすると前置可変分局器
１０１′の分局数はＡｏが１１＃の時５、′Ｏ＃の時４
となる。又、ＱＭが１１”となるのは２状態あるから、
この間に入力クロックは８個計数されるため、線分周数
は（Ａ’ｌ −Ａｏ ）が（Ｏｔ １）の時１３．（０
，Ｏ）では１２となる。第２図（ｂ）では、それぞれ、
クロック３ｏがら４２．４３から５４までが、又、（１
）式ではＮｏ＝４、に＝３ｅ ｋ＝ｌ、ｆｌ＝ｌ、或い
は、′０”が対応する。
ｌの場合 これらの場合、Ａ１が′ｍＯ”であるがらＰｌも１０＃
となる。従ってｓＱｗを＠０“とすると前置可変分局器
１０１′の分局数はＡｏが１１＃の時５、′Ｏ＃の時４
となる。又、ＱＭが１１”となるのは２状態あるから、
この間に入力クロックは８個計数されるため、線分周数
は（Ａ’ｌ −Ａｏ ）が（Ｏｔ １）の時１３．（０
，Ｏ）では１２となる。第２図（ｂ）では、それぞれ、
クロック３ｏがら４２．４３から５４までが、又、（１
）式ではＮｏ＝４、に＝３ｅ ｋ＝ｌ、ｆｌ＝ｌ、或い
は、′０”が対応する。
以上は、Ｎｏ ＝４．に＝３の場合（つぃて述べてきた
が、一般に、には２からＫの最大値Ｋｍ ａ ｘまで変
えられるから、この時の線分局数を示すと表１のように
なる。同表よシ８から４に、、、＋３まで連続した分局
数を得られることがわかる。
が、一般に、には２からＫの最大値Ｋｍ ａ ｘまで変
えられるから、この時の線分局数を示すと表１のように
なる。同表よシ８から４に、、、＋３まで連続した分局
数を得られることがわかる。
表 １ 設定可能な線分局数
次に、出力選択信号Ｓを＠１”に設定するとＱ、は強制
的に＠０”となるから、前置可変分局器１０１′と主可
変分周器１０２′は、各々、単独で動作する。この時、
前置可変分局器１０１′の山分Ｑｙは、プリセットコー
ド人、も変えるとすれば２から７までの分局数が得られ
ることは容易にわかる。即ち、出を切替えることにより
２以上の連続した任意の分局数を得ることが可能となる
。
的に＠０”となるから、前置可変分局器１０１′と主可
変分周器１０２′は、各々、単独で動作する。この時、
前置可変分局器１０１′の山分Ｑｙは、プリセットコー
ド人、も変えるとすれば２から７までの分局数が得られ
ることは容易にわかる。即ち、出を切替えることにより
２以上の連続した任意の分局数を得ることが可能となる
。
尚、Ｎｏが４以外の場合でも同様の議論が成立つから、
一般に前置可変分局器１０１′の分周数の選択は主可変
分周器１０２／の動作速度を考慮して決めればよい６次
に、プリセットコードＡ、。
一般に前置可変分局器１０１′の分周数の選択は主可変
分周器１０２／の動作速度を考慮して決めればよい６次
に、プリセットコードＡ、。
Ａｏのレベル設定であるが、分周数は第２図（ｂ）で明
らかなようにクロック２．１７，３１．４４の入力時点
くおけるＡｌ ｔ ＡＯのレベルで決まる。
らかなようにクロック２．１７，３１．４４の入力時点
くおけるＡｌ ｔ ＡＯのレベルで決まる。
従って、この時点までにレベルを確定しておく必要があ
り、他の期間におけるＡ０９人、のレベルは分周動作に
は無関係となるから＠ｌ”１０”いで示し九期間が任意
レベルでよいことを示す。
り、他の期間におけるＡ０９人、のレベルは分周動作に
は無関係となるから＠ｌ”１０”いで示し九期間が任意
レベルでよいことを示す。
次に１本発明の可変分周器の動作速度について述べる１
本発明の動作速度は、パルススワロ方式と同様、高速で
動作する前置可変分周器の速度で決まる。例えば、入力
クロック周波数がｆｃｐであるとすると、これに応動す
るのは前置可変分局器のみでよく、主可変分局器はｆｃ
ｐ／Ｎなる速度で動作すればよい。今、ｆｃｐをＩＧＨ
ｊとすると前置可変分周器はＥ ＣＬ（ｇｍｉｔｔｅｒ
ＣｏｖｐｌｅｄＬｏｇｉｃ ）で実現できる。又、一
般に低速で動作する主可変分周器（パルススワロ方式で
はスワロ−及びメインカウンタに相当する）は消量電力
の低減のためにＣＭ Ｏ８（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ−Ｑｘｉｄｅ −３ｏｗｉｃｏｎｄｕｃ
ｔｅｒ Ｌｏｇｉｃ ）で構成するから、その動作速度
は高々１０〜２０ＭＨ！である。従って、この速度まで
前置可変分局器で分周すれば、全体としてはＩＧＨｇで
動作することになる０通常、Ｎとしては６４〜１２８が
選べばよい。
本発明の動作速度は、パルススワロ方式と同様、高速で
動作する前置可変分周器の速度で決まる。例えば、入力
クロック周波数がｆｃｐであるとすると、これに応動す
るのは前置可変分局器のみでよく、主可変分局器はｆｃ
ｐ／Ｎなる速度で動作すればよい。今、ｆｃｐをＩＧＨ
ｊとすると前置可変分周器はＥ ＣＬ（ｇｍｉｔｔｅｒ
ＣｏｖｐｌｅｄＬｏｇｉｃ ）で実現できる。又、一
般に低速で動作する主可変分周器（パルススワロ方式で
はスワロ−及びメインカウンタに相当する）は消量電力
の低減のためにＣＭ Ｏ８（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ−Ｑｘｉｄｅ −３ｏｗｉｃｏｎｄｕｃ
ｔｅｒ Ｌｏｇｉｃ ）で構成するから、その動作速度
は高々１０〜２０ＭＨ！である。従って、この速度まで
前置可変分局器で分周すれば、全体としてはＩＧＨｇで
動作することになる０通常、Ｎとしては６４〜１２８が
選べばよい。
尚、動作速度は前置可変分局器→主可変分周器→分周′
数選択器→前置可変分局器に至る帰還ループの遅延時間
によって制限を受ける場合がある。
数選択器→前置可変分局器に至る帰還ループの遅延時間
によって制限を受ける場合がある。
今、前置可変分局器、主可変分局器においてクロるまで
の遅延時間を、それぞれ＆ ”ｒｅ ’Ｍｅ又。
の遅延時間を、それぞれ＆ ”ｒｅ ’Ｍｅ又。
分周数選択器の遅延時間をｔ−１入カクロツクの周期ｔ
−Ｔとすれば、正常な分局動作を行わせしめる条件は。
−Ｔとすれば、正常な分局動作を行わせしめる条件は。
ＮＴ＞ ｔｐ十輸＋を畠 ・・・・・・・・
・（３）となる０通常、この条件を満九すようにＮが選
ばれるが、これは前述し九〇ＭＯ８０シックが動作する
に必要な前置可変分局器の分局数から決まる値と大体一
致する。
・（３）となる０通常、この条件を満九すようにＮが選
ばれるが、これは前述し九〇ＭＯ８０シックが動作する
に必要な前置可変分局器の分局数から決まる値と大体一
致する。
以上、述べた如く本発明によれば、任意の分周数が設定
できる高速可変分周器を実現できる。現状の８１バイボ
ーツプロセスを適用することによシＩＧＨＩ帯で動作す
る可変分局器を得ることは容易で、ＶＨＦ帯からＵＨＦ
’帯における広い分局数の設定範囲が要求される周波数
シンセサイザ用の可変分局器として好適でおる。又、前
置可変分周器、主可変分周器は単独で別の用途に使用で
き、且つ、特に本発明専用に開発する必要がないため。
できる高速可変分周器を実現できる。現状の８１バイボ
ーツプロセスを適用することによシＩＧＨＩ帯で動作す
る可変分局器を得ることは容易で、ＶＨＦ帯からＵＨＦ
’帯における広い分局数の設定範囲が要求される周波数
シンセサイザ用の可変分局器として好適でおる。又、前
置可変分周器、主可変分周器は単独で別の用途に使用で
き、且つ、特に本発明専用に開発する必要がないため。
汎用性が大きく１価格の低減に有効である。
５ｇ１図は本発明の構成及び動作原理を説明するための
基本構成図、！２図（ａ）ｅ （ｂ）は本発明の一実施
例の構成及びその動作を示す具体的なブロック接続及び
そのタイムチャートである。 １０１．１０１’−・・前置可変分周器、１０２゜Ｉ
Ｑ ２’−・・主可ｉ分周器、１０３，１０３’−分周
数選択器、１・・・クロック入力端子、２，４・・・出
力端子、３・・・出力選択信号入力端子。 代理人 弁理士 薄田利幸 第 １ 図
基本構成図、！２図（ａ）ｅ （ｂ）は本発明の一実施
例の構成及びその動作を示す具体的なブロック接続及び
そのタイムチャートである。 １０１．１０１’−・・前置可変分周器、１０２゜Ｉ
Ｑ ２’−・・主可ｉ分周器、１０３，１０３’−分周
数選択器、１・・・クロック入力端子、２，４・・・出
力端子、３・・・出力選択信号入力端子。 代理人 弁理士 薄田利幸 第 １ 図
Claims (1)
- １、外部のプリセットコードによシ初期状態が指定され
る複数のビット構成を有し入力クロックパルスを計数す
る第１可変分局器と、複数のビット構成を有し前記第１
カウンタの出力を計数し上位分周数指定ビットを外部よ
り与えられる第２可変分局器と、前記第、２可変分周器
の出力を選択的に前記第１可変分局器へ帰還回路より構
成される可変分局器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002682A JPS58129833A (ja) | 1982-01-27 | 1982-01-27 | 可変分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002682A JPS58129833A (ja) | 1982-01-27 | 1982-01-27 | 可変分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129833A true JPS58129833A (ja) | 1983-08-03 |
Family
ID=11738881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002682A Pending JPS58129833A (ja) | 1982-01-27 | 1982-01-27 | 可変分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129833A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634717A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 分周回路 |
| JPS6377428U (ja) * | 1986-11-06 | 1988-05-23 | ||
| JP2012085265A (ja) * | 2010-09-15 | 2012-04-26 | Sharp Corp | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
-
1982
- 1982-01-27 JP JP1002682A patent/JPS58129833A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634717A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 分周回路 |
| JPS6377428U (ja) * | 1986-11-06 | 1988-05-23 | ||
| JP2012085265A (ja) * | 2010-09-15 | 2012-04-26 | Sharp Corp | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
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