KR20010099604A

KR20010099604A - 디지털 신호를 샘플링하는 동안에 클럭을 복구하는 방법

Info

Publication number: KR20010099604A
Application number: KR1020017001179A
Authority: KR
Inventors: 삐에리끄 주에
Original assignee: 브릭크만 게오르그; 톰슨 멀티미디어
Priority date: 1998-07-30
Filing date: 1999-07-20
Publication date: 2001-11-09
Also published as: US6856659B1; EP1101316A1; JP2002521961A; KR100701970B1; FR2781943A1; FR2781943B1; EP1101316B1; JP4340390B2; WO2000007324A1

Abstract

본 발명은 디지털 신호의 샘플링 동안에 클럭을 복구하는 방법에 관한 것이고, 상기 클럭은 정해진 주파수에 정수(whole number)를 곱하는 위상-동기 루프 즉 PLL(1)로부터 생성된다. 상기 방법은, 한 클럭 주기 동안에, 선택된 유형의 천이에 각각 대응하는 수 개의 구역을 생성하는 단계(6)와;

클럭 업링크나 다운링크 천이에 대해 신호 천이를 상대적으로 분석하는 단계(5)와;

상기 대응하는 구역에서 상기 분석 결과를 누적시키는 단계(cumulating)와;

상기 누적에 기초하여, 샘플링 클럭 주파수 및/또는 위상이 변경될 필요가 있는지 없는지 여부를 결정하는 단계(10, 9)를 통해, 선택된 유형의 클럭 천이가 동일한 유형의 신호 천이와 동위상에 있는지를 결정하기 위해서, 클럭에 관해 신호의 상대적인 위치를 비교하는 단계로 구성되는 단계를 포함한다. 본 발명은 그래픽 카드로부터 유도되는 신호에 적용가능하다.

Description

디지털 신호를 샘플링하는 동안에 클럭을 복구하는 방법{CLOCK RECOVERY METHOD IN DIGITAL SIGNAL SAMPLING}

아날로그 소스에서 발생하는 비디오 신호의 샘플링은 널리 공지되어 있다. 상기 샘플링은 섀넌-나이키스트 정리(Shannon-Nyquist theorem)를 이용한다. 이 정리에 따라, 신호의 통과 대역이 [0, F_최대]와 같은 주파수 도메인으로 제한되는 경우에는, 이러한 샘플로부터 이 신호를 재구성할 수 있도록 하기 위해 2×F_최대의 최소 주파수로 상기 신호를 샘플링하는 것이 필요하고 또한 그러기에 충분하다. 이러한 제약(constraint)은 샘플링 이전에 신호의 스펙트럼을 제한하기 위한 목적의 저역필터를 사용함으로써 분명해진다. 이 경우에, 클럭 신호의 위상은 샘플링 처리에 있어서 중요하지 않다. 실제로, 동일한 주파수를 갖는 두 개의 클럭으로 샘플링되지만 위상 이동되는 동일한 신호는 일정한 지연 내에 동일한 정보를 포함한다.

그것은 컴퓨터 장치에서 발생하는 비디오 신호, 즉 디지털계의 신호를 샘플링할 필요가 있는 경우는 아니다. 실제로, 이러한 신호의 스펙트럼은 매우 폭이 넓고, 상기 신호들은 가능한 가장 높은 해상도로 디스플레이되도록 의도된다. 따라서, 통과 대역은 제한되지 않아야 하는데, 그 이유는 정밀도(fineness)의 손실이 있을 것이기 때문이다. 그런데, 이러한 유형의 신호가 샘플링 스테이지를 포함하는 장치에 주입될 필요가 있다면, 다음과 같은 문제들에 직면한다:

· 만약 주입 신호가 자신의 통과대역을 제한하고 나이키스트 기준을 충족시키기 위해서 필터링된다면, 가파른 천이(steep transition)를 나타내는 디지털 유형의 신호에 대한 필터의 응답은 문자의 선명도에 상당히 불리한 과다한 발진을 발생시킬 것이다.

· 만약 주입 신호가 과다한 발진을 회피하기 위해서 단지 약간만 필터링된다면, 주파수 성분에 제공되는 감쇠는 마찬가지로 불리한 스펙트럼 에일리어싱(aliasing)을 회피하는데 있어서도 불충분하다.

· 만약 주입 신호가 사전 필터링없이 샘플링된다면, 상기 신호를 생성하는 역할을 하는 정확한 주파수뿐만 아니라 각 포치(porch)의 중간에 대응하는 샘플링 위상을 채택하는 것이 필수적이다.

상기 문제점은 이러한 분야에 미리 정의되어 고정된 표준이 없기 때문에 상당히 더욱 복잡하다. 실제로, 그래픽 카드에서 발생한 비디오 신호를 디스플레이하는 것에 대해, 소스의 라인당 활성 픽셀의 수와 소스의 이미지당 활성 라인의 수만이 정의된다. 따라서, 라인당 픽셀의 총 수, 라인의 총 수, 및 이미지 주파수와 픽셀 주파수는 표준화되지 않는다. 마찬가지로, 동기 클럭의 에지에 대해 제 1 활성 픽셀의 위상은 라인-방식으로도 이미지-방식으로도 정의되지 않는다.

본 발명은 디지털 유형의 신호를 샘플링하는 동안에 클럭을 복구하는 방법에 관한 것으로서, 더 상세하게는 그래픽 카드와 같은 컴퓨터 장치에서 발생하는 비디오 신호를 샘플링하는 동안에 클럭을 복구하는 것을 가능하게 하는 방법에 관한 것이다.

도 1은 본 발명에 따른 장치의 개략도.

도 2는 본 발명의 방법에 따라 수행되는 여러 테스트들을 나타내는 도면.

도 3은 소거형 프로그램가능 논리 회로 즉 EPLC의 개략도.

도 4는 소거형 프로그램가능 논리 회로 즉 EPLC에서 본 발명의 방법을 구현하는 것을 가능하게 하는 상태 머신(state machine)을 나타내는 도면.

따라서, 본 발명의 목적은 디지털 유형의 신호, 더 상세하게는 컴퓨터 장치에서 발생한 비디오 신호를 샘플링하는 경우에, 샘플링 클럭의 주파수 및 위상의 파라미터를 자동으로 복구하는 것을 가능하게 하는 방법을 제안하는데 있다.

본 발명은, 정확하게 샘플링되도록 하기 위해서, 인입 정보가 에지들 중 하나, 더 상세하게는 샘플링 클럭의 하강 에지(falling edge)와 동위상에 있어야 하고, 동일 라인의 여러 포인트에서 이러한 기준의 구현은 주파수의 정확한 값을 수반한다는 사실에 의존한다.

따라서, 본 발명의 주제는 디지털 유형의 신호를 샘플링하는 동안에 클럭을 복구하는 방법으로, 샘플링 클럭은 정해진 주파수에 정수 즉 "분할 등급(division rank)"을 곱하는 위상-동기 루프 즉 PLL로부터 생성되고, 상기 방법은,

· 샘플링 클럭의 한 주기 동안에, 선택된 유형의 천이(transition)에 각각 대응하는 수 개의 구역을 공식화하는 단계(formulating)와,

· 샘플링 클럭의 상승 및 하강 천이에 대해 디지털 유형의 신호에 대한 천이를 분석하는 단계와,

· 대응 구역에서 상기 분석 결과를 집합시키는 단계(aggregating)와,

· 집합체들(aggregates)의 함수에 따라, 샘플링 클럭의 위상 및/또는 주파수의 변경이 수행될 필요가 있는지 없는지 여부를 결정하는 단계를 통해, 샘플링클럭의 선택된 유형의 천이가 디지털 유형의 신호의 동일한 유형의 천이와 동위상에 있는지를 결정하는 방식으로, 샘플링 클럭에 대해 디지털 유형의 신호의 상대적인 위치를 비교하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 다른 특징에 따라, 상기 분석 단계가 디지털 유형의 신호를 논리 신호로 정형(shaping)하는 단계 이후에 온다.

바람직하게, 선택된 유형의 천이는 하강 천이이다.

천이에 대한 분석을 수행하기 위해서, 바람직한 실시예에 따라, 4개의 구역(zone)이 공식화되는데, 하나의 구역은 상승 천이에 대응하고, 하나의 구역은 하강 천이에 대응하고, 하나의 구역은 탑 포치(top porch)에 대응하고, 하나의 구역은 바텀 포치(bottom porch)에 대응하며, 상기 분석 단계는 샘플링 클럭의 상승 및 하강 천이에 각각 대응하는 두 개의 윈도우의 도움으로 수행된다.

바람직하게, 집합의 결과는 다음과 같은 사실에 따라 사용된다:

a) 모든 정보는 선택된 유형의 천이에 대응하는 구역에 존재하고, 디지털 유형의 신호는 샘플링 클럭과 동위상 및 동주파수에 존재한다;

b) 정보는 두 개의 인접하지 않은 구역에 존재하고, 디지털 유형의 신호와 샘플링 클럭 사이에는 주파수 에러가 존재한다;

c) 정보는 선택된 유형의 천이에 대응하는 구역과는 다른 단일 구역이나 두 개의 인접한 구역에 존재하고, 디지털 유형의 신호와 샘플링 클럭 사이에는 위상 에러가 존재한다.

그러므로, 두 개의 서로 다른 구역에서의 정보의 상대적인 값이나 선택된 유형의 천이에 대응하는 구역과 다른 어느 한 구역에서의 정보의 값은 샘플링 클럭에 적용될 위상 정정이나 주파수 정정의 인식(sense) 및 그 크기를 결정한다.

본 발명은 또한 상술된 방법을 구현하기 위한 장치에 관한 것으로, 이 장치는 디지털 유형의 신호를 입력으로서 수신하는 소거형 프로그램가능 전자 회로(erasable programmable electronic circuit)뿐만 아니라 여러 구역의 위치를 결정하는 신호를 상기 소거형 프로그램가능 전자 회로에 보내는 윈도우-생성 회로를 기본적으로 포함하고, 상기 소거형 프로그램가능 전자 회로는 펄스 폭 변조 회로에 보내지는 위상 에러 신호를 출력으로서 전달하고, 상기 펄스 폭 변조 회로의 출력은 PLL에서 작용한다.

본 발명의 다른 특징과 장점은 본 명세서에 첨부된 도면들에 관하여 아래의 바람직한 구현 모드를 읽음으로써 명확해질 것이다.

도면에서의 설명을 간단히 하기 위해, 동일한 요소들은 동일한 참조번호를 갖는다.

도 1에 도시된 회로는 위상 동기 루프 즉 PLL(1)에서 발생한 클럭(CK)에 대해 인입 정보, 즉 디지털 유형의 신호(DATA IN)의 위치를 분석하는 것을 가능하게 한다. 이 분석을 구현하기 위해서, 디지털 유형의 신호(DATA IN)는 알려진 방식으로 증폭기를 포함하는 수신 회로(2)에 보내진다. 이 회로(2)의 출력단에서, 디지털 유형의 신호는 논리 신호, 더 상세하게는 TTL 유형의 신호를 획득하도록 정형된다. 정형 회로는, 더 상세하게는, 알려진 방식에 따라 커패시터(C3)와 저항(R3)으로 구성되는 미분기(3)를 포함한다. 커패시터(C3)는 수신 회로(2)의 출력단과 미분기(3)의 출력단 사이에 직렬로 장착되고, 저항(R3)은 미분기(3)의 출력 포인트와 접지 사이에 장착된다. 미분기의 다음에는 기본적으로 비교기(COMP4)로 형성된 적절한 정형 회로가 오는데, 상기 비교기(COMP4)는 미분기(3)로부터의 출력을 자신의 양의 입력단에서 수신하고 거의 0 V에 가까운 양의 전압으로 고정된 비교 전압(V_임계)을 자신의 음의 입력단에서 수신한다. 또한, 자신의 레벨이 V_임계와 동일한 미분기에서 발생한 신호가 존재하는 상황에서 비교기의 시기적절하지 않은 트리거(untimely triggering)를 회피하기 위해, 비교기(COMP4)의 인버팅된(inverted) 출력은 저항(R4)에 의해서 비교기의 양의 입력단으로 궤환된다. 정형 회로(4)에서 발생한 논리 신호(DATA)는 분석 회로나 소거형 프로그램가능 논리 회로(EPLC : erasable programmable logic circuit)(5)에 보내진다. 이 회로는 이후에 상세하게 설명될 것이다.

또한, 위상-동기 루프 즉 PLL(1)은 동기 신호(H IN)를 수신한다. 이 동기 신호는 수신 회로(7)를 통과하는데, 상기 수신 회로(7)는 FET 트랜지스터(T7)와 상기 트랜지스터의 출력단에서 병렬로 장착된 커패시터(C7)를 기본적으로 포함하는 알려진 유형의 수신회로이다. 이런 식으로, 신호(H IN)는 트랜지스터(T7)를 가로질러 커패시터를 충전시키고, 참조번호 8로 표시된 바와 같은 신호가 출력단에서 획득되는데, 상기 신호의 상승 에지(rising edge), 커패시터의 충전 모양은 지수 함수적인 형태를 갖는다. 이 신호(8)는 비교기(COMP9)로 구성되는 정형 회로(shaping circuit)(9)의 입력단에 보내진다. 이 신호(8)는 비교기의 음의 단자에 인가되는 반면에 양의 단자에서는 PWM("펄스 폭 변조 : Pulse Width Modulation") 신호를 입력으로서 수신하는 필터링 회로(10)에서 발생한 신호를 수신하는데, 상기 PWM 신호의 획득은 이후에 설명될 것이다. 따라서, 비교기(COMP)(9)의 양의 입력단으로 향하는 신호의 변동은 PLL(1)에 대해 기준으로서 역할을 하는 신호를 지연시킴으로써 클럭(CK)의 위상을 변경시키는 것을 가능하게 한다. PLL(1)은 위상 비교기와 전압-제어 발진기 즉 VCO를 병합하는 통상적인 회로이다. PLL(1)의 출력단에는 분석 구역, 즉 윈도우(window)의 공식화(formulate)를 가능하게 하는 회로(6)가 제공된다. 이 회로는 EPLC(5)에 통합될 수 있다. 회로(6)는 클럭(CK)으로부터 조합 논리로 윈도우(FEN1 및 FEN2)를 생성하여 4 개의 분석 구역을 생성하는 것을 가능하게 하는 여러 논리 게이트와 지연 회로(D)로 구성되는 회로이고, 상기 4 개의 분석 구역은, 도 2에 상단 부분에 표시된 바와 같이, 탑 포치(top porch)에 대응하는 구역 1, 바텀 포치(bottom porch)에 대응하는 구역 2, 상승 천이(rising transition)에 대응하는 구역 3 및 하강 천이(falling transition)에 대응하는 구역 4이다. 실제로, 시스템의 정확도는 상승 및 하강 천이 근처에 중심을 둔 윈도우(FEN1 및 FEN2)의 폭에 따라 좌우된다. 따라서, 하강 천이에 대응하는 윈도우(FEN2)가 좁을수록, 시스템을 더욱 정확해질 것이다.

그러므로 본 발명에 따라 클럭을 복구하는 방법은 클럭(CK)의 상승 및 하강 천이에 대해 디지털 유형의 신호(DATA)에 대한 천이를 분석하는 단계로 구성된다. 위에서 설명된 바와 같이, 이 분석은 분석 구역, 즉 구역 1, 구역 2, 구역 3 및 구역 4를 결정하는 것을 가능하게 하는 윈도우(FEN1 및 FEN2)를 사용함으로써 수행된다. 따라서, 특정한 분석 시간 동안에, 논리 신호(DATA)와 여러 구역들 사이의 위상에 관한 위상 정보는 여러 구역들에서 집합된다(aggregated). 특정한 시간의 종단에서, 집합의 결과는 그것으로부터 임의의 가능한 위상 정정 및/또는 주파수 정정을 추론하기 위해 사용된다. 여러 구역들에 대해 가능한 분할(apportionment)이 도 2에 도시되어 있다. 만약 모든 집합된 정보가, 도 2에서 AR4로 표시된 바와 같이, 구역 4 즉 하강 천이 구역에 존재한다면, 이로부터, 신호(CK)가 논리 신호(DATA)와 동위상에 존재하고 어떠한 동작도 상기 위상에서 수행되지 않는다는 것이 추론된다. 만약 정보가, 도 2에서 AR1로 표시된 바와 같이, 구역 1 즉 탑-포치 구역에만 존재한다면, 이로부터, 위상 감소가 수행되어야 한다는 것이 추론된다. 마찬가지로, 만약 정보가 구역 1(AR1)과 구역 3(DEP3)에 예정된다면, 그러나 누적 합계 레벨은 구역 1(AR1)에서 얻어진다. 그러한 경우는, 또한, 정보가 구역 1과 구역 4에 존재하지만 누적 합계는 구역 1에서 얻어지고, 또는 정보가 구역 1과 구역 4에 존재하면서 누적 합계는 구역 4에서 얻어지고, 또는 그 밖의 정보가 구역3과 구역 1에 존재하면서 누적 합계는 구역 3에서 얻어지는 경우이다. 이것은 어느 한 구역에서 얻어진 누적 합계 레벨에 대해서 ARi로 표시되고, 어느 한 구역에 정보가 존재하는 것에 대해서 DEPi로 표시된다.

역으로, 위상 이동에 있어서의 증가는 다음의 집합 결과가 얻어질 때 수행될 것이다. 정보는 구역 2, 즉 바텀-포치 구역에만 존재한다. 정보가 구역 4와 구역 2에 존재하지만 누적 합계는 구역 2에서 얻어진다. 정보가 구역 2와 구역 3에 존재하고, 누적 합계 레벨은 구역 2에서 얻어진다. 정보가 구역 4와 구역 2에 존재하고, 누적 합계 레벨은 구역 4에서 얻어진다. 정보가 구역 3에만 존재하면 누적 합계 레벨은 그 구역에서 얻어지고, 정보가 구역 2와 구역 3에 존재하면 누적 합계 레벨은 구역 3에서 얻어진다.

주파수 상의 동작은 정보가 두 개의 인접하지 않은 구역에 존재할 때 수행될 것이다. 따라서, 도 2의 하단에 도시된 바와 같이, 누적 합계 레벨을 얻지 않고도 정보가 구역 1과 구역 2에 존재할 수 있거나, 또는 누적 합계 레벨이 구역 2에서 얻어지면서 정보가 구역 1과 구역 2에 존재할 수 있거나, 또는 누적 합계 레벨이 구역 2에서 얻어지면서 정보가 구역 1과 구역 2에 존재할 수 있다. 누적 합계 레벨은 구역 1과 구역 2 모두에서 얻어질 수 있고, 누적 합계 레벨이 얻어지지 않고도 정보가 구역 3과 구역 4에 존재할 수 있다. 누적 합계 레벨이 구역 4에서 얻어지면서 정보가 구역 3과 구역 4에 존재할 수 있다. 누적 합계 레벨이 구역 3에서 얻어지면서 정보가 구역 3과 구역 4에서 존재할 수 있고, 누적 합계 레벨이 구역 3과 4에서 얻어짐으로써 정보가 구역3과 구역 4에 존재할 수 있다.

위의 방법은 상태 머신(state machine)을 사용함으로써 도 3에 도시된 바와 같은 프로그램가능 논리 회로(EPLC)에서 구현될 수 있는데, 상기 상태 머신의 상징적인 도시가 도 4에서 제공된다. 위상 정보의 집합은 4 개의 카운터(CPT Z1, CPT Z2, CPT Z3, CPT Z4)에서 수행되고, 상기 카운터들은 구역마다의 천이의 수를 합한다. 이러한 카운터들은 신호(FEN2 및 FEN1), 클럭 신호(CK) 및 인버팅된 클럭 신호(CKB)를 입력으로서 수신한다. 상기 카운터들은 논리 신호(DATA)를 또한 수신한다. 각각의 카운팅이 상태 머신의 상태(S2)에 의해서 개시되고 승인된다. 이 상태는 정상적인 상황(normal regime)에서 신호(ar 및 incf)의 초기화 상태이다. 이 상태에서, 카운터(디코딩 Z1, 디코딩 Z2, 디코딩 Z3, 디코딩 Z4)의 레벨에서 정보의 집합 승인을 의미하는 ar은 0이고, incf=0이며, 이는 주파수 증가를 결정하는 역할을 하는 펄스가 0으로 재설정되는 것을 의미하고, pwm_dec는 상기 회로(PWM_DEC)의 상태가 이전 상태로 유지되는 것을 의미한다. 누적 합계 레벨이 어느 한 구역에서 얻어지는 것을 의미하는 신호(ARi)는 카운터들(CPT Z1, CPT Z2, CPT Z3 및 CPT Z4) 중 하나가 최종값을 얻음으로써 테스트를 승인하자마자 활성된다. 정보가 구역(i)에 존재한다는 것을 의미하는 신호(DEPi)는, 만약 분석 동안에, 관련 구역과 관련된 카운터가 자신의 초기 상태를 유지하고 있다면, 활성될 것이다. 이 분석은 디코딩 Z1, 디코딩 Z2, 디코딩 Z3, 디코딩 Z4로 참조된 회로에서 수행된다. 다음으로, 테스트 구역은 도 2를 참조하여 설명된 테스트들, 즉 위상을 유지하는 테스트 4, 위상 이동에 있어서 감소를 수행하는 테스트 3, 위상 이동에 있어서 증가를 수행하는 테스트 2, 및 일단 상태(ARi)가 얻어지면 주파수에서 동작을수반하는 테스트 1을 수행하는 것을 가능하게 한다. 그 결과에 따라, 처리는 위상 동작이나 주파수 동작으로 지향될 것이다. 따라서, 도 3에 도시된 바와 같이, 회로, 더 상세하게는 카운터(디코딩 Zi)가 집합 레벨을 얻었을 때, 정보가 인접하지 않는 구역들에 존재한다는 사실에 대응하는 테스트 1로부터의 출력이 timeo=1, incf=1, pwm_dec=pwm_init에 대응하는 상태 머신의 상태(S6)를 통과하는데, 이것은 주파수 정보가 거짓이며 나중에 주파수 상에서 동작을 수행하기 위해서 휴지상태(timeout)가 설정되어 카운터(CPT INCF)에 보내지는 반면, 상태(S5, S4, S3)를 각각 통과하는 테스트 2, 테스트 3 및 테스트 4의 출력은 위상에서의 동작에 대하여 카운트 업 또는 카운트 다운하는 것을 가능하게 하는 회로(PWM DEC)에 보내진다는 것을 의미한다. 더 상세하게, 카운터(디코딩 Zi)가 집합 레벨을 얻어졌을 때, 정보가 인접한 구역들에 존재한다는 것을 의미하는 테스트 2에서 발생한 값은 "업(up)" 카운팅 입력단에 보내지고, 카운터(디코딩 Zi)가 집합 레벨을 얻었을 때, 정보가 인접한 구역들에 존재한다는 것을 의미하는 테스트 3에서 발생한 값은 "다운(down)" 카운팅 입력단에 보내지는 반면에, 카운터(디코딩 Z4)가 집합 레벨을 얻었을 때, 어떠한 정보도 인접한 구역들에 존재하지 않는다는 것을 의미하는 테스트 4에서 발생한 값은 업/다운 카운터(PWM_DEC)의 값을 변경시키지 않는다. 또한, 업/다운 카운터(PWM_DEC)는, 나중에 설명되는 바와 같이, 상태(S1 및 S6)에 의해 자신의 "로드" 입력단에 로딩되고 정보(DATA)에 의해 트리거된다.

더 상세하게, 도 4에 표시된 상태 머신의 여러 상태들(Si)은 다음의 상태들에 대응한다:

S1 : 상태 머신의 초기화 상태. S1은 시스템의 전력을 올림으로써 엑세스된다.

S2 : 정상적인 상황(normal regime)에서 신호(ar 및 incf)의 초기화 상태. 시스템이 S2를 통과할 때마다, ar 및 incf는 0으로 재설정된다.

S3 : 시스템이 이 상태일 때, 위상과 주파수는 정확하다. 휴지 상태가 설정된다.

S4 : 시스템이 이 상태일 때, 주파수 정보는 정확하지만 위상 정보는 정확하지 않다. 위상 이동을 감소시킬 필요가 있다. 휴지 상태가 설정된다.

S5 : 시스템이 이 상태일 때, 주파수 정보는 정확하지만 위상 정보는 정확하지 않다. 그러므로, 위상 이동을 증가시킬 필요가 있다. 휴지 상태가 설정된다.

S6 : 시스템이 이 상태일 때, 주파수 정보는 거짓이고, 휴지 상태가 설정된다.

S7 : 시스템이 이 상태일 때, 신호(ar)는 1로 설정되고 신호(incf)는 0으로 설정된다. 카운터(pwm_dec[])는 자신의 이전 상태로 유지된다.

S8 : 시스템이 이 상태일 때, 신호(ar)는 1로 설정되고 신호(incf)는 0으로 설정된다. 카운터(pwm_dec[])는 자신의 이전 상태로 유지된다. 실제로, 이 상태는 S7과 중복되며 삭제될 수 있다.

본 발명에 따라, 위상의 감시는 펄스 폭 변조 즉 PWM을 사용함으로써 수행된다. EPLC 회로(5)에 의해 생성된 신호(PWM_OUT)는 가변적인 듀티율(duty ratio)을 갖는다. DC 성분은 알려진 방식에 따라 저항(R10)과 커패시터(C10)로 구성되는 회로(10)와 같은 저역 필터에 의해 이 신호로부터 추출된다. 그러므로, 필터(10)의 출력단에서의 결과는 신호의 듀티율에 정비례하는 DC 전압이다. 펄스 폭 변조 회로 대신에, 직렬 디지털/아날로그 변환기를 사용하는 것이 또한 가능하다. 따라서, 듀티율의 변경은 샘플링 신호(H IN)의 중복 임계치의 변경을 유도하고 PLL(1)의 출력단에서 신호의 위상 변경으로서 명확해진다. 도 3에 도시된 바와 같이, PWM 신호는 두 개의 카운터, 즉 업/다운 카운터(PWM_DEC)와 일예로 0과 768 사이를 카운팅하고 클럭(CK)에 의해 초기화되는 독립 카운터인 카운터(PWM_CPT)의 도움으로 생성된다. 업/다운 카운터(PWM_DEC)는 범위 0/255를 커버한다. 상기 업/다운 카운터는 상태(S1)로 개시할 때와 상태 머신이 상태(S6)를 통과할 때마다 초기화된다. 상술된 바와 같이, 상태(S4 또는 S5)의 활성은 각각 카운터의 이전 값에 대한 증가나 감소를 결정한다. 카운터의 스위칭율은 DATA 신호와 동기화되고, 그것의 최대 주기는 분석 및 휴지 상태 시간의 누적 합계이다. 상태(S3)를 통과함으로써 이전 값이 유지되도록 야기하고, 상태(S6)를 통과함으로써 초기화 값, 즉 50%의 듀티율로의 복귀를 발생시킨다. 이러한 재중앙맞춤(recentring)은, 특히 카운터가 255에 위치하고 증가가 상기 카운터를 0 상태로 되돌릴 때인 불안정한 상태에 의해 명확하게 될 종단을 향하여 위치하는 것을 회피하는 것을 가능하게 한다. 회로(PWM_DEC 및 PWM_CPT)에서 발생한 신호는 비교기(COMP1)에 입력으로 보내지고, 상기 비교기의 출력은 회로(T)로 보내지며, 상기 회로(T)는 카운터(PWM_CPT)가 상태 256을 얻었을 때 신호(PWM_OUT)를 1레벨로 설정하는 디코딩 회로(DEC1)로부터의 출력을 자신의 다른 입력단에서 수신한다. 신호(PWM_OUT)는, 다음의 상황들이 동시에 유지될 때,즉 카운터(PWM_CPT)의 MSB가 1이고 카운터(PWM_CPT)와 카운터(PWM_DEC)의 하위 7 비트들(7 low-order bits)이 동등할 때, 0으로 되돌아간다. 회로(T)는 위상 이동기에 각각의 변경을 적용하기 위한 시간을 갖는 방식으로 신호(PWM_OUT)의 휴지 상태에 영향을 끼칠 수 있다.

본 발명에 따라, 주파수는 PLL(1) 역할을 하는 분할기의 여러 포인트들을 변경함으로써 감시될 것이다. EPLC 회로(5)에서, 주파수의 관리는 두 카운터(CPT PLL 및 CPT INCF)를 사용하여 수행된다. 카운터(CPT PLL)는, 도시된 실시예에서, 범위(0, 1279)를 커버하고, 클럭(CK)의 각 천이에 따라 이동한다. 상기 카운터(CPT PLL)에는 상태(S1)가 로딩된다. 카운터(CPT INCF)는 본 발명의 바람직한 실시예에서 범위(0,127)를 커버한다. 상기 카운터(CPT INCF)는 상태(S1)로 동작 개시가 초기화되고, 그것의 스위칭율은 DATA 신호와 동기화되며, 그것의 최대 주기는 분석과 휴지 상태 시간의 누적 합계일 것이다. 이미 설명된 바와 같이, 카운터(CPT INCF)는 테스트 1에서 발생한 상태(S6)가 활성됨으로써 생성된 펄스(INCA)에 의해서 증가된다.

본 발명에서, 주파수 검색은 위상 검색의 원리와는 다른 원리를 따른다. 위상 검색에서는 일종의 슬래빙(slaving)이 수행되고, 반면에 주파수 검색은 경험적인 유형이다. 출발 포인트는 포착(capture)의 범위 중 최소값에 대응하는 값이다. 카운터(CPT INCF)는 위상 기준이 충족될 때까지 증가된다. 또한, 카운터(CPT PLL)는 다음의 상황, 즉 카운터(CPT PLL)의 4개의 MSB가 "1000"이고, 카운터(CPT PLL)와 카운터(CPT INCF)의 하위 6 비트들이 동등할 때 0으로 재설정되며, 상기 동등상태는 카운터(PWM CPT)의 각 사이클에서 충족된다. 단지 카운터(PWM_DEC)에 대해서와 같이, 카운터(CPT INCF)의 상태에 대한 각각의 변경은 휴지 상태 시간에 대응하는 최소 시간 동안에 유지되고, 그러므로 이것은 각각의 변경을 분할기에 적용하는 것을 가능하게 한다. 또한 도 3에 도시된 바와 같이, 카운터(CPT PLL)의 출력은 클럭(CK)을 입력으로 또한 수신하는 디코딩 회로(DEC2)의 입력단에 보내지고, 비교기(COMP2)의 입력단에 보내지는데, 상기 비교기(COMP2)의 다른 입력단에서는 상술된 비교 동작을 수행하는 방식으로 회로(CPT INCF)로부터의 출력을 수신한다. 비교기(COMP2)는 또한 클럭(CK)을 수신한다. 비교기(COMP2)로부터의 출력은 카운터(CPL PLL)의 인버팅된 입력단에 보내진다. 또한, 디코딩 회로(DEC2)의 출력단에서는 신호(H LOCK), 즉 PLL 비교 신호를 제공하는데, 상기 PLL 비교 신호는 카운터(CPT PLL)가 0 상태를 얻는 레벨까지 통과시킨다. 이 신호의 재발은 카운터(CPT PLL)의 한 사이클의 지속 기간에 직접 관련된다. 또한, 도 3의 EPLC 회로는 상태(S8)를 생성하는 것을 가능하게 하는 회로를 포함한다. 상태(S8)는, 도 4에 도시된 바와 같이, 휴지 상태가 경과되었을 때 S2로 되돌아가는 것을 가능하게 한다. 이 상태 동안에, 클럭 정보(H)는, EPLC 회로의 입력단에서, 신호(FH)를 출력으로 제공하는 적분기(11)에 보내진다. 이 신호는 상태(S3, S4, S5, S6)에 따라 초기에 로딩되는 휴지 상태 회로에 보내진다. 휴지 상태 회로로부터의 출력 신호는 클럭(CK)을 입력으로서 또한 수신하는 디코딩 회로(DEC3)에 보내진다. 디코딩 회로의 출력은 신호(DATA CK)에 의해 스위칭되는 D 플립-플롭에 보내지고, 또한, 디코딩 회로의 출력은 휴지 상태 회로의 입력단으로 궤환된다.

여러 변경 및 개선이 상술된 시스템에서 이루어질 수 있다. 따라서, 테스트의 승인은 집합 카운터들 중 하나가 일예로 768의 값으로 고정되는 값(VAL END)을 얻었을 때 획득된 상태(ARi)에 좌우된다. 이 경우에, 시스템의 로크-온(lock-on) 시간을 결정하는 것이 가능하다. 이 시간은 다음의 등식으로 제공된다:

여기서, F는 정확한 주파수를 획득하는데 필요한 증가의 수를 나타내고, P는 정확한 위상을 획득하는데 필요한 증가의 수를 나타낸다.

∑T_D는 768개의 데이터를 획득하는데 필요한 시간을 나타낸다.

실제로, 최대 수렴 시간은 이미지마다 단지 하나의 포인트가 존재할 때 획득될 것이다. 50 Hz의 이미지 주파수와 최대의 주파수 및 위상 보상 스팬(span)에 놓인 포인트 주파수에 대해서, 시간(T)은 72분이다. 이 시간은 입력 비트율의 함수에 따라 값(VAL END)을 적응시킴으로써, 즉 한 이미지 동안에 이벤트를 카운팅함으로써 상당히 감소될 수 있다. 또한, 이미지마다 하나의 포인트만이 존재하는 경우에, 비록 주파수가 정확하지 않더라도, 위상 수렴 기준을 따르는 것이 가능할 것이다. 더 양호한 수렴을 위한, 간단한 해결책은 정보의 상승 에지와 또한 하강 에지를 사용하는 것에 있다. 이 경우에, 정확도는 펄스의 폭에 의해 좌우되고, 따라서 이벤트의 라인-방식 위치에 좌우된다.

또한, 표준의 검출을 통해, 즉 이미지마다 라인의 수를 카운팅함으로써, 획득된 주파수가 목표 보상 스팬(target compensation span)의 하부 한계에 있도록하기 위해서, 카운터(CPT PLL)를 초기 값으로 미리 설정하는 것이 가능하다. 그러므로, 이 동작은 수렴 속도를 최적화시키고 불충분한 샘플링이나 과다한 샘플링의 현상을 제한하는 것을 가능하게 한다.

전술한 관점에서 볼 때, 첨부된 청구 범위에 의해 정의된 바와 같이 본 발명의 사상과 범주를 벗어나지 않으면서 다양한 변형이 이루어질 수 있으며, 따라서 본 발명은 제공된 실시예들로 한정되지는 않는다는 것이 당업자들에게 자명할 것이다.

Claims

디지털 유형의 신호를 샘플링하는 동안에 클럭을 복구하는 방법으로서, 상기 샘플링 클럭은 정해진 주파수에 정수 즉 "분할 등급(division rank)"을 곱하는 위상-동기 루프 즉 PLL로부터 생성되고, 상기 방법은,

· 상기 샘플링 클럭의 한 주기 동안에, 선택된 유형의 천이(transition)에 각각 대응하는 수 개의 구역을 공식화하는 단계(formulating)(6)와,

· 상기 샘플링 클럭의 상승 및 하강 천이에 대해 상기 디지털 유형의 신호에 대한 천이를 분석하는 단계(5)와,

· 상기 대응 구역에서 상기 분석 결과를 집합시키는 단계(aggregating)와,

· 집합체들(aggregates)의 함수에 따라, 상기 샘플링 클럭의 위상 및/또는 주파수의 변경이 수행될 필요가 있는지 없는지 여부를 결정하는 단계(10, 9)를 통해, 상기 샘플링 클럭의 선택된 유형의 천이가 상기 디지털 유형의 신호의 동일한 유형의 천이와 동위상에 있는지를 결정하는 방식으로, 상기 샘플링 클럭에 대해 상기 디지털 유형의 신호의 상대적인 위치를 비교하는 단계를 포함하는 것을 특징으로 하는, 클럭을 복구하는 방법.
제 1항에 있어서, 상기 분석 단계가 상기 디지털 유형의 신호를 논리 신호로 정형(shaping)하는 단계 이후에 오는 것을 특징으로 하는, 클럭을 복구하는 방법.
제 1항과 제 2항 중 어느 한 항에 있어서, 상기 선택된 유형의 천이는 상기 하강 천이인 것을 특징으로 하는, 클럭을 복구하는 방법.
제 1항 내지 제 3항 중 임의의 한 항에 있어서, 4 개의 구역이 공식화되며, 하나의 구역은 상승 천이에 대응하고, 하나의 구역은 하강 천이에 대응하고, 하나의 구역은 탑 포치(top porch)에 대응하고, 하나의 구역은 바텀 포치(bottom porch)에 대응하는 것을 특징으로 하는, 클럭을 복구하는 방법.
제 1항 내지 제 4항 중 임의의 한 항에 있어서, 상기 분석은 상기 샘플링 클럭의 상기 상승 및 하강 천이에 각각 대응하는 두 개의 윈도우(window)의 도움으로 수행되는 것을 특징으로 하는, 클럭을 복구하는 방법.
제 1항 내지 제 5항 중 임의의 한 항에 있어서, 상기 집합의 결과는:

a) 모든 정보는 상기 선택된 유형의 천이에 대응하는 상기 구역에 존재하고, 상기 디지털 유형의 신호는 상기 샘플링 클럭과 동위상 및 동주파수에 존재한다;

b) 상기 정보는 두 개의 인접하지 않은 구역에 존재하고, 상기 디지털 유형의 신호와 상기 샘플링 클럭 사이에는 주파수 에러가 존재한다;

c) 상기 정보는 선택된 유형의 천이에 대응하는 상기 구역과는 다른 단일 구역이나 두 개의 인접한 구역에 존재하고, 상기 디지털 유형의 신호와 상기 샘플링 클럭 사이에는 위상 에러가 존재한다는 사실에 따라 사용되는 것을 특징으로 하는,클럭을 복구하는 방법.
제 6항에 있어서, 두 개의 서로 다른 구역에서의 정보의 상대적인 값이나 상기 선택된 유형의 천이에 대응하는 상기 구역과는 다른 어느 한 구역에서의 정보의 값은 상기 샘플링 클럭에 적용될 위상 정정이나 주파수 정정의 인식(sense) 및 그 크기를 결정하는 것을 특징으로 하는, 클럭을 복구하는 방법.
제 1항 내지 제 7항 중 임의의 한 항에 따른 방법을 구현하기 위한 장치로서, 상기 장치는,

디지털 유형의 신호뿐만 아니라 여러 구역의 위치를 결정하기 위한 신호를 입력으로서 수신하는 소거형 프로그램가능 전자 회로(erasable programmable electronic circuit)를 포함하고,

상기 소거형 프로그램가능 전자 회로는 펄스 폭 변조 회로에 보내진 위상 에러 신호를 출력으로서 전달하고, 상기 펄스 폭 변조 회로의 출력은 PLL에서 작용(act on)하는 것을 특징으로 하는, 방법을 구현하기 위한 장치.
제 8항에 있어서, 상기 여러 구역의 상기 위치를 결정하기 위한 신호는 상기 PLL에서 발생한 신호를 처리하는 조합 논리 회로에 의해 획득되는 것을 특징으로 하는, 방법을 구현하기 위한 장치.