JP4340390B2

JP4340390B2 - ディジタル形式の信号のサンプリング中にクロック再生する方法

Info

Publication number: JP4340390B2
Application number: JP2000563029A
Authority: JP
Inventors: ジュエ，ピエリック
Original assignee: Thomson Multimedia SA
Current assignee: Technicolor SA
Priority date: 1998-07-30
Filing date: 1999-07-20
Publication date: 2009-10-07
Anticipated expiration: 2019-07-20
Also published as: US6856659B1; EP1101316A1; JP2002521961A; KR100701970B1; FR2781943A1; FR2781943B1; EP1101316B1; KR20010099604A; WO2000007324A1

Description

【０００１】
本発明は、ディジタル形式の信号のサンプリング中にクロック再生する方法に関し、特に、グラフィックカードのようなコンピュータ装置から発生するビデオ信号のサンプリング中に、クロックを再生することが可能な方法に関する。
【０００２】
ビデオ信号のサンプリングは既知である。それは、シャノン−ナイキスト定理を使用する。この定理によれば、信号の通過帯域が例えば、[０，Ｆｍａｘ]のような周波数領域に制限されているときには、サンプルから信号を再生できるためには、２ｘＦｍａｘの最小周波数で信号をサンプリングすれば必要十分である。この制約は、サンプリング前に信号のスペクトラムを制限するための低域通過フィルタの採用を通して明らかとされる。この場合には、サンプリング処理では、クロック信号の位相は重要ではない。確かに、同じ周波数であるが位相がシフトした２つのクロックによりサンプルされる１つのそして同じ信号は、一定の遅延内で同じ情報を含む。
【０００３】
コンピュータ装置から発生するビデオ信号即ち、ディジタルオリジンの信号をサンプルする必要があるときには、そのようではない。確かに、これらの信号のスペクトラムは非常に広くかつ、最も高く可能な解像度で表示されることが意図されている。従って、精密さの損失が生じるであろうから、通過帯域は制限されるべきではない。この種の信号がサンプリング段階を有する装置へ注入される必要がある場合には、以下の問題に直面する。
【０００４】
−通過帯域を制限するために入力信号がフィルタされかつナイキスト基準を満たす場合には、急峻な遷移を示すディジタル形式の信号へのフィルタの応答は、文字のシャープさにかなり有害である過発振を出現させる。
【０００５】
−過発振を避けるために入力信号が僅かにフィルタされている場合には、周波数成分に与えられる減衰は、同様に有害な周波数スペクトルエイリアスを避けるためには不充分である。
【０００６】
−入力信号が前フィルタ無しにサンプルされる場合には、信号を発生するのに役立つ正確な周波数ばかりでなく、各ポーチの真中に対応するサンプリング位相も適用することが避けられない。
【０００７】
この領域には予め定義された固定の標準がないので、問題は、更に複雑である。確かに、グラフィックカードから発生するビデオ信号の表示に関しては、ソースのライン当りのアクティブな画素の数と、ソースの画像当りのアクティブなラインが定義されているだけである。従って、ライン当りの全画素数、全ライン数及び、画像周波数と画素周波数は標準化されていない。同様に、同期クロックのエッジに対する第１のアクティブな画素の位相は、ライン毎にも画像毎にも定義されていない。
【０００８】
従って、本発明の目的は、ディジタル形式の信号のサンプリングの場合に、特にコンピュータ形式の装置から生じるビデオ信号の場合に、サンプリングクロックの周波数と位相のパラメータを自動的に再生することが可能な方法を提案することである。
【０００９】
本発明は、正しくサンプルされるためには、入力する情報は１つのエッジと特にサンプリングクロックの立下りエッジと位相が合っていなければならず、１つのそして同じラインの種々の点でこれらの基準の実現は周波数の正しい値を意味する。
【００１０】
本発明の主題は、サンプリングクロックが整数又は”除算等級”により所定の周波数を乗じる”位相ロックループ又はＰＬＬから発生される、ディジタル形式の信号のサンプリング中にクロック再生する方法であって、サンプリングクロックの選択された形式の遷移は、ディジタル形式の信号の同じ形式の遷移と位相が合っているか否かを決定するために、
−サンプリングクロックの周期にわたり、選択された形式の遷移に対応するゾーンの幾つかのゾーンを作り、
−サンプリングクロックの立ち上りと立下りの遷移に関してディジタル形式の信号の遷移を分析し、
−対応する領域内で分析結果を集合し、
−集合の関数として、サンプリングクロックの周波数及び／又は位相の変更が行われることが必要か否かを決定することにより、
サンプリングクロックに関してディジタル形式の信号の相対位置を比較するステップを有することを特徴とする方法である。
【００１１】
本発明の他の特徴に従って、分析するステップは、ディジタル形式の信号を論理信号に整形するステップにより先行される。
【００１２】
好ましくは、選択された形式の遷移は立下り遷移である。
【００１３】
好適な実施例に従って、遷移の分析を行うために、4つのゾーンが作られ、１つのゾーンは立ち上り遷移に対応し、１つのゾーンは立ち下がり遷移に対応し、１つのゾーンはトップポーチに対応し、かつ１つのゾーンはボトムポーチに対応し、分析は、サンプリングクロックの立ち上りと立下り遷移にそれぞれ対応する２つの窓の助けで行われる。
【００１４】
集合の結果は、
ａ）全ての情報が選択された形式の遷移に対応するゾーン内にある場合には、ディジタル形式の信号は位相が合っておりかつサンプリングクロックと周波数が合っており、
ｂ）情報が２つの非隣接ゾーンにある場合には、ディジタル形式の信号とサンプリングクロック間に周波数誤差があり、
ｃ）情報が２つの隣接ゾーン又は選択された形式の遷移に対応するゾーンと異なる単一のゾーンにある場合には、ディジタル形式の信号とサンプリングクロック間に位相誤差があるように使用されることが好ましい。
【００１５】
２つの異なる領域内の情報の相対値又は、選択された形式の遷移に対応するゾーンと異なるゾーン内の情報の値は、サンプリングクロックに与えられる位相補正又は周波数補正の方向と振幅を決定する。
【００１６】
本発明は、上述の方法を実行するための装置にも関し、この装置は本質的に、入力としてディジタル形式の信号の受信する消去可能なプログラム可能な電子回路と、種々のゾーンの位置を決定するための信号を、前記消去可能なプログラム可能な電子回路へ送る窓発生回路とを有し、前記消去可能なプログラム可能な電子回路は、出力として、出力がＰＬＬに基づいて動作するパルス幅変調回路へ送られる位相誤差信号を送る。
【００１７】
本発明の他の特徴と優位点は、図を参照して、実行の好適なモードを読めば、明らかとなろう。
【００１８】
図の説明を簡単にするために、同一の構成要素は同一の記号を付す。
【００１９】
図１に示す回路は、入力情報即ちディジタル形式ＤＡＴＡＩＮの信号の位置を、位相ロックループ又はＰＬＬ１から発生するクロックＣＫに関して分析することが可能である。この分析を使用するために、ディジタル形式ＤＡＴＡＩＮの信号は、既知の方法で増幅器を含む受信回路２へ送られる。回路２の出力では、ディジタル形式の信号は、特にＴＴＬ形式の信号の論理信号を得るために整形される。整形回路は特に、キャパシタＣ３と抵抗Ｒ３の既知の方法で構成される微分器３を有する。キャパシタＣ３は受信回路２の出力と微分器３の出力間に直列に配置され、抵抗Ｒ３は微分器３の出力点とグランド間に配置される。微分器には、正の入力には微分器３からの出力を受けそして負の入力には０Ｖに近い正の電圧で固定された比較電圧Ｖ_{ｔｈｒｅｓｈ}受ける比較器ＣＯＭＰ４で本質的に構成された整形回路が続く。更に、Ｖ_{ｔｈｒｅｓｈ}に等しいレベルの微分器から生じる信号の存在で、比較器を時機を失してトリガするのを防ぐために、比較器ＣＯＭＰ４の反転出力は、抵抗Ｒ４により前記比較器の正の入力帰還される。整形回路４から発生する論理信号ＤＡＴＡは、分析回路又は、消去可能なプログラム可能な論理回路ＥＰＬＤ５へ送られる。この回路は以後詳細に説明する。
【００２０】
更に、位相ロックループ又はＰＬＬ１は、同期信号ＨＩＮを受信する。この同期信号は、本質的にＦＥＴトランジスタＴ７と前記トランジスタの出力に並列に配置されたキャパシタＣ７を有する既知の形式の受信回路７を通過する。このように、信号ＨＩＮは、前記トランジスタＴ７を介してキャパシタを充電し、そして、８で示される信号が出力で得られ、信号の立ち上りエッジは、キャパシタの電荷のイメージの、指数形状を有する。この信号８は、比較器ＣＯＭＰ９よりなる整形回路９の入力へ送られる。この信号８は、比較器の負の端子に与えられ、一方、正の端子は、入力としてＰＷＭ（”パルス幅変調”）信号を受信するフィルタ回路１０から生じる信号を受信する。その信号の取得は以後説明する。このように、比較器ＣＯＭＰ９の正の入力に向けた信号の変化は、ＰＬＬ１への基準信号として働く信号を遅延させることを可能とし、それによりクロックＣＫの位相を変更する。ＰＬＬ１は、位相比較器と電圧制御発振器又はＶＣＯを統合する従来の回路である。ＰＬＬ１の出力には、分析ゾーン即ち、窓を作ることが可能な回路６が設けられる。この回路はＥＰＬＤ５に集積されることも可能である。回路６は、遅延回路Ｄと種々の論理ゲートからなりクロックＣＫから組み合わせ論理で窓ＦＥＮ１とＦＥＮ２を発生しそして、図２の上部に示すように４つの分析ゾーン即ちトップポーチに対応するゾーン１、ボトムポーチに対応するゾーン２、立ち上り遷移に対応するゾーン３及び、立ち下がり遷移に対応するゾーン４を生成することが可能である。実際に、システムの正確さは、立ち上りエッジと立下りエッジ遷移がおおよそ中心となる窓ＦＥＮ１とＦＥＮ２の幅に依存する。このように、立下り遷移に対応する窓ＦＥＮ２が狭くなればなるほど、システムは更に正確となる。
【００２１】
それゆえ、本発明に従ったクロック再生法は、クロックＣＫの立ち上り及び立下り遷移に関して、ディジタル形式の信号ＤＡＴＡの遷移を分析することよりなる。上述のように、この分析は、分析ゾーン即ちゾーン１、ゾーン２、ゾーン３及びゾーン４を決定することが可能な窓ＦＥＮ１とＦＥＮ２を使用して行われる。このように、所定の分析期間中に、論理信号ＤＡＴＡと種々のゾーン間の位相に関する位相情報は、種々のゾーンで集合される。規定の時間の最後で、可能な位相補正及び／又は周波数補正をそれより推論するために、集合の結果は利用される。種々のゾーンへの可能な配分を図２に示す。ゾーン４に集合された全ての情報、即ち、立下り遷移のゾーンは、図４のＡＲ４に示されるように、これから、信号ＣＫは論理信号ＤＡＴＡと位相が合っており、位相に何も動作が行われないことが推論できる。情報がゾーン１のみにある場合には、即ちトップポーチゾーンのみにある場合には、図２のＡＲ１により示されるように、位相の減少が行われなければならないことが推論される。同様に、情報がゾーン１（ＡＲ１）とゾーン３（ＤＥＰ３）にあるが、しかし、累積合計のレベルがゾーン１（ＡＲ１）で達成されている場合がある。情報がゾーン１とゾーン４にあるが、しかし、累積合計のレベルがゾーン１で達成されている場合、又は、情報がゾーン１とゾーン４にあるが、しかし、累積合計のレベルがゾーン４で達成されている場合、又は、情報がゾーン３とゾーン１にあるが、しかし、累積合計のレベルがゾーン３で達成されている場合がある。これは、ゾーンで得られた累積合計に対してＡＲｉにより記号を付し、そして、ゾーン内の情報の存在に対してＤＥＰｉにより記号を付す。
【００２２】
逆に、集合の以下の結果が得られたときには、位相シフトの増加が行われる。情報がゾーン２内にのみある場合、即ち、ボトムポーチゾーンにある場合。情報がゾーン４とゾーン２にあるが、しかし、累積合計のレベルがゾーン２で達成されている場合。情報がゾーン２とゾーン３にあるが、しかし、累積合計のレベルがゾーン２で達成されている場合。情報がゾーン４とゾーン２にあるが、しかし、累積合計のレベルがゾーン４で達成されている場合。情報がゾーン３のみにあり累積合計のレベルがこのゾーンで達成されている場合及び、情報がゾーン２とゾーン３にあるが、しかし、累積合計のレベルがゾーン３で達成されている場合である。
【００２３】
情報が非隣接ゾーンにある場合には周波数に関する動作が行われる。このように、図２の下側に示されているように、情報は累積合計のレベルが達成されること無くゾーン１とゾーン２にある可能性があり又は、情報は累積合計のレベルがゾーン２で達成されてゾーン１とゾーン２にある可能性があり又は、情報は累積合計のレベルがゾーン２で達成されてゾーン１とゾーン２にある可能性がある。累積合計のレベルはゾーン１とゾーン２の両方で達成されることができ、情報は累積合計のレベルが達成されずにゾーン１とゾーン３にある可能性がある。情報は累積合計のレベルがゾーン４で達成されてゾーン３とゾーン４にある可能性がある。情報は累積合計のレベルがゾーン３で達成されてゾーン３とゾーン４にある可能性がありそして、情報は累積合計のレベルがゾーン３とゾーン４で達成されてゾーン３とゾーン４にある可能性がある。
【００２４】
この方法は、図４に記号的表現が与えられるステートマシンを使用して図３に示されるようなプログラム可能な論理回路ＥＰＬＤ内で実行されても良い。位相情報の集合体は、ゾーン当りの遷移の数を集合する４つのカウンタＣＰＴＺ１，ＣＰＴＺ２，ＣＰＴＺ３，ＣＰＴＺ４で行われる。これらのカウンタは、入力として、信号ＦＥＮ１とＦＥＮ２、クロック信号ＣＫ及び、反転されたクロック信号ＣＫＢを受信する。それらは、論理信号ＤＡＴＡも受信する。各カウントは、ステートマシンの状態Ｓ２により初期化され権限を与えられる。この状態は、通常の様式の信号ａｒとｉｎｃｆの初期化状態である。この状態では、カウンタＤＥＣＯＤＡＧＥＺ１、ＤＥＣＯＤＡＧＥＺ２、ＤＥＣＯＤＡＧＥＺ３、ＤＥＣＯＤＡＧＥＺ４の権限を意味するａｒは、ゼロで、ｉｎｆｃ＝０であり、そして、周波数増加を決定するのに働くパルスは０にリセットされることを意味し、かつ、ｐｗｍ＿ｄｅｃは回路ＰＷＭ＿ＤＥＣは前の状態で維持されることを意味する。累積合計のレベルがゾーン内で達成されたことを意味する信号ＡＲｉは、カウンタＣＰＴＺ１，ＣＰＴＺ２，ＣＰＴＺ３，ＣＰＴＺ４の１つが最終値に達するとすぐに活性化され、これによりテストに権限を与える。情報がゾーンｉに存在することを意味する信号ＤＥＰｉは、分析中に関連するゾーンに関連するカウンタがその初期状態のままである場合には、活性化される。この分析はＤＥＣＯＤＡＧＥＺ１、ＤＥＣＯＤＡＧＥＺ２、ＤＥＣＯＤＡＧＥＺ３、ＤＥＣＯＤＡＧＥＺ４として参照される回路内で行われる。続いて、テストゾーンは、図２を参照して述べるテスト即ち、位相を維持するＴＥＳＴ４、位相シフトの減少を行うＴＥＳＴ３、位相シフトの増加を行うＴＥＳＴ２及び、状態ＡＲｉが達成されると周波数に関する動作に関係するＴＥＳＴ１を実行することを可能とする。結果により、処理は、位相動作又は、周波数動作のいずれかに向けられる。このように、図３に示されているように、回路特にカウンタＤＥＣＯＤＡＧＥＺｉが集合レベルに達したときには情報は隣接していないゾーン内に存在するということに対応するＴＥＳＴ１からの出力は、ｔｉｍｅｏ＝１，ｉｎｃｆ＝１，ｐｗｍ＿ｄｅｃ＝ｐｗｍ＝ｉｎｉｔに対応するステートマシンの状態Ｓ６を通り、これは周波数情報は誤っておりそしてタイム合うとが設定されかつの地位周波数に関する動作を実行するカウンタＣＰＴＩＮＦＣＦへ送られることを意味し、一方、それぞれの状態Ｓ５，Ｓ４，Ｓ３を通したＴＥＳＴ２、ＴＥＳＴ３及び、ＴＥＳＴ４の出力は、位相の動作に関してカウントアップ又はカウントダウンすることを可能とする回路ＰＷＭＤＥＣへ送られる。特に、カウンタＤＥＣＯＤＡＧＥＺｉが集合レベルに達したときには情報は隣接しているゾーン内に存在するということを意味するＴＥＳＴ２から生じる値は、”アップ”カウント入力へ送られ、カウンタＤＥＣＯＤＡＧＥＺｉが集合レベルに達したときには情報は隣接しているゾーン内に存在するということを意味するＴＥＳＴ３から生じる値は、”ダウン”カウント入力へ送られ、一方、カウンタＤＥＣＯＤＡＧＥＺ４が集合レベルに達したときには隣接しているゾーン内に情報は存在しないということを意味するＴＥＳＴ４から生じる値は、アップ／ダウンカウンタＰＷＭ＿ＤＥＣの値を変更しない。更に、アップ／ダウンカウンタＰＷＭ＿ＤＥＣは、状態Ｓ１とＳ６により”ロード”入力にロードされ、そして、以下に説明する情報ＤＡＴＡによりトリガされる。
【００２５】
更に詳しくは、図４に示されたステートマシンの種々の場多Ｓｉは、以下の状態に対応する。
【００２６】
Ｓ１：ステートマシンの初期化状態。Ｓ１は電源投入システムによりアクセスされる。
【００２７】
Ｓ２：通常の様式での、信号ａｒとｉｎｃｆの初期化状態。毎回、システムはＳ２を通り、ａｒとｉｎｃｆはゼロにリセットされる。
【００２８】
Ｓ３：システムがこの状態にあるときには、位相と周波数情報は正しい。タイムアウトが設定される。
【００２９】
Ｓ４：システムがこの状態にあるときには、周波数情報は正しいが、位相情報は正しくない。位相シフトを減少する必要がある。タイムアウトが設定される。
【００３０】
Ｓ５：システムがこの状態にあるときには、周波数情報は正しいが、位相情報は正しくない。位相シフトを増加する必要がある。タイムアウトが設定される。
【００３１】
Ｓ６：システムがこの状態にあるときには、周波数情報はは正しくなく、そして、タイムアウトが設定される。
【００３２】
Ｓ７：システムがこの状態にあるときには、信号ａｒは１に設定されそして、ｉｎｃｆは０に設定される。カウンタｐｗｍ＿ｄｅｃ[]は、前の状態に維持される。
【００３３】
Ｓ８：システムがこの状態にあるときには、信号ａｒは１に設定されそして、ｉｎｃｆは０に設定される。カウンタｐｗｍ＿ｄｅｃ[]は、前の状態に維持される。実際にこの状態はＳ７と冗長であり、削除可能である。
【００３４】
本発明に従って、位相のモニタはパルス幅変調又はＰＷＭを使用して行われる。ＥＰＬＤ回路５により発生された信号ＰＷＭ−ＯＵＴは可変のデューティー比を有する。ＤＣ成分はこの信号より、抵抗Ｒ１０とキャパシタＣ１０の既知の方保で構成する回路のような低域通過フィルタ１０により抽出される。フィルタ１０の出力での結果は、それゆえに、信号のデューティ比に直接的に比例するＤＣ電圧である。パルス幅変調回路の代わりに、シリアルディジタル／アナログ変換器を使用することも可能である。このように、デューティ比の変更は、サンプリング信号ＨＩＮのオーバーラップしきい値の変更を起こし、ＰＬＬ１の出力で、信号の位相の変更として現れる。図３に示すように、ＰＷＭ信号は、アップ／ダウンカウンタＰＷＭ＿ＤＥＣと、例えば、クロックＣＫにより初期化され、かつ０と７６８間でカウントするフリーカウンタであるカウンタＰＷＭ＿ＣＰＴの、２つのカウンタの助けで発生される。アップ／ダウンカウンタＰＷＭ＿ＤＥＣは、葉に０／２５５で動作する。アップ／ダウンカウンタＰＷＭ＿ＤＥＣは、状態Ｓ１の開始で初期化され、そして、毎回、ステートマシンは状態Ｓ６を通過する。上述のように、状態Ｓ４又は、Ｓ５の活性化は、それぞれ、カウンタの前の値をそれぞれ増加又は、減少を決定する。カウンタの切換レートは、ＤＡＴＡ信号に同期し、そして、その最大周期は、分析の累積合計とタイムアウト時間に同期する。状態Ｓ３を通ることは、前の値を維持し、状態Ｓ６を通ることは、初期値即ち、５０％のデューティー比に戻ることを起こす。この最中央化は、特に、カウンタが２５５に位置し、そして、増加は０状態に戻るときに、状態の不安定さにより現れうる終端に向かって位置されることを避けることを可能とする。回路ＰＷＭ＿ＤＥＣとＰＷＭ＿ＣＰＴから発生する信号は、入力として、比較器ＣＯＭＰ１へ送られる。比較器ＣＯＭＰ１の出力は、回路Ｔへ送られ、回路Ｔの他の入力は復号回路ＤＥＣ１からの出力を受ける。復号回路ＤＥＣ１は、カウンタＰＷＭ＿ＣＰＴが状態２５６に達すると、信号ＰＷＭ＿ＯＵＴを１レベルに設定する。信号ＰＷＭ＿ＯＵＴは以下の条件即ち、カウンタＰＷＭ＿ＣＰＴが１に等しくかつ、カウンタＰＷＭ＿ＣＰＴの７つの低次ビットとカウンタＰＷＭ＿ＤＥＣが等しい場合が、同時に成り立つときに０に戻る。回路Ｔは、位相器へ時間の各変更をを与えるようにして、信号ＰＷＭ＿ＯＵＴのタイムアウトに影響を及ぼすことが可能である。
【００３５】
本発明に従って、周波数はＰＬＬ１に対して働く分割器の幾つかの点を変更することにより監視される。ＥＰＬＤ回路５内では、周波数の管理は２つのカウンタＣＰＴＰＬＬとＣＰＴＩＮＣＦを使用して行われる。カウンタＣＰＴＰＬＬは、実施例では、範囲０，１２７９をカバーし、そして、クロックＣＫの各遷移で変化する。カウンタＣＰＴＰＬＬは、状態ＤＳ１でロードされる。本発明の実施例では、カウンタＣＰＴＩＮＣＦは、０，１２７をカバーする。カウンタＣＰＴＩＮＣＦは、状態Ｓ１の開始で初期化され、カウンタの切換レートは、ＤＡＴＡ信号に同期し、そして、その最大周期は、分析の累積合計とタイムアウト時間に同期する。上述のように、カウンタＣＰＴＩＮＣＦは、ＴＥＳＴ１から生じる状態Ｓ６の活性化により発生されたパルスＩＮＣＡにより増加される。
【００３６】
本発明では、周波数サーチは、位相サーチとは異なる原理に従う。位相サーチでは、ある種のスレービングが実行され、一方周波数サーチは経験的な形式である。出発点は、最小のキャプチャレンジに対応する値である。カウンタＣＰＴＩＮＣＦは、位相基準が満たされるまで増加される。更に、カウンタＣＰＴＰＬＬは、カウンタＣＰＴＰＬＬの４ＭＳＢが”１０００”に等しく、カウンタＣＰＴＰＬＬとカウンタＣＰＴＩＮＣＦの６つの低次のビットが等しく、後者の条件はカウンタＰＷＭＣＰＴの各周期で満足されるという、条件が満足するときに、ゼロにリセットされる。カウンＰＷＭ＿ＤＥＣに関しては、カウンタＣＰＴＩＮＣＦの状態の各変更がタイムアウト時間に対応する最小時間の間保持され、これは、それゆえ、分周器に各変更を与えることを可能とする。更に、図３に示すように、カウンタＣＰＴＰＬＬからの出力は、入力にクロックＣＫも受信する復号回路ＤＥＣ２の入力と、比較器ＣＯＭＰ２の入力へ送られる。比較器ＣＯＭＰ２は、上述の比較動作を行うために、他の入力に回路ＣＰＴＩＮＤＦからの出力を受ける。比較器ＣＯＭＰ２はクロックＣＫも受信する。比較器ＣＯＭＰ２からの出力は、カウンタＣＰＴＰＬＬの反転入力へ送られる。更に、復号回路ＤＥＣ２の出力は、信号ＨＬＯＣＫ、ＰＬＬ比較信号を与え、カウンタＣＰＴＰＬＬが０状態を達成するときにレベルへ変化する。この信号の回帰は、カウンタＣＰＴＰＬＬの周期の継続時間に直接関連する。更に、図３のＥＰＬＤ回路は、状態Ｓ８を発生することを可能とする回路を有する。状態Ｓ８は、図４に示されたように、タイムアウトが経過したときに、Ｓ２へ戻ることを可能とする。この状態のために、クロック情報Ｈは、ＥＰＬＤ回路の入力で、出力としてＦＨを与える積分器１１へ送られる。この信号は、状態Ｓ３、Ｓ４，Ｓ５，Ｓ６で最初にロードされるタイムアウト回路へ送られる。タイムアウト信号からの出力は、入力としてクロックＣＫも受ける、復号回路ＤＥＣ３へ送られる。復号回路の出力は、信号ＤＡＴＡＣＫにより切り替えられるＤフリップフロップへ送られ、そして、更に、復号回路の出力は、タイムアウト回路の入力へ帰還される。
【００３７】
種々の変更と改良が上述のシステムにはなされ得る。このように、テストの権限は、集合するカウンタの１つが例えば、値７６８に固定された値ＶＡＬＥＮＤに達したときに得られる状態ＡＲｉに依存する。この場合には、システムのロックオン時間を決定することが可能である。この時間は以下の式により与えられる。
【００３８】
Ｔ＝（Ｆ＋Ｐ）×（（ΣＴ_Ｄ）＋２×１０^−３）
ここで、Ｆは正しい周波数を得るために要求される増加の数を表し、Ｐは正しい位相を得るために要求される増加の数を表す。
【００３９】
ΣＴ_Ｄは、７６８データを取得するのに要する時間を表す。
【００４０】
実際に、最大の収束時間は、画像当り丁度１点であるときに達成される。５０Ｈｚの画像周波数と周波数と位相補償範囲の最大にあるポイント周波数については、時間Ｔは７２分に等しい。この時間は、入力ビットレートの関数として値ＶＡＬＥＮＤを適用することにより、即ち、画像中のイベントを数えることにより、大きく減少されうる。さらに、画像当り丁度１点の存在では、周波数が悪くても、位相収束基準を守ることが可能である。より良い収束のためには、単純な解決方法は、情報の立ち上りエッジと立下りエッジを使用することよりなる。この場合には、正確さは、パルスの幅に依存し、これゆえ、イベントのライン毎の位置に依存する。
【００４１】
更に、標準の検出により、即ち、画像当りのライン数を数えることにより、得られた周波数が目標補償範囲の最低制限であるように、カウンタＣＰＴＰＬＬを初期値にプリセットすることが可能である。従って、この動作は、収束速度を最適化し、かつアンダー又はオーバーサンプリングの現象を制限することが可能である。
【図面の簡単な説明】
【図１】本発明に従った装置の概略を示す図である。
【図２】本発明の方法に従って行われる種々のテストを示す図である。
【図３】消去可能なプログラム可能な論理回路又はＥＰＬＤの概略を示す図である。
【図４】消去可能なプログラム可能な論理回路又はＥＰＬＤ内で、本発明の方法を実行することが可能なステートマシンを示す図である。

Claims

ディジタル信号をサンプリングする場合にサンプリングクロックを同期させる装置であって、
位相ロックループ回路と、ｎ個の分析ゾーンを作る手段と、分析回路とを有し、
前記位相ロックループ回路は、前記分析回路から出力される所与の周波数にある信号に整数を乗じ、当該位相ロックループ回路の入力部で基準信号を受信し、クロック信号を出力し、
前記ｎ個の分析ゾーンを作る前記手段は、前記ｎ個の分析ゾーンを作るよう窓を生成するために前記位相ロックループ回路からの前記クロック信号を扱う回路を有し、入力部で前記クロック信号を受信し、前記ｎ個の分析ゾーンを決定する信号を出力し、
前記分析回路は、
特定の時間の間、ディジタル信号を、前記ｎ個の分析ゾーンを決定する信号と比較する手段と、
該比較の結果を、分析期間の間、ゾーンによってカウントする手段と、
前記基準信号を受信する他の入力部と前記位相ロックループ回路の入力部へ接続されている出力部とを有する比較器の入力部への位相補正信号を、又は前記整数を変更するよう前記位相ロックループ回路の入力部へ送信される周波数補正信号を送信するために、前記カウントする手段からの結果を分析する手段と
を有し、
前記比較する手段及び前記カウントする手段の各々は、ゾーンによって遷移の数をカウントするよう各々のゾーンに関連付けられる、装置。
前記ｎ個の分析ゾーンを作る前記手段は、前記ｎ個の分析ゾーンを作るよう組み合わせ論理で窓を生成するために前記位相ロックループ回路からの前記クロック信号を扱う組み合わせ論理での回路を有する、請求項１記載の装置。
前記窓は、各々、前記サンプリングクロックの立ち上がり遷移及び立ち下がり遷移に対応する、請求項２記載の装置。
前記ｎ個の分析ゾーンを作る前記手段は、４個のゾーンを作り、
第１のゾーンは立ち上がり遷移に対応し、第２のゾーンは立ち下がり遷移に対応し、第３のゾーンはトップポーチに対応し、第４のゾーンはボトムポーチに対応する、請求項１記載の装置。
前記分析回路は、消去可能プログラム可能な電子回路を有する、請求項１記載の装置。
前記分析回路は、
各々のゾーンに夫々が関連付けられる複数のカウンタであって、該複数のカウンタの夫々は、ゾーンによって遷移の数をカウントし、各分析時間の開始時にリセットされ、最大累積値までカウントアップすることができる複数のカウンタと、
各々のカウンタの出力部へ夫々接続されている複数の復号回路と、
前記複数の復号回路の夫々の出力部へ接続され、第１のカウンタへ信号を送信するテスト回路と
を有し、
前記第１のカウンタの出力は、前記周波数補正信号の値を与える回路へ及び前記位相補正信号の値を与えるパルス変調回路へ送信される、請求項１記載の装置。
前記テスト回路は、各復号回路の出力値を比較し、２つの異なる復号回路の相対出力に又は前記クロック信号での特定の遷移に対応する特定の分析回路とは異なる復号回路の出力値と関連して、前記クロック信号に適用される前記位相補正信号又は前記周波数補正信号の方向及び大きさを決定する、請求項６記載の装置。