JPS60233935A - 位相同期ループ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は位相同期ループ特にその位相検波器を乗算回路
の形態としたフェーズロックループに関するものである
。

一般に位相同期ループ（フェーズロックループ）は、制
御電圧により制御されて周波数がこ、の制御電圧により
決まる出力信号を発生する電圧制御発振器（ＶＣＯ）を
具える回路として既知である。

この場合電圧制御発振器の出力信号を便宜上り口Ｏ信号
として示し、その周波数をｖＣ口周波数として示す。制
御電圧は縦続接続の位相検波器及び低域通過フィルタに
より発生させるようにする。この位相検波器には予定の
基準周波数の基準信号及び予定の比較周波数の比較信号
を供給する。

基準信号は、基準信号源例えば水晶発振器により発生し
た信号とすることができる。或いは又、この基準信号を
受信した信号に存在するパイロット信号とすることがで
きる。比較信号はりＣＯ倍信号ら取り出す。従って位相
同期ループがロック（位相同期）　されると、比較信号
の周波数が基準周波数に等しくなり位相差がなくなるか
或いは比較信号及び基準信号間に極めて僅かな位相差が
生ずるだけとなる。基準信号に対し比較信号の周波数又
は位相が変化するとこれにより制御信号を変化し、その
結果ｖＣＯ信号の周波数が変化して基準信号及び比較信
号間の周波数差及び位相差が除去されるようになる。

一般に既知のアナログ位相同期ループでは電圧制御発振
器を用いて通常正弦波状′のアナログ基準信号を発生さ
せるようにしている。従ってこの場合には基準信号もア
ナログ信号とする。このアナログ位相同期ループでは比
較信号及び基準信号間に位相差があるかどうかを゛任意
瞬時に測定することができ、この場合にはｖＣＯ周波数
を直ちに補正することができる。

ディジタル位相同期ループでは比較信号を２進パルス状
信号とすると共に基準信号をも２進パルス状信号とする
。この比較信号は、基準周波数よりも十分高い周波数で
発振する電圧制御発振器からディジタル分周回路を用い
て取り出すようにす、る。電圧制御発振器の安定性はア
ナログ位相同期ループよりもディジタル位相同期ループ
のほうが著しく低い。その理由は分周回路を用いるから
である。例えばこの分周回路の分周比をＲとすると、Ｖ
ＣＯ周波数の補正はｖＣＯ信号のＲ周期当たり多くとも
２回行う。その理由は比較信号の値がＲＶＣＯ信号周期
の各群で２回変化するからである。原理的には発振器は
２つの連続補正中任意の周波数で発振させることができ
る。

位相同期ループの他の例は特願昭５７−１８０５４８号
明細書（特開昭５８−８６６６７号公報）に記載されて
いる。特にこの特開昭５８−８６６６７号公報に記載さ
れている位相同期ループでは位相検波器を、アナログ基
準信号及びアナログ比較信号の標本化信号が供給される
乗算器を有する乗算回路の形態としている。このアナロ
グ比較信号の周波数は基準周波数に等しく従って標本化
（サンプリング）は比較周波数の整数倍Ｎの割合で発生
するクロックパルスの制御のもとで行われている。これ
らクロックパルスはクロックパルス発振器の形態の電圧
制御発振器によって発生させる。

特定の例では乗算回路に、クロックパルスを受け、これ
らクロックパルスを多くともＮ個の分配器出力端子に周
期的に循環分配するパルス分配回路を設ける。特に数ｎ
モジュロＮの分配器出力端子にＮ番目のクロックパルス
を供給するか又は数にの分配器出力端子が数に＋ｉＮの
クロックパルス（ここに１＝−−−−２，−１，０，１
，２，３，−−−）を受けるようにする。これがためこ
れら分配器出力端子の各々に一連の主制御パルスが発生
する。更に各々が基準信号を受けると共に縦続接続のス
イッチング回路及び重み係数が一定の重み付き回路網を
具える複数の信号チャネルを設ける。ｋ番目の信号チャ
ネルの重み付き回路網の重み係数の値は、数に＋ｉＮの
クロックパルス（ｉ＝−−−−２，−１，０，１゜２、
３．−−−）が発生する瞬時における比較信号の値に関
連する。換言すれば重み係数は比較信号の所定サンプル
に比例する。各スイッチング回路は１つ以上の主制御パ
ルス列により制御する。信号チャネルは関連するスイッ
チング回路に供給される各主制御パルス列に対し１つの
主信号を発生する。加算回路配置では主信号の全部を共
に加算して所望の合成信号を発生する。

かかる既知の乗算回路では位相同期ループに所望の分周
比も含まれる。すなわちこの分周比は、パルス分配回路
により生ずる主制御パルス列の数に比例する。

位相同期ループのこの例では比較信号の１サンプルを各
クロックパルスに対し乗算器―に供給するため、クロッ
クパルス発振器の周波数を任意クロック瞬時に補正する
こともでき、従ってクロックパルス発振器の安定度はデ
ィジタル位相同期ループの発振器よりも著しく高い。し
かし、可調整分周回路が設けられていないためこのルー
プはディジクル位相同期ループはど柔軟性ではない。

本発明の目的は、上述したように複数の並列配置された
信号チャネルを具え、全てが所定基本周波数ｆ。の整数
倍ｐである周波数の各周波数列の任意の周波数に同期し
得る乗算回路により位相検波器を構成するようにした位
相同期ループを提供せんとするにある。

本発明によればクロックパルス発振器によって基本信号
の予定基本周波数ｆ。の整数倍Ｎに等しい割合ｆＳでク
ロックパルスを発生すると共に、パルス分配回路にはパ
ラメータｐを調整する手段を設け、これに応じ数ｎｐモ
ジュロＮのパルス分配器出力端子に数Ｎのクロックパル
スを供給し、ｋ番目の信号チャネルの重み付き回路網の
重み係数を、瞬時ｔ。＋ｋＴ、　（ここにｔ。は定数、
Ｔ５　は割合ｆ５の逆数とする）における基準信号の値
に関連させるようにする。

図面につき本発明を説明する。

第１図は位相同期ループの構成を線図的に示す。

位相同期ループの基準信号入力端子１に基準信号×（ｔ
）を供給する。この基準信号は、乗算回路の形態を成し
且つ前述した特開昭公報に記載されたように構成した位
相検波回路２に供給する。図面に示すように位相検波回
路２には乗算器２００を具え、これに基準信号Ｘ　（ｔ
）と、アナログ周期比較信号ｙ　（ｔ）の比較信号サン
プルｙ　（ｎ）とを供給する。特に、この目的のために
、比較信号ｙ（ｔ）をサンプリング装置２０１において
クロックパルスａ、（ｎ）　（ｎ＝−−−−２゜−１，
０，１，２，３，−−−）により決まるサンプリング瞬
時にサンプルする。乗算器２００はパルス幅が基準信号
サンプルｙ　（ｎ）のパルス幅よりも著しく小さい一連
の振幅変調されたパルスにより形成する合成信号ｚ　（
ｎ）を発生する。これがｔこめこの合成信号ｚ　（ｎ＞
のエネルギー内容は実際の目的には不十分な大きさであ
る。このエネルギー内容を好適レベルにするためには比
較信号サンプルｙ　（ｎ）及び合成信号ｙ　（ｎ）を、
パルス再成形回路によって有限幅のパルスにより形成さ
れる信号に変換し得るようにする。第１図に線図的に示
す例ではこのパルス再成形回路を符号２０２により示す
と共に乗算器２００の、出力側に接続して極めて小さな
パルスｚ　（ｎ）を乗算回路の出力信号ｚ　（ｔ）に変
換する。この出力信号ｚ（ｔ）は乗算回路の出力端子２
０３に発生すると共に有限幅の一連の振幅変調されたパ
ルスによって構成する。

アナログ比較信号ｙ　（ｔ）をサンプリングするために
用いるクロックパルスａ　（ｎ）は、制御信号ｂ（ｔ）
を受けるための制御入力端子３０を有するクロックパル
ス発振器３によって発生させる。制御信号ｂ　（ｔ）は
乗算回路の出力端子２０３と制御入力端子３０との間に
設けられた狭帯域低域通過フィルタ４により発生させる
。

クロックパルス発振器３によって基本信号ｎ（ｔ）の予
定基本周波数ｆ０の整数倍Ｎの割合ｆ、　（以下クロッ
クパルス周波数を表わす）でクロックパルスａ　（ｎ）
を供給する。これらクロックパルスはサンプリング装置
２０１に供給すると共に位相同期ループの出力端子５に
供給する。

クロックパルス周波数と同様に比較信号の繰返し比もこ
の基本周波数に関連させる。即ち、この繰返し比を基本
周波数ｆ。の整数倍ｆとする必要がある。

比較信号は、第２図ａに示され、正弦波状に変化する基
本信号ｎ（ｔ）に等しいものとし、ｎ＝１５で、クロッ
クパルスａ　（ｎ）が第２図Ｂに示す瞬時ｔ。＋ｎＴｓ
（ここにＴ、はクロックパルス周波数ｆｓの逆数８ｔｏ
は定数とする）に発生するものとする。従ってサンプリ
ング装置２０１によっても一連の基本信号サンプルｈ（
０）、　ｈ（１）、　ｈ（２）＋−−−−ｈ（ｑ）、７
−＋　ｈ（Ｎ−２）、ｊｌ（Ｎ−１＞をも発生し、これ
らサンプル列は一般項ｈ（ｑ）＝ｎ（ｔｏ＋ｑＴｓ　）
　（ここにｑ＝０．　１．　２．　３．−−−Ｎ−１＞
で表わすことができ、このサンプル列も第２図Ａに示し
、割合ｆ。で繰り返す。

乗算回路の実用に好適な例を第３図に示す。乗算回路は
パルス分配回路２０４を具え、これにクロ°　ツクパル
ス発振器３（第１図）から発生するクロックパルスａ＜
ｎ）を入力端子２０５を経て供給すると共にパルス分配
回路にはパラメータｐを設定する制御入力端子２０６を
も設ける。パルス分配回路にはＮ個の分配出力端子２０
４（０）−−−２０４（ｋ）、−−−−−−２０４（Ｎ
−１）を設け、この分配回路によりクロックパルスａ　
（ｎ）を分配出力端子２０４　（ｎｐモジュロＮ）に供
給して一連の主制御パルスｇ（ｐ、ｋ）が分配出力端子
２０４（ｋ）に発生し得るようにする。

前記特開昭公報に記載されているようにこの乗算回路は
各々が基準信号Ｘ　（ｔ）を受けるＮ個の信号チャネル
２０７（ｋ）をも具える。これら信号チャネルの各々は
スイッング回路２０８　（ｋ）、パルス再成形回路２０
２　（ｋ）及び重み付き回路網２０９　（ｋ）により形
成される縦続接続配置を具える。スイッチング回路２０
８（ｋ）は単投スイッチの形態とすると共に主制御パル
スｇ（ρ、ｋ）のに番目のパルス列によって制御するｑ
重み付き回路網２０９　（ｋ）の重み係数を一定とする
と共にその値を瞬時ｔ。＋ｋＴ、における基準信号の値
に関連させる。特に図面に示す例ではこの重み係数をｈ
（ｋ）＝ｆｉ（ｔｏ＋ｋＴ、　）　に等しくする。これ
ら重み係数を第２図Ａに示す。各信号チャネルによって
１個の主信号ｚ（ｋ、ｔ）を発生させると共にこれら主
信号の全部を加算装置２１０で加算し、その出力端子に
よって、乗算回路の出力ｚ　（ｔ）が発生する乗算回路
の出力端子２０３を構成する。

かかる乗算回路は以下に示すように作動する。

ｐ＝１　とするとサンプリング装置はパルス列２０ｇ　
（０）　。

２０８（１）、２０８（２＞、２０８（３）、２０８（
４）、２０８（５）、２０８（６）。

２０８（７）、−−−２０８（１４）の主制御パルスを
夫々受ける。

これがため、基準信号の順次のサンプルが各重み係数ｈ
（０）、　ｈ（１）、　ｈ（２）、　ｈ（３）、　ｈ（
４）−−−ｈ（１４）で乗算される。これは、基準信号
Ｘ　（ｔ）が、第２図Ａに示されると共にその周波数が
基本周波数ｆ。に等しい正弦波状基本信号ｎ（ｔ）で乗
算されることを示す。

ｐ＝４とすると、サンプリング装置は、パルス列２０８
（０）、　２０８　（４）、　２０８　（８）、　２０
８　（１２＞、　２０８　（１）、　２０８　（２）　
。

２０８（５）、　２０８（９）、　２０８（１３）、　
２０Ｂ（２）、　２０Ｂ（６）、　２０Ｂ（１０）。

２０８　（１４）、　２０８　（３）、　２．０８　（
７）、　２０８　（１１）の主制御パルスを夫々受ける
。これがため、基準信号の順次のサンプルが各重み係数
ｈ　（０）、　ｈ　（４）、　ｈ　（８）、　ｈ　（１
２）、　ｈ　（１）　。

ｈ（５）、’ＩＩ（９）、　ｈ（１３）、　ｈ（，２）
、　ｈ’（６）、　ｈ（１０）、　ｈ（１４）、　ｈ（
３）。

ｈ（７）、　１（１１）で乗算される。これは、基準信
号×（ｔ）が基本周波数ｆ。の４倍の周波数の正弦波状
比較信号で乗算されることを示す。ヒれを第４図に詳細
に示す。

第５図はパルス分配回路２０４の一例を線図的に示す。

パルス分配回路はモジュロＮ計数器２０４０を具え、こ
れにクロックパルスａ　（ｎ）を供給すると共に復号回
路網２０４１を接続する。この復号回路網２０４１によ
ってサブパルスＳ　（ｋ）のＮ列を発生する。特にｎ＝
１５とすると計数（１）が００００となる度毎にサブパ
ルス５（０）を発生する。各計数位置０００１ではサブ
パルス５（１）　を発生し、各計数位置００１０でサブ
パルス５（２）を発生し、以下順次の計数位置で順次の
サブパルスを夫々発生する。これらサブパルスＳ　（ｋ
）をゲート回路により形成し得るスイッチング回路網２
０４２に供給す−る。このスイッチング回路網のＮ個の
出力端子によって分配器出力端子２０４　（０）　、　
−−−−２０４＜Ｎ−１＞　を構成し、これら出力端子
に主制御パルスｇ　（ｐ、　ｏ）　−−−ｇ　（ｐ、　
Ｎ−１）を夫々発生させるようにする。又、スイッチン
グ回路網２０４２は、４ビツトより成り、パラメータｐ
の値に関連するｂ−ドワードＱによって制御する。この
コードワードＱは入力端子２０４４を有するセツティン
グ回路２０４３によって発生させると共にこの入力端子
２０４４を経てパラメータｐを調整し得るようにする。

奥にこのパラメータρを２ピットディジタル数として入
力端子２０４４に供給すると共にこのセツティング回路
２０４３は４個の出力端子ｑｌ、Ｑ２．ｑ３及びｑ、を
有する復号回路網の形態とする。このセツティング回路
によってｐ＝１の場合にはその出力端子ｑ、から論理値
“１”を発生し、その他の出力端子から論理値゛０”を
発生する。又、このセツティング回路は、ｐ＝２の場合
には出力端子ｑ２のみから論理値゛１”を発生し、ｐ＝
３の場合には出力端子ｑ３のみから論理値“１”を発生
し、ｐ＝４の場合には出力端子ｑ４のみから論理値ＩＩ
　Ｉ　＋＋を発生し、その他の出力端子から各々の場合
夫々論理値ａ　Ｏ＋＋を発生する。このコードワードＱ
に応答してこれらサブパルスＳ　（ｋ）をスイッチング
回路網２０４２の出力端子２０４（ｋｐモジュロＮ）に
供給する。

第３図に示すようにスイッチング回路２０８　（ｋ）は
　・主としてサンプリング装置として作動すると共に次
段のパルス再成形回路２０２（ｋ）はホールド回路とし
て作動する。従ってこれら両回路素子の縦続接続配置が
実際上サンプル・ホールド回路としての機能を呈する。

サンプル・ホールド回路により構成され、集積回路とし
て構成するに特に有利な乗算回路゛２の一例を第６図に
示す。本例は第３図に示す例を直接実施するものである
。この目的のため第３図に示すパルス再成形回路２０２
　（ｋ）は、各信号チャネル２０７（ｋ）においてキャ
パシタンスＣ（ｋ）のコンデンサにより構成する必要が
ある。加算装置２１０は図面に示すように演算増幅器２
１０１及びキャパシタンスＣのコンデンサにより構成す
る必要がある。かかる乗算回路は以下に示すように作動
する。サンプリング装置２０８　（ｋ）が主制御パルス
ｇ　（ｐ、’ｋ）により短絡すると値へ〇　（ｋ）の電
荷がコンデンサＣ（に）に供給されこのコンデンサの電
圧を値Ｖ　（ｋ）だけ増大して基準信号ｘ（ｔ）の瞬時
値に等しい電圧Ｖ　（ｋ）にする。従って次式が成立す
る。

ΔＱ　（ｋ）　＝Ｃ（ｋ）ΔＶ（ｋ） 演算増幅器２１０１によって出力端子２０３の電圧を値
ΔＶだけ変化させ従って次式を得る。

Ｃ（ｋ） ΔＶ＝−□ΔＶ　（ｋ） 上式において項−Ｃ（ｋ）　／Ｃは乗算係数を示す。こ
の係数の絶対値は重み係数ｈ　（ｋ）の絶対値１ｈ（ｋ
）１に等しくする必要があり、従って次式を得る。

し 又はＣ（ｋ）＝　１ｈ（ｋ）　ｌ　−にれがため各信号
チャネルにおいて関連するコンデンサＣ（ｋ）はパルス
再成形回路として作動すると共に重み係数＋Ｃ（ｋ）を
有する重み付き回路網としても作動する。

上述した所（特に第２図）から明らかなように数個の信
号チャネルの重み係数の極性は相違する。

第６図に示す例において正及び負の重み係数を得るため
には基準信号ｘ（ｔ）の極性を、この信号が例えば正の
重み係数を得る必要のある信号チャネルに供給する前に
先ず最初反転する。この目的のためには、第６図に示す
ように極性反転増幅器２１１を設けると共に正の重み係
数を得る必要のある信号チャネルの全部を、第６図に示
す例では信号チャネル２０？　（０）及び２０７　（１
）を、極性反転増幅器２１１の出力端子と演算増幅器２
１０１の′−′″即ち反転入力端子との間に並列に接続
する。

所定の信号チャネルに対する正の重み係数はこあ信号チ
ャネルを第７図に示すように構成することによって交互
に得ることができる。第７図の信号チャネルは、各スイ
ッチング回路に２個の双極スイッチ２１２（ｋ）及び２
１３（ｋ）を設ける点で第６図の信号チャネルの各々と
は相違する。これらスイッチの各々には第１極接点Ａ、
第２極接点Ｂ及び第３極接点りを設ける。コンデンサＣ
（ｋ）をこれら両スイッチの第３極接点り間に接続する
。スイッチ２１２（ｋ）は、その第１極接点八に基準信
号Ｘ　（ｔ）を供給すると共に第２極接点Ｂを接地点に
接続する。

スイッチ２１３（ｋ）は、その第１極接点Ａを接地点に
接続すると共に第２極接点Ｂを演算増幅器２１０１の−
”即ち反転入力端子に接続する。これらスイッチは双方
共同−の主制御パルスｇ（ｐ、ｋ）により同時に制御す
るため、両スイッチの第３極接点りは関連する極接点Ａ
又はＢの何れかに接続される。この回路は次に示すよう
に作動する。両スイッチの第３極接点が図面に示すよう
に関連する極接点Ａに接続されると、電荷十〇　（ｋ）
がコンデンサＣ（ｋ）に短期間に供給されるため、この
コンデンサは基準信号ｘ　（ｔ）の瞬時値に等′シ＜、
次式Ｑ（ｋ）＝Ｃ（ｋ）　・Ｖ（ｋ）により規定される
電圧Ｖ　（ｋ）に充電される。その後面スイッチの極接
点りを関連する極接点Ｂに接続する。次いで演算増幅器
を用いてコンデンサＣ（ｋ）を完全に放電し、これによ
りこの演算増幅器の出力端子２０３の電圧を次式で示す
値ΔＶだけ変化させる。

し コンデンサＣ（Ｋ）は極接点りを極接点Ｂに接続する度
毎に放電するため、スイッチ２１０２は既知のようにコ
ンデンサＣに並列に設ける必要があり、どのスイッチに
よってコンデンサＣを等距離瞬時に放電する。本例では
この放電は、スイッチ２１３（ｋ）の第３極接点りを第
１極接点Ａを経て接地点に接続した後、且つ他のスイッ
チの一方の第３極接点りを関連する極接点Ｂに接続する
前又は２つの連続クロックパルスａ　（ｎ）間に位置す
る瞬時に行うようにする。第７図に示すようにクロック
パルスａ　（ｎ）のパルス列は先ず最初遅延装置２１４
で時間τだけ遅延すると共にその出力パルスをパルス拡
張回路２１５を経てスイッチ２１０２に供給する。

乗算回路の他の例は第７図に示すスイッチチ２１３（、
）の第１極接点Ａを演算増幅器２１０２のＩＩ　−ＩＩ
即ち反転入力端子に接続すると共に第２極接点Ｂを接地
点に接続することによって得ることができる。

乗算回路の更に他の例は前述した特開昭公報に記載され
たように構成して得ることもできる。

上述した例ではクロックパルスａ（ｎ）のパルス列及び
基本信号８（ｔ）はその位相をｔ。だけ互いにずらせる
ように配置した。位相同期ループの作動に影響を与える
ことなくこの位相推移を零となるように選定してｈ　（
０）　＝０となるようにすることができる。これは信号
チャネル２０？　（０）を完全に省略し得ることを意味
する。更にＮを偶数とすると次式が成立する。

ｈ　（０）　＝０ ・ＩＩ　（Ｎ／２）　＝０ この場合には乗算回路を構成すべき信号チャネルの数を
著しく減少、即ちＮ／４とすることができる。

かかる数の信号チャネルで構成した乗算回路を第８図に
Ｎ＝１６として示す。この乗算回路はその大部分が第３
図に示す乗算回路と同一であり、その相違点は、主制御
パルスの１パルス列でなく２以上のパルス列をＯＲゲー
ト２１４（、）を経て各スイッチ２０８（、）に供給す
る点である。主制御パルスのこれらパルス列をも第８図
に示す。前述の例につき説明した所と同様に各信号チャ
ネルによって関連するスイッチング回路に供給される主
制御パルスのパルス列毎に１個の主信号を発生する。第
８図にはこれら主信号をも示すと共にこれら主信号を加
算装置２１０で加算する。重み係数ｈ（１）、ｈ（２）
、ｈ（３）及びｈ（４）を全部同一極性のものとするが
、その逆極性の重み係数も必要であるため、基準信号ｘ
（ｔ）スイチ２１６を設け、その状態を比較信号ｙ　（
ｔ）の半周期毎に変化させるようにする。この目的のた
め、Ｓ入力端子にＯＲゲート２１Ｂを経て主制御パルス
ｇ（ｐ、０）、　ｇ（ｐ、１）、−−−ｇ（ρ、７）の
パルス列を供給すルＲＳフリッフフロップ２１７の出力
信号によってこのスイッチ２１６を制御する。このフリ
ップフロップのＲ入力端子にはＯＲゲート２１９を経て
主制御パルスｇ（ｐ、　８）、　ｇ（ｐ、　９）、　−
−−ｇ（ｐ、　１５）のパルス列を供給する。

【図面の簡単な説明】

第ｔｉは位相同期ループの一般的な構成を示すブロック
図、 第２図は第１図に示す位相同期ループの作動説明図、 第３図は第１図に示す位相同期ループにおいて位相検波
回路として用いる乗算回路の一例を示すブロック図、 第４図は第３図に示す乗算回路の作動説明図、第５図は
第３図に示す乗算回路に用いるパルス分配回路の一例を
示すブロック図、 第６，７及び８図は第３図に示す乗算回路の変更例を示
すブロック図である。 １・・・基準信号入力端子　２・・・位相検波回路３・
・・クロックパルス発振器 ４・・・狭帯域低域通過フィルタ ５・・・出力端子　２００・・・乗算器２０１・・・サ
ンプリング装置 ２０２・・・パルス再成形回路 ２０３・・・出力端子（２００）　２０４・・・パルス
分配回路２０５・・・入力端子（２０４） ２０６・・・制御入力端子（２０４） ２０７・・・信号チャネル　２０８・・・スイッチング
回路２０９・・・重み付き回路網　２１０・・・加算装
置２１１・・・極性反転増幅器 ２１２、２１３・・・スイッチ　２１４・・・遅延装置
２１５・・・パルス拡張回路　２１６・・・スイッチ２
１７・・・ＲＳフリップフロップ ２１８．２１９・ＯＲ’ｒ’−）　２１０１・・・演算
増幅器２１０２・・・スイッチ　２０４０・・・モジュ
ロＮ計数器２０４１・・・復号回路網 ２０４２・・・スイッチング回路網 ２０４３・・・セツティング回路網 ２０４４・・・入力端子（２０４３）

Claims (1)

1. 【特許請求の範囲】 １、　位相同期ループにふいて、 ａ〉アナログ基準信号を受ける基準信号入力端子と、 ｂ）制御信号を受ける制御入力端子を有し、基準信号ｎ
   （ｔ）　（ｎ　＝　０　、１　、２．、、、、　）の予
   定基本周波数ｆ０の整数倍Ｎの速度ｆ、でクロックパル
   スａ　（ｎ）を供給するクロックパルス発振器と、 Ｃ）基本周波数の整数倍ｐの周波数の周期アナログ比較
   信号で前記基準信号を乗算する乗算回路とを具え、この
   乗算回路は、 ＣＩ）前記クロックパルス発振器からのクロックパルス
   を受け、前記パラメータを設定する制御入力端子及び多
   くともＮ個の分配器出力端子を有し、数Ｎのクロックパ
   ルスを数ｎｐモジュロＮの分配器出力端子に供給して主
   制御パルスのパルス列を各分配器出力端子に発生するパ
   ルス分配回路と、 ｃ２）各々が基準信号を受けると共にスイッチング回路
   及び重み付き回路網の縦続接続配置を有し、各縦続接続
   配置のスイッチング回路を主制御パルスのパルス列の少
   なくとも１つによって制御し、重み付き回路網の重み係
   数を一定とし、ｋ番目の信号チャネルの重み付き回路網
   の重み係数の値を瞬時ｔ０＋ＫＴｓ（ｔｏは定数を示し
   、Ｔ、は速度ｆ、の逆数とする）における基本信号の値
   に関連させ、関連するスイッチング回路に供給する主制
   御パルスの各パルス列に対し各信号チャネルによって１
   個の主信号を発生させるようにした複数の信号チャネル
   と、 ｃ３）種々の異なる信号チャネルにより生じる主信号の
   全部を加算して乗算回路の出力信号を発生させると共に
   乗算回路の出力端子を有する加算装置とを有し、 ｄ）ほかに、前記乗算回路の出力側を前記クロスパルス
   発振器の制御入力端子に結合し、乗算回路の出力信号に
   応答して制御信号を発生する結合回路を具えることを特
   徴とする位相同期ループ。