JP2560007B2 - 位相比較回路 - Google Patents
位相比較回路Info
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- JP2560007B2 JP2560007B2 JP60217749A JP21774985A JP2560007B2 JP 2560007 B2 JP2560007 B2 JP 2560007B2 JP 60217749 A JP60217749 A JP 60217749A JP 21774985 A JP21774985 A JP 21774985A JP 2560007 B2 JP2560007 B2 JP 2560007B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Description
【発明の詳細な説明】 本発明は、入力信号と基準信号との間の位相のずれを
検出するために、基準信号と同期している積分期間にお
いて入力信号を積分することによりこのずれに依存する
出力信号を生ずる位相比較回路に関するものである。
検出するために、基準信号と同期している積分期間にお
いて入力信号を積分することによりこのずれに依存する
出力信号を生ずる位相比較回路に関するものである。
このような回路はドイツの雑誌「フンクシヤウ」（Fu
nkschau）、1976年、第７巻、第258頁に記載されてい
る。このような回路は発振器の位相及び周波数をその位
相が基準信号の位相に対応するように制御する位相制御
回路で用いることができる。この従来技術の回路は正弦
波状の入力信号、即ち、ゼロラインにつき対称的な信号
の位相とパルス状の基準信号の位相とを比較する。パル
ス状の基準信号と同期している時間間隔ではこの位相比
較回路は対称的な入力信号に比例する出力信号を供給す
る。この出力信号は次段の低域フイルタで積分される。
目標となる位相位置にある場合、即ち、位相のずれがな
い場合は、上記低域フイルタの出力信号がゼロになる。
蓋し、この場合は積分期間が、対称的な入力信号のゼロ
交差前に積分される部分とゼロ交差後に積分される部分
が等しくなるように位置するからである。このため、こ
の位相比較回路はゼロラインにつき対称的ではない入力
信号を処理することはできない。
nkschau）、1976年、第７巻、第258頁に記載されてい
る。このような回路は発振器の位相及び周波数をその位
相が基準信号の位相に対応するように制御する位相制御
回路で用いることができる。この従来技術の回路は正弦
波状の入力信号、即ち、ゼロラインにつき対称的な信号
の位相とパルス状の基準信号の位相とを比較する。パル
ス状の基準信号と同期している時間間隔ではこの位相比
較回路は対称的な入力信号に比例する出力信号を供給す
る。この出力信号は次段の低域フイルタで積分される。
目標となる位相位置にある場合、即ち、位相のずれがな
い場合は、上記低域フイルタの出力信号がゼロになる。
蓋し、この場合は積分期間が、対称的な入力信号のゼロ
交差前に積分される部分とゼロ交差後に積分される部分
が等しくなるように位置するからである。このため、こ
の位相比較回路はゼロラインにつき対称的ではない入力
信号を処理することはできない。
本発明の目的は、冒頭に述べたタイプの位相比較回路
であつて、しかもゼロラインにつき対称的でない入力信
号、特にパルス状の入力信号を処理できる構造になつて
いる位相比較回路を提供するにある。
であつて、しかもゼロラインにつき対称的でない入力信
号、特にパルス状の入力信号を処理できる構造になつて
いる位相比較回路を提供するにある。
この目的を達成するために、本発明位相比較回路は、
積分手段と重み付け手段を含み、基準信号と同期した２
個の順次の規定の積分期間において入力信号を積分し且
つそれぞれ異なる重み付け因子で重み付けして成る第１
及び第２積分値信号を発生する積分回路と、該積分回路
に結合され前記第１及び第２積分値信号を受信し両積分
値信号間の差に対応する信号を発生する重ね合わせ回路
とを具え、前記積分期間と前記重み付け因子が、該差信
号が前記入力信号と基準信号との位相ずれを表わすよう
に定められていることを特徴とする。
積分手段と重み付け手段を含み、基準信号と同期した２
個の順次の規定の積分期間において入力信号を積分し且
つそれぞれ異なる重み付け因子で重み付けして成る第１
及び第２積分値信号を発生する積分回路と、該積分回路
に結合され前記第１及び第２積分値信号を受信し両積分
値信号間の差に対応する信号を発生する重ね合わせ回路
とを具え、前記積分期間と前記重み付け因子が、該差信
号が前記入力信号と基準信号との位相ずれを表わすよう
に定められていることを特徴とする。
このような本発明に係る回路では、従来技術に係る回
路と対照的に、積分期間は入力信号のゼロラインに対し
対称的である必要はない。２個の積分期間は持続時間を
異ならせてもよいし、互に直接続くようにすることもで
きれば、予じめ定められた時間間隔をおいて続いてもよ
い。積分の結果は予じめ定められた位相差の場合に位相
比較回路の出力信号がゼロとなるように重み付けされ
る。この結果、重み付け処理と重ね合せ処理とが２個の
積分の結果間の差を形成することに相当する。パルス状
の入力信号の場合は、第１の積分期間がパルス状の入力
信号の立上り時間内に位置し、第２の積分期間がパルス
の山内に位置するようにすると好適である。積分期間は
長くすると有利である。蓋し、そうすると雑音があつて
も低いからである。他方これらの積分期間は長すぎても
いけない。蓋し、長すぎると位相比較回路の特性曲線の
線形性が落ちるからである。
路と対照的に、積分期間は入力信号のゼロラインに対し
対称的である必要はない。２個の積分期間は持続時間を
異ならせてもよいし、互に直接続くようにすることもで
きれば、予じめ定められた時間間隔をおいて続いてもよ
い。積分の結果は予じめ定められた位相差の場合に位相
比較回路の出力信号がゼロとなるように重み付けされ
る。この結果、重み付け処理と重ね合せ処理とが２個の
積分の結果間の差を形成することに相当する。パルス状
の入力信号の場合は、第１の積分期間がパルス状の入力
信号の立上り時間内に位置し、第２の積分期間がパルス
の山内に位置するようにすると好適である。積分期間は
長くすると有利である。蓋し、そうすると雑音があつて
も低いからである。他方これらの積分期間は長すぎても
いけない。蓋し、長すぎると位相比較回路の特性曲線の
線形性が落ちるからである。
本発明の第１の具体的な実施例は、一方の入力端子が
反転させられた入力信号を受け取り、他方の入力端子が
反転させられていない入力信号を受け取るマルチプレク
サを設け、積分器回路が入力端子がこのマルチプレクサ
の出力端子に接続されている一個の積分器と、積分期間
においてこの積分器を動作状態にセツトし、マルチプレ
クサを２個の積分期間の間で切り換えるために、基準信
号により制御されるタイミング装置を設け、積分器の出
力端子が位相比較回路全体の出力端子となるように構成
したことを特徴とする。
反転させられた入力信号を受け取り、他方の入力端子が
反転させられていない入力信号を受け取るマルチプレク
サを設け、積分器回路が入力端子がこのマルチプレクサ
の出力端子に接続されている一個の積分器と、積分期間
においてこの積分器を動作状態にセツトし、マルチプレ
クサを２個の積分期間の間で切り換えるために、基準信
号により制御されるタイミング装置を設け、積分器の出
力端子が位相比較回路全体の出力端子となるように構成
したことを特徴とする。
このような回路で２個の積分を一個の積分器で行な
い、同時にこの積分器で重ね合わせもできるようにする
と特に有利である。しかし、積分期間の一方において入
力信号が反転された形で与えられる場合は、入力信号の
重み付けを積分器で行ない、重ね合せを加算器で行な
う。
い、同時にこの積分器で重ね合わせもできるようにする
と特に有利である。しかし、積分期間の一方において入
力信号が反転された形で与えられる場合は、入力信号の
重み付けを積分器で行ない、重ね合せを加算器で行な
う。
本発明の第２の具体的な実施例では、積分器回路が２
個の積分器を具え、これらの積分器の入力端子がいずれ
も入力信号を受け取り、基準信号により、制御されるタ
イミング装置を設け、第１の積分期間時に一方の積分器
を動作状態にセツトし、第２の積分期間時に他方の積分
器を動作状態にセツトし、これらの２個の積分器の重み
付けされた出力信号を重ね合せ回路の２個の入力端子に
加え、位相比較回路全体の出力端子をこの重ね合せ回路
の出力端子に結合したことを特徴とする。
個の積分器を具え、これらの積分器の入力端子がいずれ
も入力信号を受け取り、基準信号により、制御されるタ
イミング装置を設け、第１の積分期間時に一方の積分器
を動作状態にセツトし、第２の積分期間時に他方の積分
器を動作状態にセツトし、これらの２個の積分器の重み
付けされた出力信号を重ね合せ回路の２個の入力端子に
加え、位相比較回路全体の出力端子をこの重ね合せ回路
の出力端子に結合したことを特徴とする。
この回路では、第２の積分期間が何時も入力信号のパ
ルスの山と一致する場合における出力信号の入力信号の
振幅に対する依存性を、重ね合せ回路の出力信号を第２
の積分期間において動作状態にセツトされる積分器の出
力信号により除算する除算回路を設けることにより除去
できる。
ルスの山と一致する場合における出力信号の入力信号の
振幅に対する依存性を、重ね合せ回路の出力信号を第２
の積分期間において動作状態にセツトされる積分器の出
力信号により除算する除算回路を設けることにより除去
できる。
前述した本発明の２個の実施例では、アナログ信号処
理を行なうこともできる。しかし、入力信号が二進法を
用いるデイジタル化されたサンプリング値の系列として
得られるデイジタル信号処理を利用すると有利である。
これは、サンプリング周波数が基準パルスの周波数の整
数倍であるアナログ−デイジタル変換器を介して入力信
号を加え、１個又は複数個の積分器がタイミング装置に
より何時も一定数の、入力信号のサンプリング値を積分
するように構成されたことを特徴とする。こうすればデ
イジタル回路をアナログ回路の形態で作れ、コストも設
計努力も少なくて済み、更には集積回路を用いて簡単に
実現でき、それでいてサンプリング値よりも著しく小さ
い位相のずれでも検出できる。
理を行なうこともできる。しかし、入力信号が二進法を
用いるデイジタル化されたサンプリング値の系列として
得られるデイジタル信号処理を利用すると有利である。
これは、サンプリング周波数が基準パルスの周波数の整
数倍であるアナログ−デイジタル変換器を介して入力信
号を加え、１個又は複数個の積分器がタイミング装置に
より何時も一定数の、入力信号のサンプリング値を積分
するように構成されたことを特徴とする。こうすればデ
イジタル回路をアナログ回路の形態で作れ、コストも設
計努力も少なくて済み、更には集積回路を用いて簡単に
実現でき、それでいてサンプリング値よりも著しく小さ
い位相のずれでも検出できる。
本発明の利点と改良点とは以下に図面についてなされ
る詳細な説明を読めば明らかとなろう。
る詳細な説明を読めば明らかとなろう。
図面につき本発明を詳細に説明する。
例えば、テレビジヨン信号のライン同期パルスのよう
な正のアナログのパルス状の入力信号をアナログ−デイ
ジタル変換器１でデイジタル化し、更にデイジタル低域
フイルタ２で処理する。しや断周波数が1MHzであるこの
低域フイルタ２は、S/N比を改良する。低域フイルタの
出力信号は明確な立ち上がり縁を有することになる。こ
のデイジタル低域フイルタ２の出力信号は位相比較回路
３の入力信号Ueとなる。発振器４が周波数13.5MHzのク
ロツク信号を作る。このクロツク信号はそのまゝアナロ
グ−デイジタル変換器１と、低域フイルタ２と、分周器
５とに与えられる。分周器５の出力信号は周波数が15,6
25kHzの（即ち、サンプリング周波数の1/864）のアナロ
グのパルス状の基準信号となる。この基準信号Urはタイ
ミング装置６の一方の入力端子に加えられる。タイミン
グ装置６の他方の入力端子にはクロツク信号が加えられ
る。タイミング装置６は位相比較回路３に時間位置（ti
me position）がパルス状の基準信号Urのゼロ交差に依
存する制御信号を与える。位相比較回路３のデイジタル
の出力信号Upを発振器４にフイードバツクする。このデ
イジタルの出力信号Upは、例えば図示してないが、デイ
ジタル−アナログ変換器を介して発振器４に加えること
ができる。このデイジタル−アナログ変換器のアナログ
の出力信号を用いて発振器４の周波数を変え、基準信号
Urの周波数及び位相を入力信号の周波数及び位相に整合
させる。
な正のアナログのパルス状の入力信号をアナログ−デイ
ジタル変換器１でデイジタル化し、更にデイジタル低域
フイルタ２で処理する。しや断周波数が1MHzであるこの
低域フイルタ２は、S/N比を改良する。低域フイルタの
出力信号は明確な立ち上がり縁を有することになる。こ
のデイジタル低域フイルタ２の出力信号は位相比較回路
３の入力信号Ueとなる。発振器４が周波数13.5MHzのク
ロツク信号を作る。このクロツク信号はそのまゝアナロ
グ−デイジタル変換器１と、低域フイルタ２と、分周器
５とに与えられる。分周器５の出力信号は周波数が15,6
25kHzの（即ち、サンプリング周波数の1/864）のアナロ
グのパルス状の基準信号となる。この基準信号Urはタイ
ミング装置６の一方の入力端子に加えられる。タイミン
グ装置６の他方の入力端子にはクロツク信号が加えられ
る。タイミング装置６は位相比較回路３に時間位置（ti
me position）がパルス状の基準信号Urのゼロ交差に依
存する制御信号を与える。位相比較回路３のデイジタル
の出力信号Upを発振器４にフイードバツクする。このデ
イジタルの出力信号Upは、例えば図示してないが、デイ
ジタル−アナログ変換器を介して発振器４に加えること
ができる。このデイジタル−アナログ変換器のアナログ
の出力信号を用いて発振器４の周波数を変え、基準信号
Urの周波数及び位相を入力信号の周波数及び位相に整合
させる。
第２図は位相比較回路の第１の実施例を示す。デイジ
タルのパルス状の入力信号Ueを２個の乗算器7a及び8aを
介してマルチプレクサ９の２個の入力端子に加える。乗
算器7aは入力信号に因子４を乗算し、乗算器8aは因子−
１を乗算する。乗算器7aは、例えば、シフト段により構
成でき、乗算器8aはNANDゲートにより構成できる。マル
チプレクサ９の後段に積分器16aが続く。
タルのパルス状の入力信号Ueを２個の乗算器7a及び8aを
介してマルチプレクサ９の２個の入力端子に加える。乗
算器7aは入力信号に因子４を乗算し、乗算器8aは因子−
１を乗算する。乗算器7aは、例えば、シフト段により構
成でき、乗算器8aはNANDゲートにより構成できる。マル
チプレクサ９の後段に積分器16aが続く。
この積分器16aは加算器10aとレジスタ11aとを具え
る。積分器16aの入力信号を加算器10aに加え、加算器10
aの出力信号をレジスタ11aに加える。レジスタ11aの出
力信号（これは積分器16aの出力信号ともなり、位相比
較回路の出力信号でもある）を加算器10aにフイードバ
ツクする。タイミング装置６は、例えば、カウンタを内
蔵するが、マルチプレクサ９とレジスタ11aとに接続さ
れる。カウンタはパルス状の基準信号Urの立上り縁によ
るスタートさせられる。このカウンタはレジスタ11aに
加えられるクロツク信号の数を決めると共に、タイミン
グ装置６からの信号によりマルチプレクサ９がスイツチ
された後のクロツクパルスの数を決める。
る。積分器16aの入力信号を加算器10aに加え、加算器10
aの出力信号をレジスタ11aに加える。レジスタ11aの出
力信号（これは積分器16aの出力信号ともなり、位相比
較回路の出力信号でもある）を加算器10aにフイードバ
ツクする。タイミング装置６は、例えば、カウンタを内
蔵するが、マルチプレクサ９とレジスタ11aとに接続さ
れる。カウンタはパルス状の基準信号Urの立上り縁によ
るスタートさせられる。このカウンタはレジスタ11aに
加えられるクロツク信号の数を決めると共に、タイミン
グ装置６からの信号によりマルチプレクサ９がスイツチ
された後のクロツクパルスの数を決める。
第３図は第２図に示した位相比較回路の動作モードを
説明するためのものである。第３図のａはこの位相比較
回路の入力信号Ueを示す。説明の便宜上この入力信号は
連続した曲線で表わしてある。第３図のｂは２個のパル
ス状の基準信号を示す。基準信号Ur1は目標位相位置に
あり、基準信号Ur2はこれと異なる位相位置にある。先
ず、基準信号が目標位相位置にある場合の位相比較回路
の動作モードを説明する。瞬時t10において基準信号Ur1
の立上り縁がタイミング装置６を制御し、レジスタ11a
がゼロにセツトされ且つイネーブルされるようにすると
共に、マルチプレクサ９を切り換え乗算器7aにより因子
４を乗算された方の入力信号が加算器10aに加えられる
ようにする。４倍にされた入力信号のサンプリング値を
レジスタ11aに蓄わえ、第２のクロツク信号が来た時に
第２のサンプリング値に加える。この加算の結果もレジ
スタ11aに蓄わえる。各クロツク信号時に個々のサンプ
リング値を加え合わせる。
説明するためのものである。第３図のａはこの位相比較
回路の入力信号Ueを示す。説明の便宜上この入力信号は
連続した曲線で表わしてある。第３図のｂは２個のパル
ス状の基準信号を示す。基準信号Ur1は目標位相位置に
あり、基準信号Ur2はこれと異なる位相位置にある。先
ず、基準信号が目標位相位置にある場合の位相比較回路
の動作モードを説明する。瞬時t10において基準信号Ur1
の立上り縁がタイミング装置６を制御し、レジスタ11a
がゼロにセツトされ且つイネーブルされるようにすると
共に、マルチプレクサ９を切り換え乗算器7aにより因子
４を乗算された方の入力信号が加算器10aに加えられる
ようにする。４倍にされた入力信号のサンプリング値を
レジスタ11aに蓄わえ、第２のクロツク信号が来た時に
第２のサンプリング値に加える。この加算の結果もレジ
スタ11aに蓄わえる。各クロツク信号時に個々のサンプ
リング値を加え合わせる。
この第１の積分期間は瞬時t20で終了し、タイミング
装置６がマルチプレクサ９を切り換え、乗算器8aにより
因子−１を乗算された入力信号の方が加算器10aに加え
られるようにする。この負のサンプリング値は第１の積
分期間において行なわれた加算処理の結果に加えられ
る。第１の積分期間の２倍である第２の積分期間が終わ
る瞬時t30において、タイミング装置６がレジスタ11aを
デイスエーブルする。出力信号Upは目標位相位置の場合
ならばゼロ値をとる。第３図のａで異なるハツチングを
施した２個の区域の面積を比較することによりこの結果
をもう一度説明する。目標位相位置にある場合はこれら
の２個の面積は同じである。説明の便宜上、第２の積分
期間の面積は因子４だけ小さくしてある。蓋し、この因
子を乗算することが第１の積分期間において行なわれた
からである。
装置６がマルチプレクサ９を切り換え、乗算器8aにより
因子−１を乗算された入力信号の方が加算器10aに加え
られるようにする。この負のサンプリング値は第１の積
分期間において行なわれた加算処理の結果に加えられ
る。第１の積分期間の２倍である第２の積分期間が終わ
る瞬時t30において、タイミング装置６がレジスタ11aを
デイスエーブルする。出力信号Upは目標位相位置の場合
ならばゼロ値をとる。第３図のａで異なるハツチングを
施した２個の区域の面積を比較することによりこの結果
をもう一度説明する。目標位相位置にある場合はこれら
の２個の面積は同じである。説明の便宜上、第２の積分
期間の面積は因子４だけ小さくしてある。蓋し、この因
子を乗算することが第１の積分期間において行なわれた
からである。
また明らかに、目標位相位置にあつては第１の積分期
間がパルス状の入力信号の立上り縁と一致し、第２の積
分期間がパルス状の入力信号の頂上部と一致する。こう
する代りに、第１の積分期間の持続時間を短かくし、後
の瞬時にスタートさせ、第２の積分期間を短かく又は長
く選び、後の瞬時にスタートさせることもできる。２個
の信号が上述している同じ目標位相位置をとる場合に積
分期間を変えるならば、乗算器7a及び8aの因子を変える
必要がある。２個の積分期間が同じ持続時間を有する場
合は、重み付け因子の値を異ならせる必要がある。重み
付け因子が同じ値を有する場合は積分期間の持続時間を
異ならせる必要がある。
間がパルス状の入力信号の立上り縁と一致し、第２の積
分期間がパルス状の入力信号の頂上部と一致する。こう
する代りに、第１の積分期間の持続時間を短かくし、後
の瞬時にスタートさせ、第２の積分期間を短かく又は長
く選び、後の瞬時にスタートさせることもできる。２個
の信号が上述している同じ目標位相位置をとる場合に積
分期間を変えるならば、乗算器7a及び8aの因子を変える
必要がある。２個の積分期間が同じ持続時間を有する場
合は、重み付け因子の値を異ならせる必要がある。重み
付け因子が同じ値を有する場合は積分期間の持続時間を
異ならせる必要がある。
第３図のｂが示すように、基準信号Ur2は目標位相位
置からずれている。この場合第１の積分期間は瞬時t11
においてスタートし、瞬時t21において終了する（第３
図のａ）。第２の積分期間は瞬時t21においてスタート
し、瞬時t31において終了する。この積分が完了した
後、位相比較回路の出力側では負の出力信号が得られ
る。第３図のｃに示す位相比較回路の特性曲線は出力信
号Upが切換え瞬時に依存することを示している。切り換
え瞬時は何時も第１の積分期間の終了時である。特性曲
線上の基準信号Ur2に依存する負の出力信号に符号Up1を
付した。特性曲線の横軸上で特定された範囲に符号Tu1
を付した。この範囲では出力信号はパルス状の入力信号
と基準信号との間の位相のずれにほぼ比例する。
置からずれている。この場合第１の積分期間は瞬時t11
においてスタートし、瞬時t21において終了する（第３
図のａ）。第２の積分期間は瞬時t21においてスタート
し、瞬時t31において終了する。この積分が完了した
後、位相比較回路の出力側では負の出力信号が得られ
る。第３図のｃに示す位相比較回路の特性曲線は出力信
号Upが切換え瞬時に依存することを示している。切り換
え瞬時は何時も第１の積分期間の終了時である。特性曲
線上の基準信号Ur2に依存する負の出力信号に符号Up1を
付した。特性曲線の横軸上で特定された範囲に符号Tu1
を付した。この範囲では出力信号はパルス状の入力信号
と基準信号との間の位相のずれにほぼ比例する。
第４図は第２の実施例を示す。デイジタルのパルス状
の入力信号Ueが積分器16aと類似した構造をしている２
個の積分器16b及び16cに加えられる。これらの２個の積
分器内のレジスタ11b及び11cをタイミング装置６に接続
する。第１の積分器16bの出力信号に乗算器7bで因子４
を乗算し、第２の積分器16cの出力信号に乗算器8bで−
１を乗算する。これに続いて乗算器7b及び8bの出力信号
どうしを加算器10dで重ね合わせる。これとは別に第２
の積分器16cの出力信号を除算回路12、続いて逆数をと
る回路13に加える。加算器10dの出力信号をオーバフロ
ーリミタ14に加える。乗算器15でオーバフローリミタ14
の出力信号と、逆数をとる回路13の出力信号とを乗算
し、逆数値を形成する。オーバフローリミタ14を設けた
目的は加算器10dの出力信号が予じめ定められた値から
離れるのを制限するにある。こうすると乗算器15のコス
トと設計努力が低くてすむ。蓋し、オーバフローリミタ
14の出力信号の最大値に合わせて設計すれば足りるから
である。
の入力信号Ueが積分器16aと類似した構造をしている２
個の積分器16b及び16cに加えられる。これらの２個の積
分器内のレジスタ11b及び11cをタイミング装置６に接続
する。第１の積分器16bの出力信号に乗算器7bで因子４
を乗算し、第２の積分器16cの出力信号に乗算器8bで−
１を乗算する。これに続いて乗算器7b及び8bの出力信号
どうしを加算器10dで重ね合わせる。これとは別に第２
の積分器16cの出力信号を除算回路12、続いて逆数をと
る回路13に加える。加算器10dの出力信号をオーバフロ
ーリミタ14に加える。乗算器15でオーバフローリミタ14
の出力信号と、逆数をとる回路13の出力信号とを乗算
し、逆数値を形成する。オーバフローリミタ14を設けた
目的は加算器10dの出力信号が予じめ定められた値から
離れるのを制限するにある。こうすると乗算器15のコス
トと設計努力が低くてすむ。蓋し、オーバフローリミタ
14の出力信号の最大値に合わせて設計すれば足りるから
である。
第５図は第４図の位相比較回路の動作モードを示した
ものである。第５図のａは入力信号Ueを再度示し、ｂは
基準信号Urを示し、ｃは位相比較回路の特性を示してい
る。こゝに述べる位相比較回路の動作モードは目標位相
位置にあるものである。瞬時t5においてタイミング装置
６がパルス状の基準信号Urの立上り縁により制御され、
瞬時t6において第１の積分期間が開始し、レジスタ11b
がイネーブルされ、この結果第１の積分器16bが動作状
態になる。積分器16bは第１の積分期間のパルス状の入
力信号のサンプリング値を加え合わせる。瞬時t7におい
て第１の積分期間が終了し、レジスタ11bがデイスエー
ブルされる。第２の積分期間は瞬時t8においてスタート
する。レジスタ11cがタイミング装置６によりイネーブ
ルされ、第２の積分器16cが動作状態に入り、第２の積
分期間のサンプリング値を加え合わせる。第２の積分期
間は瞬時t9において終了し、この時レジスタ11cがデイ
スエーブルされる。第２の積分器16cの積分の結果は乗
算器8bを介して加算器10dに送られ、レジスタ11bに蓄わ
えられていた第１の積分期間の積分の結果は乗算器7bを
介して加算器10dに送られる。目標位相位置では加算器1
0dの出力信号がゼロとなる。この結果は第５図のａに示
してあり、また第３図のａにも示してある。いずれも異
なるハツチングを付した２個の区域の面積を比較する。
ものである。第５図のａは入力信号Ueを再度示し、ｂは
基準信号Urを示し、ｃは位相比較回路の特性を示してい
る。こゝに述べる位相比較回路の動作モードは目標位相
位置にあるものである。瞬時t5においてタイミング装置
６がパルス状の基準信号Urの立上り縁により制御され、
瞬時t6において第１の積分期間が開始し、レジスタ11b
がイネーブルされ、この結果第１の積分器16bが動作状
態になる。積分器16bは第１の積分期間のパルス状の入
力信号のサンプリング値を加え合わせる。瞬時t7におい
て第１の積分期間が終了し、レジスタ11bがデイスエー
ブルされる。第２の積分期間は瞬時t8においてスタート
する。レジスタ11cがタイミング装置６によりイネーブ
ルされ、第２の積分器16cが動作状態に入り、第２の積
分期間のサンプリング値を加え合わせる。第２の積分期
間は瞬時t9において終了し、この時レジスタ11cがデイ
スエーブルされる。第２の積分器16cの積分の結果は乗
算器8bを介して加算器10dに送られ、レジスタ11bに蓄わ
えられていた第１の積分期間の積分の結果は乗算器7bを
介して加算器10dに送られる。目標位相位置では加算器1
0dの出力信号がゼロとなる。この結果は第５図のａに示
してあり、また第３図のａにも示してある。いずれも異
なるハツチングを付した２個の区域の面積を比較する。
第３図のｃから明らかなように、位相比較回路の特性
曲線の横軸上にTu1と印した範囲では、出力信号Upが基
準信号とパルス状の入力信号との間の位相のずれにほぼ
比例する。しかし、出力信号Upは入力信号の振幅レベル
にも依存するから、標準化回路を設ける。この回路は除
算回路12、逆数をとる回路13及び乗算器15により形成さ
れる。積分器16cのレジスタ11cに蓄えられていた積分の
結果は除算回路12で第２の積分期間のサンプリング値の
数により除算される。オーバフローリミタ14の出力信号
に除算回路12の出力信号の逆数値が乗算され、乗算器15
の出力側には標準化された位相比較回路の出力信号が得
られる。
曲線の横軸上にTu1と印した範囲では、出力信号Upが基
準信号とパルス状の入力信号との間の位相のずれにほぼ
比例する。しかし、出力信号Upは入力信号の振幅レベル
にも依存するから、標準化回路を設ける。この回路は除
算回路12、逆数をとる回路13及び乗算器15により形成さ
れる。積分器16cのレジスタ11cに蓄えられていた積分の
結果は除算回路12で第２の積分期間のサンプリング値の
数により除算される。オーバフローリミタ14の出力信号
に除算回路12の出力信号の逆数値が乗算され、乗算器15
の出力側には標準化された位相比較回路の出力信号が得
られる。
第４図に示した位相比較回路の特性曲線を第５図のｃ
に示す。切り換え瞬時は何時も第１の積分期間の終了時
である。オーバーフローリミタが働らいている範囲を特
性曲線上で破線により示した。横軸上にTu2と印したこ
の特性曲線の直線部は広くなつている。蓋し、積分期間
を短かくしているからである。このように積分期間の持
続時間は位相比較回路の特性の線形性に影響する。積分
期間を短かくすると位相比較回路の雑音に対する感度が
変わる。蓋し、雑音成分は高い速度で増大するからであ
る。
に示す。切り換え瞬時は何時も第１の積分期間の終了時
である。オーバーフローリミタが働らいている範囲を特
性曲線上で破線により示した。横軸上にTu2と印したこ
の特性曲線の直線部は広くなつている。蓋し、積分期間
を短かくしているからである。このように積分期間の持
続時間は位相比較回路の特性の線形性に影響する。積分
期間を短かくすると位相比較回路の雑音に対する感度が
変わる。蓋し、雑音成分は高い速度で増大するからであ
る。
位相比較回路の感度は積分期間の持続時間に依存する
だけでなく、ライン同期パルスの量子化段階の数にも依
存する。この位相比較回路は１クロック信号周期以下の
感度−理論上は1/Mクロック信号周期（但し、Ｍは量子
化段階の数である）−で基準信号とライン同期パルスと
の間の位相のずれを検出できる。しかし、これはライン
同期パルスの立上り縁が無限大でない勾配を有する場合
にしかあてはまらない。蓋し、第１の積分期間の持続時
間はライン同期パルスの立上り時間以下であるからであ
る。これはデイジタル低域フイルタ２により確保されて
いる。テレビジヨン信号のように分解能が７ビツトの場
合のようにライン同期パルスが40個の量子化段階を具備
する時は、0.025クロツク信号以下の位相のずれを検出
できる。
だけでなく、ライン同期パルスの量子化段階の数にも依
存する。この位相比較回路は１クロック信号周期以下の
感度−理論上は1/Mクロック信号周期（但し、Ｍは量子
化段階の数である）−で基準信号とライン同期パルスと
の間の位相のずれを検出できる。しかし、これはライン
同期パルスの立上り縁が無限大でない勾配を有する場合
にしかあてはまらない。蓋し、第１の積分期間の持続時
間はライン同期パルスの立上り時間以下であるからであ
る。これはデイジタル低域フイルタ２により確保されて
いる。テレビジヨン信号のように分解能が７ビツトの場
合のようにライン同期パルスが40個の量子化段階を具備
する時は、0.025クロツク信号以下の位相のずれを検出
できる。
本発明に係る位相比較回路は位相のずれを非常に正確
に検出する場合に特に適している。しかし、特性曲線の
直線部（動作範囲）が狭い。しかし、この回路に特性曲
線の直線部が広いが、感度が低い位相比較回路を組合わ
せることにより本発明を有利に利用することができる。
後者の感度が低い、位相比較回路は先ず入力信号と基準
信号の間の位相位置を制御する（粗制御）。これにより
位相ずれが本発明位相比較回路の動作範囲内に入った
ら、本発明の回路がそれ以後の位相制御を引き継ぐ（微
制御）。
に検出する場合に特に適している。しかし、特性曲線の
直線部（動作範囲）が狭い。しかし、この回路に特性曲
線の直線部が広いが、感度が低い位相比較回路を組合わ
せることにより本発明を有利に利用することができる。
後者の感度が低い、位相比較回路は先ず入力信号と基準
信号の間の位相位置を制御する（粗制御）。これにより
位相ずれが本発明位相比較回路の動作範囲内に入った
ら、本発明の回路がそれ以後の位相制御を引き継ぐ（微
制御）。
第１図はデイジタル信号処理用の位相比較回路を具える
位相制御ループ全体のブロツク図、 第２図は第１の実施例の位相比較回路のブロツク図、 第３図は第２図に示した場合の信号の時間線図、 第４図は第２の実施例の位相比較回路のブロツク図、 第５図は第４図に示した場合の信号の時間線図である。 １……アナログ−デイジタル変換器 ２……デイジタル低域フイルタ ３……位相比較回路、４……発振器（クロツク信号） ５……分周器 ６……タイミング装置、7,8……乗算器 ９……マルチプレクサ、10……加算器 11……レジスタ、12……除算回路 13……逆数をとる回路、14……オーバフローリミタ 15……乗算器、16……積分器
位相制御ループ全体のブロツク図、 第２図は第１の実施例の位相比較回路のブロツク図、 第３図は第２図に示した場合の信号の時間線図、 第４図は第２の実施例の位相比較回路のブロツク図、 第５図は第４図に示した場合の信号の時間線図である。 １……アナログ−デイジタル変換器 ２……デイジタル低域フイルタ ３……位相比較回路、４……発振器（クロツク信号） ５……分周器 ６……タイミング装置、7,8……乗算器 ９……マルチプレクサ、10……加算器 11……レジスタ、12……除算回路 13……逆数をとる回路、14……オーバフローリミタ 15……乗算器、16……積分器
Claims (9)
- 【請求項１】入力信号（Ue）と基準信号（Ur）との間の
位相のずれを検出するために、基準信号と同期した積分
期間において入力信号を積分することによりこのずれに
依存する出力信号（Up）を生ずる位相比較回路（３）に
おいて、当該回路は、積分手段（16a;16b,16c）と重み
付け手段（7a,8a;7b,8b）を含み、基準信号と同期した
２個の順次の規定の積分期間において入力信号を積分し
且つそれぞれ異なる重み付け因子で重み付けして成る第
１及び第２積分値信号を発生する積分回路と、該積分回
路に結合され前記第１及び第２積分値信号を受信し両積
分値信号間の差に対応する信号を発生する重ね合わせ回
路（9;10d）とを具え、前記積分期間と前記重み付け因
子が、該差信号が前記力信号と基準信号との位相ずれを
表わすように定められていることを特徴とする位相比較
回路。 - 【請求項２】一方の入力端子が反転させられた入力信号
を受け取り、他方の入力端子が反転させられていない入
力信号を受け取るマルチプレクサを設け、積分回路が、
入力端子がこのマルチプレクサの出力端子に接続されて
いる一個の積分器を具え、積分期間においてこの積分器
を動作状態にセットし、マルチプレクサを２個の積分期
間の間で切り換えるために、基準信号により制御される
タイミング装置を設け、積分器の出力端子が当該位相比
較回路の出力端子となるように構成したことを特徴とす
る特許請求の範囲第１項記載の位相比較回路。 - 【請求項３】積分回路が２個の積分器を具え、これらの
積分器の入力端子がいずれも入力信号を受け取り、基準
信号により制御されるタイミング装置を設け、第１の積
分期間時に一方の積分器を動作状態にセットし、第２の
積分期間時に他方の積分器を動作状態にセットし、これ
らの２個の積分器の重み付けされた出力信号を重ね合わ
せ回路の２個の入力端子に加え、当該位相比較回路の出
力端子をこの重ね合せ回路の出力端子に結合したことを
特徴とする特許請求の範囲第１項記載の位相比較回路。 - 【請求項４】第１の積分期間をパルス状の入力信号の立
上り時間以下とし、２個の積分期間を互に離して予じめ
定められた位相差の時第１の積分期間が入力信号の立上
り縁と一致し、第２の積分期間が入力信号のパルスの山
と一致するようにし、２個の積分期間の持続時間及び重
み付け因子を出力信号が或る予じめ定められた値を有す
るように選ぶことを特徴とする特許請求の範囲前記各項
のいずれか一項に記載の位相比較回路。 - 【請求項５】重ね合わせ回路の出力信号を、第２の積分
期間時に動作状態にセットされる積分器の出力信号で除
算する除算回路を設けたことを特徴とする特許請求の範
囲第４項記載の位相比較回路。 - 【請求項６】重ね合わせ回路の後段にリミタ回路を設け
たことを特徴とする特許請求の範囲第５項記載の位相比
較回路。 - 【請求項７】タイミング装置によりマルチプレクサに供
給される制御信号の時間的位置がパルス状の基準信号の
ゼロ交差に依存することを特徴とする特許請求の範囲第
２項に記載の位相比較回路。 - 【請求項８】サンプリング周波数が基準パルスの周波数
の整数倍であるアナログ−ディジタル変換器を介して入
力信号を加え、１個又は２個の積分器がタイミング装置
により何時も一定数の、入力信号のサンプリング値を積
分するように構成したことを特徴とする特許請求の範囲
前記各項のいずれか一項に記載の位相比較回路。 - 【請求項９】低域フィルタを介して入力信号を加えるこ
とを特徴とする特許請求の範囲第８項記載の位相比較回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843436192 DE3436192A1 (de) | 1984-10-03 | 1984-10-03 | Phasenvergleichsschaltung |
| DE3436192.8 | 1984-10-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190516A JPS6190516A (ja) | 1986-05-08 |
| JP2560007B2 true JP2560007B2 (ja) | 1996-12-04 |
Family
ID=6246949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217749A Expired - Lifetime JP2560007B2 (ja) | 1984-10-03 | 1985-09-30 | 位相比較回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4845438A (ja) |
| EP (1) | EP0177100B1 (ja) |
| JP (1) | JP2560007B2 (ja) |
| KR (1) | KR860003517A (ja) |
| DE (2) | DE3436192A1 (ja) |
| ES (1) | ES8608690A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835481A (en) * | 1986-09-30 | 1989-05-30 | Siemens Aktiengesellschaft | Circuit arrangement for generating a clock signal which is synchronous in respect of frequency to a reference frequency |
| GB2242800B (en) * | 1990-04-03 | 1993-11-24 | Sony Corp | Digital phase detector arrangements |
| JP2837982B2 (ja) * | 1991-12-27 | 1998-12-16 | 三菱電機株式会社 | 遅延検波復調装置 |
| AUPN937696A0 (en) * | 1996-04-19 | 1996-05-16 | Bhp Steel (Jla) Pty Limited | Casting steel strip |
| DE102012005980A1 (de) | 2012-03-23 | 2013-09-26 | Airbus Operations Gmbh | Adapter zum Befestigen eines Sitzes in einer Kabine eines Fahrzeugs, Sitz für eine Kabine eines Fahrzeugs, Fahrzeug mit einer Kabine und einem Sitz |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577088A (en) * | 1969-02-03 | 1971-05-04 | Us Air Force | Sine-cosine to magnitude-phase angle converter |
| CH518555A (de) * | 1970-02-05 | 1972-01-31 | Bbc Brown Boveri & Cie | Verfahren zur eindeutigen Bestimmung der Phasenverschiebung zwischen zwei periodischen, in ihrer Frequenz gleichen oder nahezu gleichen elektrischen Signalen |
| DE2324853C3 (de) * | 1973-05-17 | 1981-09-17 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsanordnung zur Rückgewinnung des Bittaktes aus einem empfangenen binären Nachrichtensignal |
| US3821470A (en) * | 1973-05-21 | 1974-06-28 | Zenith Radio Corp | Phase correction for horizontal oscillator in cmos form |
| FR2241162B1 (ja) * | 1973-08-16 | 1976-09-17 | Cit Alcatel | |
| US4281259A (en) * | 1978-11-08 | 1981-07-28 | Sanyo Electric Co., Ltd. | Digital phase comparing apparatus |
| JPS6010458B2 (ja) * | 1979-08-23 | 1985-03-18 | 富士通株式会社 | フエ−ズ・ロツクド・ル−プ回路 |
| DE3310581A1 (de) * | 1983-03-23 | 1984-09-27 | Siemens AG, 1000 Berlin und 8000 München | Digitaler phasendetektor |
-
1984
- 1984-10-03 DE DE19843436192 patent/DE3436192A1/de not_active Ceased
-
1985
- 1985-09-27 EP EP85201562A patent/EP0177100B1/de not_active Expired - Lifetime
- 1985-09-27 DE DE8585201562T patent/DE3579088D1/de not_active Expired - Lifetime
- 1985-09-30 ES ES547418A patent/ES8608690A1/es not_active Expired
- 1985-09-30 JP JP60217749A patent/JP2560007B2/ja not_active Expired - Lifetime
- 1985-10-02 KR KR1019850007261A patent/KR860003517A/ko not_active Application Discontinuation
-
1988
- 1988-03-23 US US07/172,999 patent/US4845438A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6190516A (ja) | 1986-05-08 |
| ES547418A0 (es) | 1986-06-16 |
| ES8608690A1 (es) | 1986-06-16 |
| EP0177100B1 (de) | 1990-08-08 |
| US4845438A (en) | 1989-07-04 |
| EP0177100A3 (en) | 1987-03-11 |
| KR860003517A (ko) | 1986-05-26 |
| DE3436192A1 (de) | 1986-04-10 |
| DE3579088D1 (de) | 1990-09-13 |
| EP0177100A2 (de) | 1986-04-09 |
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