DE60002827T2

DE60002827T2 - Automatische testeinrichtung mit sigma-delta modulation zur erzeugung von referenzpegeln

Info

Publication number: DE60002827T2
Application number: DE60002827T
Authority: DE
Inventors: P. Ernest WALKER; A. Ronald SARTSCHEV; M. Allan RYAN; D. Eric BLOM
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1999-02-05
Filing date: 2000-02-03
Publication date: 2004-04-01
Anticipated expiration: 2020-02-04
Also published as: JP4485691B2; CN1248002C; DE60002827D1; EP1149298A1; KR20010101990A; WO2000046610A1; JP2002536644A; EP1149298B1; CN1339112A; KR100676185B1; US6282682B1

Description

Diese Erfindung betrifft allgemein die Erzeugung von analogen Referenzpegeln und insbesondere automatische Testgeräte, bei denen analoge Referenzpegel programmiert werden.
Automatische Testgeräte (die auch als ein "Tester" bekannt sind) werden weitläufig verwendet, um Halbleitereinrichtungen, gedruckte Schaltungsplatinen, und andere elektronische Komponenten und Baugruppen zu testen. Viele Tester, insbesondere diejenigen, die verwendet werden, um Halbleitereinrichtungen zu testen, verwenden eine "pin-slice" ("Stiftscheiben") Architektur. Derartige Tester umfassen allgemein mehrere "pin-slice" Schaltungen, die jeweils zu einem getrennten Anschlussstift auf einer Einrichtung, die gerade getestet wird (Device-under-Test, DUT; nachstehend als Testeinrichtung bezeichnet), gehören. Ferner umfasst jede "pin-slice" Schaltung allgemein eine Schaltungsanordnung zum Erzeugen und Messen von Signalen an ihren zugehörigen Anschlussstift auf der DUT.
Ein typischer Tester kann Signale auf Hunderten bis einigen wenigen Tausend Anschlussstiften erzeugen und messen, wobei jeder Anschlussstift seine eigene "pin-slice" Schaltungsanordnung aufweist. Dies bedeutet, dass jede "pin-slice" Schaltungsanordnung hundert Mal oder tausend Mal in einem Tester dupliziert wird. Es ist deshalb sehr wichtig für Tester "pin-slice" Schaltungen zu verwenden, die sowohl Flächen- als auch Kosten-effizient sind.
Während einer typischen Testsession ist es zusätzlich oft erforderlich einen oder mehrere analoge Referenzspannungspegel, die in jeder "pin-slice" Schaltung verwendet werden, zu verändern. Dies ist insbesondere der Fall, wenn parametrische Tests der Ansteuer- und Empfangspegel der DUT durchgeführt werden.
Zum Beispiel kann eine Sequenz von Referenzspannungspegeln erzeugt werden und an bestimmten Abschnitten der "pin-slice" Schaltungen bereitgestellt werden. Wenn die Schritte zum Erzeugen und Bereitstellen von Änderungen in den Referenzspannungspegeln einen großen Zeitbetrag erfordern, dann würde die Zeit zum Fertigstellen der vollen Testsession sehr lang, insbesondere dann, wenn die Testsession für die Erzeugung von Sequenzen von Hunderten von unterschiedlichen Referenzspannungspegeln aufgerufen wird. Es ist deshalb sehr wichtig, dass Tester die gewünschten Referenzspannungspegeländerungen kommunizieren und neue Referenzspannungspegel schnell erzeugen.
Jedoch müssen "pin-slic" Schaltungen Signale auch mit einem hohen Genauigkeitsgrad erzeugen und messen. Zum Beispiel wird irgendeine Ungenauigkeit in Signalpegeln, die von "pin-slice" Schaltungen erzeugt oder gemessen werden, die Genauigkeit von Testergebnissen beeinflussen. Ferner müssen "pinslice" Schaltungen Signale bei Pegeln erzeugen und messen, die kompatibel mit den Halbleitereinrichtungen sind, die gerade getestet werden.
Eine Vorgehensweise, um diese Anforderungen zu erfüllen, besteht darin "pin-slice" Schaltungen unter Verwendung einer Kombination von unterschiedlichen Komponenten-Technologien zu entwerfen. Zum Beispiel sind "pin-slice" Schaltungen unter Verwendung einer Kombination von CMOS und bipolaren Komponenten-Technologien entworfen worden.
Hauptsächlich wegen der geringen Leistungsanforderungen von CMOS Komponenten ist CMOS die bevorzugte Technologie für viele Entwickler von Komponenten und elektronischen Einrichtungen geworden. Demzufolge sind CMOS Komponenten weitläufig verfügbar geworden und relativ kostengünstig. Wegen dem Wunsch zur Herstellung von Computern und elektronischen Einrichtungen, die sowohl schneller als auch kleiner sind, haben sich ferner die Dimensionen von CMOS Komponenten über die Jahre signifikant verkleinert. Demzufolge sind Abschnitte von "pin-slice" Schaltungen unter Verwendung einer CMOS Technologie entworfen worden, und zwar in einem Versuch die Schaltungen kostengünstiger und kompakter zu machen.
Jedoch besteht eine Unzulänglichkeit beim Entwerfen von Schaltungen unter Verwendung einer CMOS Technologie darin, dass sie zu instabilen und nicht vorhersagbaren Timing-Charakteristiken (Zeitgabe-Charakteristiken) führt. Zum Beispiel ist festgestellt worden, dass sich Timing-Charakteristiken von identischen CMOS Schaltungen von Komponente zu Komponente verändern.
Ferner ist festgestellt worden, dass Timing-Charakteristiken von CMOS Komponenten sich mit der Temperatur verändern. Wenn zum Beispiel Frequenzen von Signalen, die von CMOS Komponenten verarbeitet werden, ansteigen, steigen im allgemeinen auch Leistungsanforderungen der CMOS Komponenten an, wodurch bewirkt wird, dass sich die Komponenten erwärmen. Dieser Temperaturanstieg kann Ausbreitungsverzögerungen durch die CMOS Komponenten beeinträchtigen.
Im allgemeinen beeinträchtigt diese Unzulänglichkeit der CMOS Technologie das Betriebsverhalten der meisten Computer und elektronischen Einrichtungen nicht ernsthaft, weil CMOS Schaltungen in diesen Einrichtungen gewöhnlicherweise auf einen internen Takt synchronisiert sind. Derartige synchrone Entwurfstechniken werden oft verwendet, um die Stabilität und Vorhersagbarkeit der elektronischen Schaltungen zu verbessern.
Obwohl einige Abschnitte von "pin-slice" Schaltungen auch mit einem Takt innerhalb des Testers synchronisiert werden können, kann das Timing von anderen Abschnitten von "pin-slice" Schaltungen nicht in ähnlicher Weise synchronisiert sein. Zum Beispiel werden die Zeiten, zu denen "pin-slice" Schaltungen Signale an Anschlussstiften einer DUT erzeugen und messen, gewöhnlicherweise von der DUT und nicht von einem Takt, der zu dem Tester intern ist, bestimmt.
Wenn eine CMOS Technologie verwendet wird, um eine Schaltungsanordnung zum Erzeugen von Timing-Signalen in "pin-slice" Schaltungen zu implementieren, müssen demzufolge bekannte Kompensationstechniken allgemein verwendet werden, um die Timing-Charakteristiken der CMOS Schaltungsanordnung zu verbessern.
Ein anderer Grund, warum eine CMOS Technologie manchmal nicht verwendet wird, um die Signalerzeugungsabschnitte von "pin-slice" Schaltungen zu implementieren, besteht darin, dass CMOS Schaltungen allgemein niedrige Ansteuerfähigkeiten aufweisen.
Wegen dieser Gründe wird oft eine Bipolar-Technologie zum Implementieren von Signalerzeugungs- und Messabschnitten von "pin-slice" Schaltungen in herkömmlichen Testern verwendet. Timing-Charakteristiken von Schaltungen, die mit einer Bipolar-Technologie hergestellt werden, sind im allgemeinen stabiler und vorhersagbarer als CMOS Schaltungen. Ferner können bipolare Schaltungen allgemein Signale bei höheren Leistungspegeln als CMOS Schaltungen anlegen (ansteuern) und messen.
Ein derartiger herkömmlicher Tester 100 ist in 1 gezeigt. Der Tester 100 umfasst einen Testsystem-Controller 110, der einen Spezialzweck-Computer einschließt; und einen Speicher 124, der Testergebnisse und Information, die zum Steuern des Testers 100 benötigt wird, speichert. Sowohl der Testsystem-Controller 110 als auch der Speicher 124 werden normalerweise unter Verwendung einer CMOS Technologie implementiert. Der Grund hierfür besteht darin, dass der Testsystem-Controller 110 und der Speicher 124 typischerweise auf einen Testsystemtakt synchronisiert sind. Ferner wird weder der Testsystem-Controller 110 noch der Speicher 124 zum Anlegen oder Empfangen von Signalen mit hohen Leistungspegeln benötigt.
Der Tester 100 umfasst auch mehrere "pin-slice" Schaltungen 114, die Signale an getrennten Anschlussstiften einer DUT 112 erzeugen und messen, die eine diskrete Halbleitereinrichtung oder einer einer Vielzahl von Chips auf einem Halbleiterwafer sein könnte.
Jede "pin-slice" Schaltung 114 weist typischerweise Abschnitte auf die unter Verwendung entweder einer CMOS oder einer Bipolar-Technologie implementiert sind. Zum Beispiels umfassen die "pin-slice" Schaltungen 114 Timing-Generatoren 116, die unter Verwendung einer CMOS Technologie implementiert werden können. In diesem Fall werden die voranstehend erwähnten Kompensationstechniken typischerweise verwendet, um Timing-Charakteristiken der CMOS Schaltungen zu verbessern. Die Timing-Generatoren 116 erzeugen Timing-Signale im Ansprechen auf Befehle von dem Testsystem-Controller 110 zum Bestimmen von Zeiten, zu denen Treiber/Empfänger-Kanäle 118 digitale Signale an Anschlussstiften der DUT 112 anlegen (treiben) oder messen.
Die Treiber/Empfänger-Kanäle 118 in den "pin-slice" Schaltungen 114 werden typischerweise unter Verwendung einer bipolaren Technologie implementiert. Dies stellt sicher, dass die Treiber/Empfänger-Kanäle 118 die Fähigkeit zum Anlegen und Messen von digitalen Signalen an Anschlussstiften der DUT 112 zu den geeigneten Zeiten aufweisen.
Zwei Informationsteile, die der Testsystem-Controller 110 verwendet, um die "pin-slice" Schaltungen 114 zu steuern, zeigen Werte mit logischen hohen und logischen niedrigen Pegeln an, die von den Treiber/Empfänger-Kanälen 118 an der DUT 112 bereitgestellt werden sollen; und Werte mit logischen hohen und logischen niedrigen Pegeln, die von den Treiber/Empfänger-Kanälen 118 von einer richtig arbeitenden DUT 112 empfangen werden sollen.
Insbesondere umfassen die "pin-slice" Schaltungen 114 Referenzspannungen 122, die typischerweise unter Verwendung einer diskreten analogen Schaltungsanordnung implementiert werden. Die Referenzspannungen 122 stellen mehrere Referenzspannungen an den Treiber/Empfänger-Kanälen 118 bereit. Demzufolge stellt der Testsystem-Controller 110 Information an den Treiber/Empfänger-Kanälen 118 bereit, die anzeigt, welche Referenzspannungen als logische hohe Pegel und logische niedrige Pegel verwendet werden sollen.
Die "pin-slice" Schaltungen 114 umfassen auch parametrische Messeinheiten (PMUs) 120, die typischerweise unter Verwendung einer bipolaren Technologie und einer diskreten analogen Schaltungsanordnung implementiert werden. Die PMUs 120 erzeugen und messen DC Pegel, wohingegen die Treiber/Empfänger-Kanäle 118 digitale Signale erzeugen und messen.
Die Referenzspannungen 122 stellen auch mehrere Referenzspannungen an den PMUs 120 bereit. Der Testsystem-Controller 110 stellt deshalb Information an den PMUs 120 bereit, die anzeigt, welche Referenzspannungen zu verwenden sind, wenn DC Pegel an Anschlussstiften der DUT 112 erzeugt und gemessen werden.
In einer typischen Testkonfiguration ist nur der Treiber/Empfänger-Kanal 118 oder die PMU 120 in einer "pin-slice" Schaltung 114 zu einer Zeit aktiv. Demzufolge werden Schalter oder Relais (nicht gezeigt) normalerweise verwendet, um die Treiber/Empfänger-Kanäle 118 und die PMUs 120 isoliert voneinander zu halten.
Das US Patent mit der Nr. 5,844,513 offenbart ein Verfahren zum Verbessern der Übertragungseffizienz eines digitalen Audiosignals, das aus mehreren Kanalsignalen erzeugt wird, durch einen Sigma-Delta-Modulator. Dies wird dadurch erreicht, dass der Hauptkanal veranlasst wird eine andere Abtastfrequenz von dem Subkanal (Unterkanal) aufzuweisen. Das digitale Audiosignal wird von einer Modulationseinheit mit einer Vielzahl von Modulatoren und einem Multiplexer, der die Ausgänge der Modulatoren kombiniert, erzeugt.
Das US Patent mit der Nr. 5,235,273 bezieht sich auf eine analoge Referenzsignalerzeugung für Anschlussstifttreiber und Anschlussstiftsensoren eines ATE Systems. Das offenbarte System verwendet einen D/A Wandler und eine einzelne analoge Leitung zum Definieren der Referenzspannungspegel einer Vielzahl von Anschlussstifttreibern und Stiftsensoren. Sie gibt an, dass ein Vorteil einer Verwendung eines einzelnen D/A Wandlers darin besteht, dass die Anzahl von Komponenten zum Verzweigen der Referenzspannungspegel verringert wird.
In der vorliegenden Anmeldung wurde erkannt, dass ein wesentlicher Teil der Größe und der Kosten einer "pin-slice" Schaltung die Folge der diskreten analogen Schaltungsanordnung ist, die in der Schaltung verwendet wird. Weil ein Tester Tausende von "pin-slice" Schaltungen umfassen kann, könnte eine Verringerung des Betrags der verwendeten diskreten analogen Schaltungsanordnung die Größe und die Kosten des Testers wesentlich beeinflussen.
Es wurde in der vorliegenden Anmeldung weiter erkannt, dass ein anderer wichtiger Teil der Größe und der Kosten einer "pin-slice" Schaltung der Größe von ICs, die in der Schaltung verwendet werden, zurechenbar ist.
Es würde deshalb wünschenswert sein einen Tester mit verringerter Größe und verringerten Kosten beizustellen, der erfolgreich elektronische Einrichtungen oder Baugruppen testen kann. Es würde auch wünschenswert sein eine verringerte Größe und verringerte Kosten in einem Tester zu erreichen, der unter Verwendung einer "pin-slice" Architektur konstruiert ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Im Hinblick auf den voranstehenden Hintergrund ist es eine Aufgabe der Erfindung sowohl die Größe als auch die Kosten eines Testers zu verringern.
Eine andere Aufgabe der Erfindung besteht darin, den Betrag einer "pin-slice" Schaltungsanordnung zu erhöhen, die unter Verwendung einer kostengünstigen CMOS Technologie implementiert ist.
Noch eine andere Aufgabe der Erfindung besteht darin, die Größe von ICs, die in der "pin-slice" Schaltungsanordnung verwendet wird, zu verringern.
Die vorangehenden und andere Aufgaben werden dadurch gelöst, dass ein Tester mit mehreren "pin-slice" Schaltungen versehen wird, wobei jede "pin-slice" Schaltung eine Schaltungsanordnung, die unter Verwendung einer CMOS Technologie implementiert ist, und eine Schaltungsanordnung, die unter Verwendung einer bipolaren Technologie implementiert ist, einschließt. In einer bevorzugten Ausführungsform umfasst die CMOS Schaltungsanordnung mehrere digitale Sigma-Delta-Modulatoren, wobei jeder digitale Sigma-Delta-Modulator einen Bitstrom erzeugt, der eine Sequenz von analogen Referenzspannungspegeln darstellt, und die bipolare Schaltungsanordnung umfasst mehrere digitale Sigma-Delta-Decoder, wobei jeder digitale Sigma-Delta-Decoder einen Bitstrom von einem jeweiligen digitalen Sigma-Delta-Modulator empfängt und den Bitstrom in eine Sequenz von analogen Referenzspannungspegeln umwandelt. Jede Sequenz von analogen Referenzspannungspegeln wird dann an einer Schaltungsanordnung, wie einem Treiber/Empfänger-Kanal und/oder einer parametrischen Messeinheit, bereitgestellt.
In Übereinstimmung mit einem Merkmal umfasst die digital Sigma-Delta-Modulatorschaltungsanordnung eine Schaltungsanordnung zum Kombinieren der mehreren Bit-Ströme in eine begrenzte Anzahl von Leitungen. In Übereinstimmung mit einem anderen Merkmal der Erfindung umfasst die digitale Sigma-Delta-Decoderschaltungsanordnung eine Schaltungsanordnung zum Trennen der mehreren Bit-Ströme für die begrenzte Anzahl von Leitungen.
In einer anderen Ausführungsform wird ein serieller Bitstrom an einem integrierten Schaltungschip bereitgestellt. Als nächstes wird eine Schaltungsanordnung auf dem integrierten Schaltungschip verwendet, um den seriellen Bitstrom in eine Vielzahl von abgetrennten Bit-Strömen zu trennen. Die abgetrennten Bit-Ströme werden dann verwendet, um analoge Referenzpegel für die Treiber/Empfänger-Schaltungsanordnungen in dem integrierten Schaltungschip zu erzeugen.
Gemäß eines Merkmals wird der integrierte Schaltungschip unter Verwendung einer bipolaren Technologie implementiert.
In noch einer anderen Ausführungsform ist der Halbleiterwafer mit einer Vielzahl von Chips versehen. Als nächstes werden die Chips unter Verwendung einer Treiber/Empfänger-Schaltungsanordnung getestet, die in einem integrierten Schaltungschip implementiert ist, wodurch gute Chips identifiziert werden. Die guten Chips werden dann verpackt.
In Übereinstimmung mit einem Merkmal ist die Treiber/Empfänger-Schaltungsanordnung mit Referenzpegeln versehen, die aus digitalen Bit-Strömen erzeugt werden.
Noch weitere Aufgaben und Vorteile ergeben sich näher aus einer Berücksichtigung der folgenden Beschreibung und den Zeichnungen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung lässt sich besser unter Bezugnahme auf die folgende ausführlichere Beschreibung und die beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
1 ein Blockdiagramm eines herkömmlichen Testers, der eine "pin-slice" Architektur verwendet;
2 ein Teilblockdiagramm einer "pin-slice" Schaltung in Übereinstimmung mit der Erfindung;
3 eine ausführliche Ansicht von Abschnitten der "pin-slice" Schaltung, die in 2 gezeigt ist;
4 ein schematisches Diagramm einer Decoder-Schaltungsanordnung, die in der "pin-slice" Schaltung enthalten ist, die in 2 gezeigt ist; und
5 ein Timing-Diagramm, das verwendet wird, um den Betrieb der Decoder-Schaltungsanordnung zu beschreiben, die in 4 gezeigt ist.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
2 zeigt ein Teilblockdiagramm einer "pin-slice" Schaltung 214 in Übereinstimmung mit der vorliegenden Erfindung. Die "pin-slice" Schaltung 214 soll in einen Tester eingebaut werden, der eine "pinslice" Architektur verwendet, beispielsweise in den Tester 100, der in 1 gezeigt ist.
Demzufolge würde die "pin-slice" Schaltung 214 normalerweise wenigstens 100 mal und wahrscheinlich Tausend mal in einem Tester repliziert werden. Ferner würde jede Replizierung der "pinslice" Schaltung 214 normalerweise zum Erzeugen und Messen von Signalen und Pegeln an einem getrennten Anschlussstift einer Testeinrichtung (DUT), beispielsweise der DUT 112, die in 1 gezeigt ist, verwendet werden.
Weil die "pin-slice" Schaltung 214 normalerweise viele Male in einem Tester repliziert wird, besteht eine starke wirtschaftliche Motivation die Größe und die Kosten der "pin-slice" Schaltung 214 so stark wie möglich zu verringern. Jedoch muss die Größe und die Kosten der "pin-slice" Schaltung 214 in einer Weise verringert werden, die die Genauigkeit der Signale, die von der "pin-slice" Schaltung 214 erzeugt und gemessen werden, nicht ungünstig beeinflusst.
Deshalb wird die "pin-slice" Schaltung 214 vorzugsweise unter Verwendung einer Kombination von Schaltungstechniken implementiert. Insbesondere umfasst die "pin-slice" Schaltung 214 einen Abschnitt 240, der unter Verwendung einer CMOS Technologie implementiert ist und einen Abschnitt 242, der unter Verwendung einer bipolaren Technologie implementiert ist. Im allgemeinen kann eine Schaltungsanordnung, die unter Verwendung einer CMOS Technologie implementiert ist, relativ kompakt, kostengünstig und mit einer niedrigen Leistung hergestellt werden. Ferner weist eine Schaltungsanordnung, die unter Verwendung einer bipolaren Technologie implementiert ist, im allgemeinen überlegene Timing-Charakteristiken und Ansteuerfähigkeiten auf. Zum Beispiel stellt eine Emitter-gekoppelte Logik (ECL) die Geschwindigkeit und Ansteuerung bereit, die von den meisten "pin-slice" Schaltungsanwendungen benötigt werden. In dieser Weise kann die Größe und die Kosten der "pin-slice" Schaltung 214 verringert werden, während ein hoher Genauigkeitsgrad in den erzeugten und gemessenen Signalen aufrechterhalten wird.
Der CMOS Abschnitt 240 erfasst mehrere Kopien eines Timing-Generators 216, der im allgemeinen ein Timing-Signal oder eine "Flanke" zu einem programmierten Zeitbetrag nach dem Start eines Testryklus erzeugt. Es gibt mehrere Kopien des Timing-Generators 216, weil jeder einzelne von einem Testsystem-Controller (beispielsweise dem Testsystem-Controller 110, der in 1 gezeigt ist) gesteuert werden kann, um eine spezifische Funktion auszuführen.
Zum Beispiel kann ein Timing-Generator gesteuert werden, um die Erzeugung eines Testsignals zu starten, während ein anderer Timing-Generator gesteuert werden kann, um die Testsignalerzeugung zu stoppen. In ähnlicher Weise kann noch ein anderer Timing-Generator gesteuert werden, um die Messung eines empfangenen Signals zu starten, während noch ein anderer Timing-Generator gesteuert werden kann, um die Signalmessung zu stoppen.
Der CMOS Abschnitt 240 umfasst auch eine Schaltungsanordnung 226 mit einem digitalen Sigma-Delta-Modulator (D^Σ∆M) die ebenfalls von dem Testsystem-Controller 110 gesteuert und vorzugsweise verwendet wird, um Daten zu erzeugen, die sich auf eine Reihe von Referenzspannungen beziehen, die von der "pin-slice" Schaltung 214 verwendet werden. Eine neuartige Vorgehensweise zur Verwendung der D^Σ∆M Schaltungsanordnung 226 zum Erzeugen der Referenzspannungen wird nachstehend mit Einzelheiten beschrieben.
Der CMOS Abschnitt 240 kann eine Schaltungsanordnung (nicht gezeigt) mit sequentiellen Abschnitten umfassen, die auf einen Takt (nicht gezeigt) synchronisiert sein können, der intern zu dem Tester ist. Zum Beispiel umfassen typischerweise beide Timing-Generatoren 216 und die D^Σ∆M Schaltungsanordnung 226 eine Schaltungsanordnung (nicht gezeigt), die auf einen internen Testsystemtakt synchronisiert werden kann. Deshalb wird die Schaltungsanordnung des CMOS Abschnitts 240 der "pinslice" Schaltung 214 normalerweise nicht stark von Veränderungen in den Timing-Charakertistiken der CMOS Schaltungen beeinträchtigt. Diese Timing-Charakteristikveränderungen können durch Faktoren wie Änderungen in der Temperatur der "pin-slice" Schaltung 214 oder Änderungen in der Frequenz von Signalen, die von der "pin-slice" Schaltung 214 verarbeitet werden, verursacht werden.
Jedoch kann der CMOS Abschnitt 240 auch eine Schaltungsanordnung (nicht gezeigt) einschließen, die nicht in ähnlicher Weise auf einen internen Testsystemtakt synchronisiert werden kann. Zum Beispiel werden die Timing-Generatoren 216 im allgemeinen aufgerufen, um Flanken zu Zeiten zu erzeugen, die von dem Timing der DUT vorgegeben werden, und nicht zu Zeiten, die ausschließlich von dem internen Testsystemtakt bestimmt werden. Deshalb werden bekannte Kompensationstechniken vorzugsweise in den Timing-Generatoren 216 verwendet, um die Timing-Charakteristiken der CMOS Schaltungen zu verbessern. In dieser Weise können die Timing-Generatoren 216 und die D^Σ∆M Schaltungsanordnung 226 die Vorteile der verringerten Größe, der verringerten Kosten, und der verringerten Leistung des CMOS Abschnitts 240 der "pin-slice" Schaltung 214 mitnehmen, während sie nicht stark durch Veränderungen in den Timing-Charakteristiken des CMOS Abschnitts 240 beeinträchtigt werden.
Der bipolare Abschnitt 242 der "pin-slice" Schaltung 214 umfasst einen Treiber/Empfänger-Kanal 218, eine parametrische Messeinheit (PMU) 220 und eine digitale Sigma-Delta-Decoder (D^Σ∆M) Schaltungsanordnung 228.
Die Flanken, die von den Timing-Generatoren 216 von CMOS Abschnitt 240 erzeugt werden, werden an dem Treiber/Empfänger-Kanal 218 in den bipolaren Abschnitt 242 bereitgestellt. Der Treiber/Empfänger-Kanal 218 umfasst eine Treiber- und Vergleicherschaltungsanordnung (siehe Bezugszeichen 352 bzw. 354 in 3), die zum Erzeugen und Messen von digitalen Signalen und Pegeln an einem Anschlussstift der DUT 112 erforderlich ist.
In ähnlicher Weise werden die Daten, die von der D^Σ∆M Schaltungsanordnung 226 in dem CMOS Abschnitt 240 erzeugt werden, an der D^Σ∆M Schaltungsanordnung 228 in dem bipolaren Abschnitt 242 bereitgestellt. Wie voranstehend erwähnt, beziehen sich diese Daten auf die Referenzspannungen, die von der "pin-slice" Schaltung 214 verwendet werden.
Ferner werden die Daten, die von der D^Σ∆M Schaltungsanordnung 226 erzeugt werden vorzugsweise in der Form eines seriellen Bitstroms bereitgestellt. Der Grund hierfür ist, dass die CMOS und bipolaren Abschnitte 240 und 242 der "pin-slice" Schaltung 214 vorzugsweise als kundenspezifisch ausgelegte ICs implementiert sind; und in der vorliegenden Anmeldung erkannt wurde, dass die Kosten von kundenspezifisch zugeschnittenen ICs durch Minimieren der Anzahl von Anschlussstiften der ICs verringert werden können. Demzufolge übergibt die D^Σ∆M Schaltungsanordnung 226 Daten an die D^Σ∆M Schaltungsanordnung 228 unter Verwendung einer 1-Bit breiten Leitung 244, wodurch nur ein Ausgangsanschlussflecken (nicht gezeigt) auf einem IC, auf dem der CMOS Abschnitt 240 implementiert ist, und nur ein Eingangsanschlussflecken (nicht gezeigt) auf einem anderen IC, auf der bipolare Abschnitt implementiert ist, benötigt wird.
Unter Verwendung der Daten, die von der D^Σ∆M Schaltungsanordnung 226 auf der Leitung 244 bereitgestellt werden, stellt die D^Σ∆D Schaltungsanordnung 228 mehrere Referenzspannungen an dem Treiber/Empfänger-Kanal 218 und der PMU 220 bereit. Der Treiber/Empfänger-Kanal 218 verwendet gewählte von diesen Referenzspannungen als logische hohe Pegel und logische niedrige Pegel, wenn die digitalen Signale an einem Anschlussstift der DUT 112 erzeugt oder gemessen werden.
Die D^Σ∆D Schaltungsanordnung 228 stellt mehrere Referenzspannungen, vorzugsweise zwanzig (20) an dem Treiber/Empfänger-Kanal 218 bereit. Dies liegt daran, dass die "pin-slice" Schaltung 214 typischerweise in einer Dualkanal-Konfiguration mit zehn (10) Referenzspannungen an jedem Kanal bereitgestellt wird, implementiert ist. Ferner wird die "pin-slice" Schaltung 214 typischerweise zum Testen von Halbleitereinrichtungen unter Verwendung von unterschiedlichen Technologien verwendet, die in Übereinstimmung mit unterschiedlichen Logikpegeln arbeiten können. Der Testsystem-Controller 110 sendet Steuersignale an den Treiber/Empfänger-Kanal 218, die anzeigen, welche Referenzspannungen als logische hohe Pegel und logische niedrige Pegel für die unterschiedlichen DUT Technologien zu verwenden sind.
Die PMU 220 verwendet auch gewählte Referenzspannungen, die von der D^Σ∆D Schaltungsanordnung 228 erzeugt werden. Die PMU 220 verwendet die Referenzspannungen zum Erzeugen und Messen von DC Pegeln an einem Anschlussstift der DUT 112, wohingegen der Treiber/Empfänger-Kanal 218 die Referenzspannungen zum Definieren von logischen hohen und niedrigen Pegeln für digitale Signale verwendet. Der Testsystem-Controller 110 sendet auch Steuersignale an die PMU 220, die anzeigen, welchen Referenzspannungen beim Erzeugen und Messen der benötigten DC Pegel zu verwenden sind.
Obwohl 2 Ausgänge des Treiber/Empfänger-Kanals 218 und der PMU 220 zeigt, die Signale und Pegel an einem Anschlussstift der DUT 112 unter Verwendung der gleichen Leitung erzeugen, sei darauf hingewiesen, dass nur einer von ihnen zu einer Zeit aktiv ist und tatsächlich kein Wettstreit für die Leitung besteht. Demzufolge steuert der Testsystem-Controller 110 vorzugsweise Schalter oder Relais (nicht gezeigt) zum Isolieren des Treiber/Empfänger-Kanals 218 und der PMU 220 voneinander während eines Tests.
3 zeigt ausführliche Ansichten der D^Σ∆M Schaltungsanordnung 226, der D^Σ∆M Schaltungsanordnung 228, und des Treiber/Empfänger-Kanals 218.
Die D^Σ∆M Schaltungsanordnung 226 umfasst mehrere D^Σ∆M 330. Wie Durchschnittsfachleuten in diesem technischen Gebiet bekannt ist, ist ein D^Σ∆M ein einfacher höchst nicht-linearer Algorithmus, der mit einer digitalen Schaltungsanordnung implementiert und zum Neuquantisieren von digitalen Eingangssignalen mit einer hohen Auflösung verwendet werden kann, wodurch diese als Zahlen mit einer geringen Auflösung bei einer höheren Abtastrate und mit einem geringen Verlust der Wiedergabetreue dargestellt werden. Ein Grund, warum D^Σ∆Ms in der vorliegenden Erfindung verwendet werden besteht darin, dass sie leicht mit anderen Schaltungen in dem CMOS Abschnitt 240 der "pin-slice" Schaltung 214 unter Verwendung von bekannten Techniken integriert werden können.
Digital-zu-Analog(D-zu-A) Wandler 335 mit hoher Geschwindigkeit und niedriger Auflösung (siehe 3), die beispielsweise 1-Bit D-zu-A Wandler, können dann verwendet werden, um die mehreren Referenzspannungen erneut zu erzeugen, die von dem Treiber/Empfänger-Kanal 218 und der PMU 220 verwendet werden. Diese D-zu-A Wandler können leicht in einer minimalen Fläche hergestellt werden, sogar in einem bipolaren Prozess. Demzufolge führt diese Darstellung niedriger Auflösung von digitalen Eingangssignalen mit hoher Auflösung zu einer Flächen- und Kosten-effizienten Vorgehensweise zum erneuten Erzeugen der mehreren geschalteten analogen Referenzspannungen in dem bipolaren Abschnitt 242 der "pin-slice" Schaltung 214.
In der dargestellten Ausführungsform, die in 3 gezeigt ist, werden mehrere der D^Σ∆Ms 330 in der D^Σ∆M Schaltungsanordnung 226 gezeigt. Dies liegt daran, dass der Treiber/Empfänger-Kanal 218 mit einer Treiber-Schaltungsanordnung 352 zum Bereitstellen von Testsignalen an der DUT 112 und einer Vergleicher-Schaltungsanordnung 354 zum Messen von Signalen, die von der DUT 112 erzeugt werden, gezeigt ist. Die Treiber-Schaltungsanordnung 352 stellt digitale Signale und Pegel an der DUT 112 bereit, die mit einer gewählten logischen hohen Spannung V_R1 und einer gewählten logischen niedrigen Spannung V_R2 übereinstimmen. In ähnlicher Weise stellt die Vergleicher-Schaltungsanordnung 354 Messausgänge an dem Testsystem-Controller 110 bereit, die unter Verwendung einer gewählten logischen hohen Schwellenspannung V_R3 und einer gewählten logischen niedrigen Schwellenspannung V_R4 abgeleitet werden. Demzufolge werden die mehreren D^Σ∆Ms 330 verwendet, um die Referenzspannungen V_R1, V_R2, V_R3, und V_R4 zu erzeugen.
Es sei darauf hingewiesen, dass die Anzahl von D^Σ∆Ms 330 in der D^Σ∆M Schaltungsanordnung 226 der Anzahl von Referenzspannungen gleicht, die von der D^Σ∆M Schaltungsanordnung 228 bereitgestellt werden. Weil die D^Σ∆D Schaltungsanordnung 228 zwanzig (20) Referenzspannungen in der bevorzugten Ausführungsform bereitstellt, umfasst die D^Σ∆M Schaltungsanordnung vorzugsweise zwanzig (20) D^Σ∆Ms 330.
Jeder D^Σ∆M 330 akzeptiert als seinen Eingang eine Sequenz von geschalteten konstanten Werten, die von dem Testsystem-Controller 110 bereitgestellt werden. Jeder konstante Wert entspricht dem gewünschten DC Pegel über irgendeiner Zeitperiode bei dem Referenzspannungsausgangs VR1, VR2 ...
oder VR20, der zu dem Modulator 330 gehört. Ein Ändern des konstanten Werts an dem Eingang eines der D^Σ∆M 330 bewirkt, dass sich die Zahlen, die von dem D^Σ∆M 330 bereitgestellt werden, ändern. Diese Zahlen werden dann decodiert, in analoge Pegel umgewandelt und in der D^Σ∆D Schaltungsanordnung 228 gefiltert, wodurch sich ein neuer DC Pegel an einem Ausgang der D^Σ∆D Schaltungsanordnung 228 ergibt. Jeder Ausgang der D^Σ∆D Schaltungsanordnung 228 ist mit einem zugehörigen Spannungsreferenzeingang an entweder dem Treiber/Empfänger-Kanal 218 oder der PMU 220 verdrahtet. In dieser Weise können die Referenzspannungen durch einen Testeroperator während einer Programmierung des Testsystem-Controllers 110 spezifiziert werden.
Die Sequenz von konstanten Werten an dem Eingang jedes D^Σ∆M 330 wird dann abgetastet und von dem D^Σ∆M 330 unter Verwendung von bekannten Techniken in eine über-abgetastetes Rauschgeformtes, Impulsdichte-moduliertes (ONPDM) Ausgangssignal umgewandelt, welches vorzugsweise ein 1-Bit breiter Ausgangsstrom bei der Frequenz des Überabtastungstakts (nicht gezeigt) ist. Im allgemeinen ist ein ONPDM Signal, das von einem D^Σ∆M erzeugt wird, derart charakterisiert, dass die durchschnittliche Dichte von digitalen Impulsen in dem ONPDM Signal über eine gegebenen Zeitperiode gleich zu dem Mittelwert an dem Eingang des D^Σ∆M über der gleichen Zeitperiode ist. Demzufolge erzeugen die D^Σ∆Ms 330 ONPDM Ausgangssignale mit durchschnittlichen Impulsdichten, die gleich zu den konstanten Werten an ihren Eingängen sind.
Ferner tastet jeder D^Σ∆M 330 die digitale Darstellung mit hoher Auflösung der gewünschten geschalteten analogen Referenzspannung ab und stellt einen überabgetasteten, Rausch-geformten digitalen Bitstrom mit niedriger Auflösung an seinem Ausgang bei einer Rate bereit, die viele Male die Nyquist Abtastfrequenz des Eingangssignals ist. Dies liegt daran, dass das meiste Rauschen, welches während der Requantisierung erzeugt wird, in Frequenzen über dem Durchlassband von analogen Tiefpassfiltern 338 (siehe 3) enthalten sein wird, wenn die Ausgangsabtastrate erhöht wird. Wenn mehr Requantisierungs-Rauschleistung spektral in höhere Frequenzen hinein geformt wird, erscheint ein geringes Rauschen an den Ausgängen der analogen Tiefpassfilter 338. Diese Vorgehensweise zum Erzeugen eines Ausgangsdatenstroms mit hoher Rate, dessen Rauschen auf einen wünschenswerteren Abschnitt des Frequenzspektrums bewegt worden ist, ist gewöhnlicherweise als "Rausch-geformt, Überabtastung" bekannt.
In der bevorzugten Ausführungsform stellt jeder D^Σ∆M 330 Ausgangsabtastwerte bei einer Abtastrate von 5 MHz bereit, was die Darstellung von Signalfrequenzen bis zu einer Nyquist Grenze von 2,5 MHz erlaubt. Wenn die analogen Tiefpassfilter 38 für einen Bandpass entworfen werden, der steil nach 10 kHz abfällt, dann wird das Verhältnis der überabgetasteten Bandbreite zu der analogen Ausgangsbandbreite 250 zu 1 sein, wobei angenommen wird, dass dies ausreichend ist, um analoge Ausgangssignale mit dem gewünschten Rauschpegel bereitzustellen.
Wie voranstehend erwähnt können die Kosten von kundenspezifisch zugeschnittenen ICs durch Minimieren der Anzahl von Anschlussstiften auf den ICs verringert werden. Deshalb werden die ONPDM Ausgänge, die von den D^Σ∆Ms 330 erzeugt werden, an einem Multiplexer 332 bereitgestellt, der eine Zeitmultiplexierte Sequenz der Ausgänge von den D^Σ∆Ms 330 auf der 1-Bit breiten Leitung 244 erzeugt.
Insbesondere tasten die D^Σ∆Ms 330 vorzugsweise die Werte an ihren Eingängen synchron ab. Demzufolge werden Bits in den Ausgangsströmen, die von jeweiligen D^Σ∆Ms 330 erzeugt werden, an den Eingängen des Multiplexers 332 in einer synchronen Weise dargeboten. Ferner werden die Eingänge des Multiplexers 332 sequentiell von einem Zähler 334 gewählt. In dieser Weise werden die Bits in den Ausgangsströmen, die von den D^Σ∆Ms 330 erzeugt werden, auf die 1-Bit breite Leitung 244 in einer sequentiellen Weise gelegt.
Wie voranstehend erwähnt umfasst die D^Σ∆M Schaltungsanordnung 226 vorzugsweise zwanzig (20) D^Σ∆Ms 330. Dies bedeutet, dass der Multiplexer 332 vorzugsweise zwanzig (20) Eingänge zum Kombinieren von zwanzig (20) PDM Ausgängen auf der Leitung 244 aufweist. Ferner werden die zwanzig (20) Eingänge des Multiplexers 332 sequentiell von dem Zähler 334 gewählt. In dieser Weise werden Bits in den Ausgangsströmen, die von den zwanzig (20) D^Σ∆Ms 330 erzeugt werden, auf die Leitung 244 in einer sequentiellen Weise gelegt.
Der Testsystem-Controller 110 ist programmiert, um die D^Σ∆Ms 330 und den Zähler 334 zu steuern, um sicherzustellen, dass der Zähler 334 durch einen vollständigen Zyklus nur dann zählt, wenn ein neuer Satz von zwanzig (20) Bits an den Eingängen des Multiplexers 332 verfügbar ist. Demzufolge muss die Taktfrequenz des Zählers 334 zwanzig (20) mal die Abtastrate der D^Σ∆Ms 330 sein. Unter Verwendung der bevorzugten Abtastfrequenz von 5 MHz bedeutet dies, dass die Taktfrequenz des Zählers 334 100 MHz sein muss.
Der kombinierte Ausgangsstrom auf der Leitung 244 wird dann an einem Schieberegister 337 bereitgestellt, das in der D^Σ∆D Schaltungsanordnung 228 enthalten ist. Das Schieberegister 337 wird verwendet, um die Ausgangsströme, die von den zwanzig (20) D^Σ∆Ms 330 erzeugt werden, von dem kombinierten Ausgangsstrom auf der Leitung 244 zu trennen. Ferner ist der Testsystem-Controller 110 programmiert, um die Anlegung eines Taktsignals auf der Leitung 362 und eines Synchronisationssignals auf der Leitung 364 zu dem Schieberegister 337 zu steuern.
Insbesondere muss die Frequenz des Taktsignals, das an das Schieberegister 337 auf der Leitung 362 angelegt wird, gleich zu der Taktfrequenz des Zählers 334 sein. Zum Beispiel verursacht ein 100 MHz Takt, der an dem Zähler 334 angelegt wird, dass der Multiplexer 332 einen Bitstrom auf der Leitung 244 bei einer Frequenz von 100 MHz erzeugt. Dies bedeutet, dass das Schieberegister 337 ebenfalls bei einer 100 MHz Rate getaktet werden muss, um zwanzig (20) Bits zu einer Zeit in zwanzig (20) Register 336 zu verschieben. Immer dann, wenn ein neuer Satz von zwanzig (20) Bits in den Registern 336 verfügbar ist, werden ferner Ausgänge des Registers 336 freigeschaltet und zwanzig (20) Datenimpulse werden gleichzeitig an zwanzig (20) identischen Synchronisationsgattern 339 dargeboten. In dieser Weise wird an jedem Gatter 339 ein Bitstrom dargeboten, der von einem jeweiligen D^Σ∆M 330 erzeugt wird.
Der Testsystem-Controller 110 versieht jedes Gatter 339 mit einem Fenstersignal auf der Leitung 366. Das Fenstersignal ist vorzugsweise ein differentielles Signal zum Maximieren einer Flankentiming-Genauigkeit. Deshalb ist die Leitung 366 als eine 2-Bit breite Leitung gezeigt. Ferner wird das Fenstersignal in Verbindung mit den Gattern 339 zum Steuern der Breite der Datenimpulse und zum Sicherstellen, dass die Datenimpulse in jedem Strom weit genug voneinander beabstandet sind, so dass eine Ausklingzeit die Datenimpulsbreite nicht beeinträchtigt, verwendet.
Als nächstes stellen die Gatter 339 die Datenströme an jeweiligen D-bis-A Wandlern 335 bereit. Die D-zu-A Wandler 335 wandeln die digitalen Zahlen in rauschbehaftete Versionen der gewünschten DC Pegel um. Die analogen Ausgänge der D-zu-A Wandler 335 werden dann von den analogen Tiefpassfiltern 338 tiefpassgefiltert, wodurch der größte Teil des Rauschens entfernt wird. Es sei darauf hingewiesen, dass die spezifischen Implementierungen der D-zu-A Wandler 335 und der analogen Filter 338 mit geringer Auflösung für die Erfindung nicht kritisch sind.
Die Referenzspannungen V_R1 bis V_R20, die von den Filtern 338 erzeugt werden, werden dann an einer Wähl-Schaltungsanordnung 350 bereitgestellt, die in dem Treiber/Empfänger-Kanal 218 enthalten ist. Der Testsystem-Controller 110 ist programmiert, um die Wähl-Schaltungsanordnung 350 zu steuern, wodurch die richtigen Referenzspannungen an dem Treiber 352 und dem Vergleicher 354 dargeboten werden. Zum Beispiel wird die Wähl-Schaltungsanordnung 350 gesteuert, um Referenzspannungen V_R1 und V_R2 an dem Betreiber 352 bereitzustellen, der digitale Testsignale unter Verwendung von Timingflanken erzeugt, die von dem Timing-Generator 216 bereitgestellt werden. Die digitalen Testsignale können mit logischen hohen Pegeln gleich zu V_R1 und logischen niedrigen Pegeln gleich zu V_R2 erzeugt werden und werden dann durch ein Rückvergleichs-Register 356 an die DUT 112 geführt.
In ähnlicher Weise wird die Wählschaltungsanordnung 350 gesteuert, um Referenzspannungen V_R3 und V_R4 an dem Vergleicher 354 bereitzustellen, der Signale, die von der DUT 112 erzeugt werden, relativ zu den Referenzspannungen vergleicht oder misst. Die DUT Signale können mit einer logischen hohen Schwellenspannung gleich zu V_R3 und einer logischen niedrigen Schwellenspannung gleich zu V_R4 verglichen werden. Der Vergleicher 354 übergibt dann Messergebnisse an den Testsystem-Controller 110 für eine nachfolgende Analyse.
Es sei darauf hingewiesen, dass die Referenzspannungen V_R1 bis V_R20 in ähnlicher Weise an einer Wähl-Schaltungsanordnung (nicht gezeigt) bereitgestellt werden könnten, die in der PMU 220 enthalten ist. Der Testsystem-Controller 110 wird deshalb programmiert werden, um diese Wähl-Schaltungsanordnung zum Darbieten der richtigen Referenzspannungen an der DC Pegelerzeugungs- und Messschaltungsanordnung in der PMU 220 zu steuern.
4 zeigt ein schematisches Diagramm der D^Σ∆D Schaltungsanordnung 228. Insbesondere wird der 100 MHz Bitstrom, der von dem Multiplexer 332 erzeugt wird, an dem ersten Register 336-1 in dem Schieberegister 337 auf der Leitung 244 bereitgestellt. Jedes der Register 336-1 bis 336-20 umfasst vorzugsweise jeweilige Register 470 und 472, die unter Verwendung von herkömmlichen D-Flip-Flops implementiert werden können. Ferner sind die jeweiligen Register 470 in Reihe geschaltet, wie in 4 gezeigt.
Wie voranstehend erwähnt, wird das Schieberegister 337 vorzugsweise bei einer 100 MHz Rate getaktet, um zwanzig (20) Bits von dem Bitstrom auf der Leitung 244 in die zwanzig (20) Register 336 zu schieben. Demzufolge wird der 100 MHz Takt an den jeweiligen Registern 470 auf der Leitung 362 bereitgestellt. Immer dann, wenn ein neuer Satz von zwanzig (20) Bits in den jeweiligen Registern 470 verfügbar ist, wird ferner das Synchronisationssignal auf die Leitung 364 angelegt, wodurch die zwanzig (20) Bits in den jeweiligen Registern 472 gehalten bzw. verriegelt werden. Weil der Satz von zwanzig (20) Bits vorzugsweise in die Register 470 bei einer 100 MHz Rate eingetaktet werden, wird das Synchronisationssignal an die Leitung 364 bei einer 5 MHz Rate angelegt.
Jeder Satz von Bits, die in den Registern 472 gehalten werden, wird dann an den Synchronisationsgattern 339 dargeboten, die unter Verwendung einer herkömmlichen UND-Gatter Konfiguration implementiert werden können. Der Betrieb der Synchronisationsgatter 339 kann unter Verwendung des Timingdiagramms beschrieben werden, das in 5 gezeigt ist.
Zum Beispiel zeigt 5 eine Reihe von Datenimpulsen auf der Leitung 474 (4), die mit einem Eingang von einem der Synchronisationsgatter 339 verbunden ist. Die Reihe von Datenimpulsen entspricht einem Bitstrom, der von einem der D^Σ∆Ms 330 erzeugt wird. Weil jeder der D^Σ∆M 330 vorzugsweise den Wert an seinem Eingang unter Verwendung einer Abtastfrequenz von 5 MHz abtastet, beträgt die Breite von jedem Datenimpuls auf der Leitung 474 200 ηs. Demzufolge tritt ein Datenbit mit einem Wert einer logischen "1" zwischen den Zeiten 1 und 200 ηs auf. Ein Datenbit mit einem Wert einer logischen "0" tritt zwischen Zeiten 200 ηs und 400 ηs; und ein Datenbit mit einem Wert einer logischen "1" tritt zwischen Zeiten 400 ηs und 600 ηs auf.
5 zeigt auch das Fenstersignal auf der Leitung 366. Wie voranstehend erwähnt ist das Fenstersignal vorzugsweise ein differentielles Signal. Demzufolge zeigt 4 die Leitung 366 als eine 2-Bit breite Leitung, die mit zwei Eingängen jedes Synchronisationsgatters 339 verbunden ist.
In der vorliegenden Anmeldung wurde erkannt, dass die Genauigkeit durch genaues Steuern der Breite und Beabstandung der Datenimpulse, die von den Registern 472 bereitgestellt werden, verbessert werden kann. Diesbezüglich synchronisiert das Synchronisationsgatter 399 die Daten auf der Leitung 474 mit dem Fenstersignal auf der Leitung 366. Die synchronisierten Daten auf der Leitung 476 (5) werden dann an dem Filter 338 dargeboten.
Wie in 5 gezeigt, gleicht die Breite der Datenimpulse auf der Leitung 476 der Breite der Impulse auf der Leitung 366 und die minimale Beabstandung zwischen benachbarten Datenimpulsen auf der Leitung 476 ist gleich zu der Beabstandung zwischen den Impulsen auf der Leitung 366. Wenn das Register 472 an dem Synchronisationsgatter 339 ein Datenbit mit einem Wert einer logischen "1" bereitstellt, dann stellt das Synchronisationsgatter 339 ferner einen Impuls mit einer festen Breite an den Filter 338 bereit. Wenn alternativ das Register 472 an dem Synchronisationsgatter 339 ein Datenbit mit einem Wert einer logischen "0" bereitstellt, dann sendet das Synchronisationsgatter 339 keinen Impuls an das Filter 338. Schließlich wandeln die Filter 338 diese Datenbitströme von PDM Signalen in PCM Signale mit konstanten Werten gleich zu den gewünschten DC Referenzspannungen V_R1 bis V_R20 um.
Nachdem eine Ausführungsform beschrieben worden ist, können zahlreiche alternative Ausführungsformen oder Veränderungen durchgeführt werden. Zum Beispiel wurde beschrieben, dass die "pin-slice" Schaltung einen CMOS Abschnitt und einen bipolaren Abschnitt aufweist; und dass der Timing-Generator und die D^Σ∆ Schaltungsanordnung in dem CMOS Abschnitt sind, während die D^Σ∆ Decoder-Schaltungsanordnung, der Treiber/Empfänger-Kanal und die PMU in dem bipolaren Abschnitt sind. Jedoch war dies lediglich ein illustratives Beispiel. Die "pin-slice" Schaltung könnte mit anderen Schaltungsblöcken in den CMOS und bipolaren Abschnitten konfiguriert werden.
Zum Beispiel könnte die D^Σ∆ Decoder-Schaltungsanordnung in dem CMOS Abschnitt enthalten sein. Dies würde die Notwendigkeit einer Kombination von mehreren Bitströmen unter Verwendung eines Multiplexers und eines Zählers und dann das Trennen der Bitströme unter Verwendung eines Schieberegisters beseitigen. Ferner würde dies eine größere Anzahl von Anschlussstiften in entsprechenden ICs zum Weiterleiten der Referenzspannungen von der D^Σ∆ Decoder-Schaltungsanordnung in dem CMOS IC an den Treiber/Empfänger-Kanal und die PMU in dem bipolaren IC erfordern, was das sich ergebende System weniger Kosten- und Flächen-effizient machen würde.
Ferner könnte die Wähl-Schaltungsanordnung in dem Treiber/Empfänger-Kanal vollständig entfernt und die Referenzspannungen direkt an die Treiber- und Vergleicher-Schaltungsanordnung geführt werden.
Zusätzlich sind die D^Σ∆ Modulatoren, die hier beschrieben wurden, vorzugsweise Modulatoren zweiter Ordnung. Jedoch können Modulatoren höherer Ordnung zum weiteren Verringern von Restrauschen auf den Referenzspannungen nach einer Tiefpassfilterung verwendet werden. Weil Modulatoren höherer Ordnung allgemein höhere Ordnungen einer analogen Filterung erfordern, kann erwartet werden, dass die Gesamtschaltungskomplexität ansteigt, wodurch die Flächen- und Kosten-Effizienz verringert wird.
Deshalb sollte die Erfindung nur durch den Umfang der angehängten Ansprüche beschränkt werden.

Claims

Halbleiterchip für einen automatischen Tester mit wenigstens einem Ausgangsanschlussflecken, umfassend: eine Vielzahl von Modulationsschaltungen (330), wobei jede Modulationsschaltung einen Steuereingang und einen Ausgang aufweist; wobei jede Modulationsschaltung einen jeweiligen Strom von digitalen Bits an ihrem Ausgang erzeigt, die einen Wert an ihrem Steuereingang darstellen; und eine Kombinierschaltung (332) mit einer Vielzahl von Eingängen und einem Ausgang, wobei jeder Eingang der Kombinierschaltung mit einem Ausgang einer Modulationsschaltung gekoppelt ist und der Ausgang der Kombinierschaltung mit dem Ausgangsanschlussflecken verbunden ist; und wobei die Kombinierschaltung einen Strom von digitalen Bits an ihrem Ausgang (244) von den jeweiligen Strömen von digitalen Bits an ihrer Vielzahl von Eingängen bildet.
Halbleiterchip nach Anspruch 1, wobei der Chip unter Verwendung einer CMOS-Technologie implementiert ist.
Halbleiterchip nach Anspruch 1, ferner einschließend eine Vielzahl von Timing-Generatorschaltungen (216), wobei jede Timing-Generatorschaltung einen Steuereingang und einen Ausgang aufweist, der darauf ein Signal zu einer Zeit aufweist, die durch den Wert auf dem Steuereingang bestimmt wird; und wobei die Ausgänge der Timing-Generatorschaltungen mit einer Vielzahl von Ausgangsanschlussflecken des Halbleiterchips gekoppelt sind.
Halbleiterchip nach Anspruch 1, wobei die Vielzahl von Modulationsschaltungen digitale Sigma-Delta Modulatoren einschließen.
Automatisches Testsystem, umfassend den Halbleiterchip nach Anspruch 1, ferner einschließend einen zweiten Halbleiterchip, der umfasst: wenigstens einen Treiber/Empfänger-Kanal (218), der darauf gebildet ist, wobei der Treiber/Empfänger-Kanal eine Vielzahl von Referenzeingängen (V_R1 – V_R20) aufweist; eine Dekombinier-Schaltunganordnung (337) mit einem Eingang und einer Vielzahl von Ausgängen, wobei der Eingang mit dem Ausgang der Kombinierschaltung (332) gekoppelt ist und die Ausgänge digitale Signale führen, die von dem Strom von digitalen Bits abgetrennt sind; und eine Vielzahl von Umwandlungsschaltungen (335), die jeweils einen digitalen Eingang, der mit einem Ausgang der Dekombinier-Schaltungsanordnung gekoppelt ist, und einen analogen Ausgang, der mit einem Referenzeingang des Treiber/Empfänger-Kanals gekoppelt ist, aufweisen.
Automatisches Testsystem nach Anspruch 5, wobei der Halbleiterchip nach Anspruch 1 unter Verwendung einer CMOS-Technologie implementiert ist, und der zweite Halbleiterchip unter Verwendung einer Bipolar-Technologie implementiert ist.
Verfahren zum Betreiben eines automatischen Testgeräts des Typs, der eine Treiber/Empfänger-Schaltungsanordnung (218) mit einer Vielzahl von Referenzeingängen, die auf einem ersten integrierten Schaltungschip implementiert sind, aufweist, umfassend die folgenden Schritte: a) Bereitstellen eines seriellen Bitstroms (244) an dem ersten integrierten Schaltungschip; b) Verwenden einer Dekombinier-Schaltungsanordnung (337) auf dem ersten integrierten Schaltungschip, um den seriellen Bitstrom in eine Vielzahl von abgetrennten Bitströmen abzutrennen; und c) Verwenden von jedem der abgetrennten Bitströme, um einen analogen Referenzpegel für die Treiber/Empfänger-Schaltungsanordnung zu erzeugen.
Verfahren nach Anspruch 7, wobei der Schritt zum Bereitstellen eines seriellen Bitstroms den Schritt zum Erzeugen des seriellen Bitstroms unter Verwendung eines zweiten integrierten Schaltungschips, der in einer CMOS-Technologie implementiert ist, einschließt.
Verfahren nach Anspruch 8, wobei der erste integrierte Schaltungschip in Bipolar-Technologie implementiert ist.
Verfahren nach Anspruch 7, wobei der Schritt zum Bereitstellen eines seriellen Bitstroms den Schritt zum Bereitstellen des seriellen Bitstroms durch einen einzelnen Anschlussstift des ersten integrierten Schaltungschips.
Verfahren nach Anspruch 7, wobei der erste integrierte Schaltungschip eine Vielzahl von Treiber/Empfänger-Schaltungen (218) darauf aufweist; und wobei der Schritt zum Verwenden einer Dekombinier-Schaltungsanordnung (337) auf dem ersten integrierten Schaltungschip, um den seriellen Bitstrom abzutrennen, den Schritt zum Abtrennen des seriellen Bitstroms in eine Vielzahl von abgetrennten Bitströmen für jede Treiber/Empfänger-Schaltung einschließt.
Verfahren nach Anspruch 7, wobei der Schritt zum Bereitstellen eines seriellen Bitstroms die Schritte zum Verwenden einer Vielzahl von Sigma-Delta Modulatoren (330), um eine Vielzahl von Bitströmen zu erzeugen, einschließt, wobei jeder Bitstrom einen Referenzpegel darstellt, und zum Multiplizieren der Vielzahl von Bitströmen, um einen einzelnen Bitstrom (244) zu bilden, einzuschließen.
Verfahren zur Herstellung von Halbleiterchips unter Verwendung des Verfahrens nach Anspruch 7, wobei der Prozess die folgenden Schritte umfasst: a) Bereitstellen eines Wafers mit einer Vielzahl von Chips darauf; b) Testen der Chips mit einem Testsystem, welches in Übereinstimmung mit dem Verfahren nach Anspruch 7 betrieben wird, um funktionierende Chips zu identifizieren; und c) Verpacken der funktionierenden Chips.