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Formen zur Ausführung und Umsetzung der Erfindung betreffen den Betrieb von replizierten elektronischen Bauteilen, die eine redundante Mehrheitsentscheidungsschaltung bilden, die dem Fachmann auf dem Gebiet unter dem angelsächsischen Akronym TMR (Triple Modular Redundancy) bekannt ist, und insbesondere den Betrieb einer Menge von replizierten elektronischen Bauteilen für die Umsetzung einer Fehlerdetektion.
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Die Auswirkung eines Partikels auf einem Transistor oder nahe eines Transistors kann einen parasitären Strom in einer integrierten Schaltung gemäß dem Ionisationsvermögen dieses Partikels erzeugen (beispielsweise gekennzeichnet durch seine lineare Energieübertragung (LET: Linear Energy Transfer)). Tatsächlich entspricht die Menge an Ladung, die durch ein Partikel erzeugt wird, jener, die während der Zustandsänderung eines Logikknotens, der durch einen Transistor gesteuert wird, ausgeführt wird. Die Konsequenz dieser Auswirkung kann die Änderung des Zustandes oder von Pegeln der Logiksignale sein und folglich Fehler am Ausgang der Schaltung verursachen.
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Um die Fehler, die durch solche Phänomene erzeugt werden, zu beseitigen, ist es bekannt, die Signale durch Replizieren der Schaltungen, die derartige Signale erzeugen, zu replizieren. Eine derartige Redundanz ermöglicht es, die Wahrscheinlichkeit für das Erhalten eines fehlerhaften Signals am Ausgang zu verringern. Tatsächlich ist die Wahrscheinlichkeit, dass alle replizierten Signale, die von ein und demselben Signal stammen, alle gleichzeitig modifiziert werden, das heißt, dass alle Schaltungen, die diese Signale erzeugen, gleichzeitig eine Strahlungsstörung erleiden, gewiss geringer als die Wahrscheinlichkeit, dass ein nicht repliziertes Signal durch eine externe Strahlung gestört wird. In dieser Weise ermöglicht eine Analyse der replizierten Signale am Ausgang, den nicht gestörten Wert sicherer wiederzufinden.
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Bestimmte Tätigkeitssektoren wie die Luft- und Raumfahrt oder der medizinische Sektor benötigen eine Bauteilrobustheit, die eine Reaktionszuverlässigkeit nahe 100% ermöglicht, wobei diese Eigenschaft gegenüber den anderen Faktoren überwiegt.
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Ein bekanntes Verfahren zur Replikation, das es ermöglicht, einen derartigen Prozentsatz an Zuverlässigkeit mit geringen physikalischen und finanziellen Kosten zu erhalten, besteht aus dem Verdreifachen der Signale, das heißt der Verwendung von drei identischen elektronischen Bauteilen, die dasselbe Datensignal am Eingang empfangen, und der Verwendung einer Mehrheitsentscheidungsschaltung am Ausgang, um das Ausgangssignal zu bestimmen. Diese redundanten Mehrheitsentscheidungsschaltungen sind, wie vorstehend angegeben, unter dem Akronym TMR bekannt.
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Zum Steuern des Zustandes der elektronischen Bauteile einer integrierten Schaltung ist es insbesondere bekannt, einen Test mit Hilfe eines automatischen Testmustergenerators, der im Allgemeinen mit dem angelsächsischen Akronym ATPG (Automatic Test Pattern Generation oder Automatic Test Pattern Generator) bezeichnet ist, am Ausgang einer Fertigungskette einer integrierten Schaltung und/oder in bestimmten Fällen autonome eingebaute Tests, die mit dem angelsächsischen Akronym LBIST (Logic Built-In Self-Test) bezeichnet sind, im Verlauf des Betriebs der Schaltung auszuführen.
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Ein ATPG ist ein computergestütztes Testverfahren, das verwendet wird, um eine Testsequenz am Eingang zu finden, die, wenn sie an eine integrierte Schaltung angelegt wird, es ermöglicht, dass eine Testausrüstung außerhalb der integrierten Schaltung zwischen einem normalen Verhalten und einem fehlerhaften Verhalten der getesteten elektronischen Schaltung unterscheidet. Die erzeugten Testsequenzen werden verwendet, um Halbleitervorrichtungen am Ausgang der Fertigung vor jeglicher Verwendung zu testen.
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Ein autonomes eingebautes Testverfahren, das häufig mit dem angelsächsischen Akronym BIST (Built-In Self-Test) bezeichnet wird, ist ein Mechanismus, der einem Hardware- oder Softwaresystem oder beiden ermöglicht, seine eigene Diagnose in autonomer Weise auszuführen. Die Diagnose kann automatisch, beispielsweise in regelmäßigem Intervall oder bei jedem Start der integrierten Schaltung, durch Auslösen einer Selbstüberwachungsschaltung oder auch kontinuierlich ausgelöst werden.
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Häufig wird dieser Mechanismus in den integrierten Schaltungen gefunden, da er eine Automatisierung der Überprüfung der Schaltung ermöglicht.
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Der Test vom Typ LBIST ist eine Form von BIST-Test, in denen die integrierten Schaltungen so konfiguriert sind, dass sie in der Lage sind, ihren eigenen Funktionstest ohne Unterstützung durch einen Computer oder eine andere externe Ausrüstung auszuführen.
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Der Test vom Typ LBIST weist den Vorteil auf, dass er es ermöglicht, interne elektronische Schaltungen zu testen, die keine externen Verbindungsanschlüsse aufweisen, die eine direkte Verbindung der Schaltung mit einem externen automatisierten System wie einem ATPG ermöglichen. Er weist auch den Vorteil auf, eine Testphase in irgendeinem Moment im Verlauf der Lebensdauer der integrierten Schaltung auslösen zu können.
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Das Prinzip eines LBIST-Tests beruht auch auf der Erzeugung mindestens einer in die zu testenden elektronischen Bauteile einzuspeisenden Testsequenz und der Analyse des am Ausgang der Bauteile in Reaktion auf die eingespeiste Testsequenz erhaltenen Signals.
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Der Hauptnachteil besteht darin, dass, wenn eine LBIST-Testphase im Verlauf des Betriebs ausgelöst wird, die in jedem der elektronischen Bauteile enthaltene Information verloren geht. Folglich kann die integrierte Schaltung nicht ihren Betrieb im Anschluss an den Test exakt im Zustand, in dem sie vor dem Test war, fortführen.
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Gemäß einer Umsetzungsform und einer Ausführungsform werden ein Verfahren und eine Architektur zum Managen des Betriebs eines Bauteils oder einer Logikschaltung des Typs TMR vorgeschlagen, die es ermöglichen, eine Testphase im Verlauf des Betriebs der integrierten Schaltung auszuführen und das Logikbauteil am Ende der Testphase in den Zustand zurückzuführen, in dem es sich vor dieser Testphase befand.
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Gemäß einem Aspekt wird ein Verfahren zum Managen des Betriebs eines Logikbauteils mit einer Mehrheitsentscheidungsschaltung und einer ungeraden Anzahl von Flip-Flops mindestens gleich drei vorgeschlagen, wobei jeder Flip-Flop einen Dateneingang, einen Testeingang, einen Testausgang und einen Datenausgang, der mit einem Eingang der Mehrheitsentscheidungsschaltung verbunden ist, besitzt, wobei das Verfahren ein Setzen des Logikbauteils in einen normalen Betriebsmodus, in dem ein und dasselbe Eingangssignal an jedem Dateneingang geliefert wird und die Mehrheitsentscheidungsschaltung ein Ausgangssignal liefert, umfasst.
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Gemäß einem allgemeinen Merkmal dieses Aspekts umfasst das Verfahren Folgendes:
- a) nach einem normalen Betriebsmodus ein Setzen des Bauteils in einen Testmodus, in dem:
– ein Flip-Flop des Logikbauteils in einen Testmodus gesetzt wird, beispielsweise durch Einspeisen eines von null verschiedenen Testbefehlssignals in einen Testbefehlseingang des Flip-Flops,
– ein Testsignal in den Testeingang des getesteten Flip-Flops eingespeist wird,
– der Logikzustand der anderen Flip-Flops eingefroren wird, und
– das durch den Testausgang des getesteten Flip-Flops gelieferte Ausgangssignal analysiert wird, dann
- b) am Ende der Testphase ein neues Setzen des Logikbauteils in einen normalen Betriebsmodus, wobei die Mehrheitsentscheidungsschaltung automatisch den Wert des Ausgangssignals am Datenausgang des Logikbauteils wiederherstellt, der vor der Einleitung des Testmodus existierte.
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Ein Flip-Flop des Logikbauteils wird durch Einspeisen des Testsignals nur in diesen Flip-Flop des Logikbauteils und durch Einfrieren des Logikzustandes der anderen Flip-Flops getestet.
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Der Zustand der anderen Flip-Flops wird eingefroren, indem die anderen Flip-Flops während der Testphase nicht betätigt werden, das heißt nicht veranlasst wird, dass sie funktionieren. Dafür werden die Takte der Flip-Flops eines Logikbauteils getrennt, was es ermöglicht, die Takte der nicht getesteten Flip-Flops nicht zu betätigen und somit ihren Zustand beim Test von anderen Flip-Flops einzufrieren.
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Die Wiederherstellung des vorangehenden Zustandes des Logikbauteils geschieht automatisch bei der Wiederaufnahme des normalen Betriebs des Logikbauteils, da die anderen Flip-Flops, die in einer Mehrheitsanzahl in Bezug auf den einzigen getesteten Flip-Flop vorliegen, den Zustand vor der Testphase bewahrt haben. Nach der ersten Taktflanke bei der Wiederaufnahme des normalen Betriebs des Logikbauteils liefert die Mehrheitsentscheidungsschaltung folglich am Ausgang ein Signal, das dem Zustand des Logikbauteils entspricht, bevor die Testphase eingeleitet wird.
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Nachdem der Logikzustand der anderen Flip-Flops eingefroren wurde und vor dem Analysieren des durch den Testausgang gelieferten Ausgangssignals kann der getestete Flip-Flop vorteilhafterweise erneut in einen normalen Betriebsmodus gesetzt werden, beispielsweise durch Einspeisen eines Null-Testbefehlssignals in seinen Testbefehlseingang, Betätigen des Logikbauteils, damit das Ausgangssignal des getesteten Flip-Flops am Ausgang des Logikbauteils für Testzwecke einer zusätzlichen Logikschaltung, die mit dem Ausgang des Logikbauteils verbunden ist, geliefert wird, und schließlich erneutes Setzen des getesteten Flip-Flops in den Testmodus, beispielsweise durch Einspeisen eines von null verschiedenen Testbefehlssignals in seinen Testbefehlseingang.
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Somit ist es möglich, das Testsignal durch eine zusätzliche Logikschaltung auszubreiten, die auch vom Fachmann auf dem Gebiet mit der Vokabel ”Logikkegel” bezeichnet wird, die im Allgemeinen eine Menge von Logikblöcken umfasst, und mit dem Ausgang des getesteten Logikbauteils gekoppelt ist. Die Ausbreitung dieses Testsignals durch den Logikkegel ermöglicht es in dem Fall, in dem der Ausgang des Logikkegels mit mindestens einem anderen getesteten Logikbauteil gekoppelt ist, den guten Betrieb der Logikblöcke des Logikkegels zu testen.
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Es kann auch ein Taktzyklus an den getesteten Flip-Flop nach der Betätigung des Logikbauteils und vor dem erneuten Setzen des getesteten Flip-Flops in den Testmodus angelegt werden.
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Vorzugsweise werden die Schritte a) und b) für einen weiteren Flip-Flop des Logikbauteils wiederholt, bis alle Flip-Flops des Logikbauteils getestet wurden.
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Im Fall einer TMR wird die Testphase dreimal wiederholt, gefolgt von der Wiederherstellungsphase durch Wechseln des Flip-Flops, in den das Testsignal eingespeist wird, in jeder Testphase. In dieser Weise gibt es immer eine Mehrheit von Flip-Flops, die durch die zwei anderen Flip-Flops gebildet ist, die den Zustand vor der Testphase besitzen, um den Zustand vor der TMR am Ende jeder Testphase wiederherzustellen, und jeder der Flip-Flops wird getestet.
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Vorteilhafterweise kann das Verfahren außerdem vor jeglichem Setzen des Logikbauteils in einen normalen Betriebsmodus ein Setzen des Logikbauteils in einen anfänglichen Testmodus umfassen, in dem die Flip-Flops des Logikbauteils über ihren jeweiligen Testeingang und ihren jeweiligen Testausgang in Reihe gekoppelt werden, um eine Testkette von Flip-Flops zu bilden, die einen Testketteneingang und einen Testkettenausgang umfasst, ein Testsignal in den Testketteneingang eingespeist wird und die Testausgangssignale durch den Testkettenausgang geliefert werden.
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Der anfängliche Testmodus ermöglicht es, einen anfänglichen Test am Ausgang der Fertigung mit Hilfe eines ATPG auszuführen. Die Flip-Flops werden klassisch zwischen ihrem Testeingang und ihrem Testausgang verkettet, um eine derartige Fehlerdetektion auszuführen.
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Gemäß einem anderen Aspekt wird eine elektronische Vorrichtung mit einem Logikbauteil mit einer Mehrheitsentscheidungsschaltung und einer ungeraden Anzahl von Flip-Flops mindestens gleich drei vorgeschlagen, wobei jeder Flip-Flop einen Dateneingang, einen Testeingang, einen Testausgang und einen Datenausgang, der mit einem Eingang der Mehrheitsentscheidungsschaltung verbunden ist, besitzt, wobei die Vorrichtung eine Steuerschaltung umfasst, die dazu konfiguriert ist, das Bauteil in einen normalen Betriebsmodus zu setzen, in dem ein und dasselbe Eingangssignal an jedem Dateneingang geliefert wird und die Mehrheitsentscheidungsschaltung ein Ausgangssignal liefert.
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Gemäß einem allgemeinen Merkmal dieses Aspekts ist die Steuerschaltung außerdem dazu konfiguriert:
- – nach einem normalen Betriebsmodus das Logikbauteil in einen Testmodus zu setzen, in dem ein Flip-Flop des Logikbauteils in einen Testmodus gesetzt wird, beispielsweise durch Einspeisen eines von null verschiedenen Testbefehlssignals in seinen Testbefehlseingang, ein Testsignal in den Testeingang des getesteten Flip-Flops eingespeist wird, der Logikzustand der anderen Flip-Flops eingefroren wird und das Testausgangssignal des getesteten Flip-Flops analysiert wird, dann
- – am Ende der Testphase erneutes Setzen des Logikbauteils in einen normalen Betriebsmodus, wobei die Mehrheitsentscheidungsschaltung automatisch den Wert des Ausgangssignals am Datenausgang des Logikbauteils wiederherstellt, der vor der Einleitung des Testmodus existierte.
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Vorzugsweise umfasst die Steuerschaltung einen ersten Multiplexer, der am Eingang die Testausgangssignale der Flip-Flops des Logikbauteils empfängt.
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Der erste Multiplexer ermöglicht es somit, das zu liefernde Ausgangssignal auszuwählen, um das vom Testausgang des getesteten Flip-Hops stammende Signal zu übertragen und somit eine Testkette zwischen verschiedenen ähnlichen Logikbauteilen zu verwirklichen.
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Die so erzeugte Testkette ermöglicht es, die Sequenz von Testbits durch die verschiedenen verketteten Logikbauteile zu übertragen, so dass am Ende der Einspeisung einer Sequenz von Testbits jeder getestete Flip-Flop jedes Logikbauteils der Testkette sich in einem vorbestimmten Zustand für den Test befindet.
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Die Steuerschaltung umfasst auch einen zweiten Multiplexer, der am Eingang die Datenausgangssignale der Flip-Flops des Logikbauteils und das Ausgangssignal der Mehrheitsentscheidungsschaltung empfängt.
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Der zweite Multiplexer ermöglicht es folglich, entweder das von der Mehrheitsentscheidungsschaltung stammende Signal, wenn das Logikbauteil sich im normalen Betriebsmodus befindet, oder das Ausgangssignal des getesteten Flip-Flops zu übertragen. Somit ist es möglich, in einer Testphase das Ausgangssignal des getesteten Flip-Flops zu zusätzlichen Logikschaltungen, die mit dem Ausgang gekoppelt sind, zu übertragen.
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In dem Fall, in dem zusätzliche Logikschaltungen am Ausgang mit einem Logikbauteil im Testmodus gekoppelt sind, ist es möglich, außerdem eine eventuelle Verfälschung von einer der zusätzlichen Logikschaltungen zu detektieren, die zwischen zwei getestete Logikbauteile gekoppelt sind.
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Vorteilhafterweise kann die Steuerschaltung außerdem dazu konfiguriert sein, vor jeglichem Setzen des Logikbauteils in einen normalen Betriebsmodus das Logikbauteil in einen anfänglichen Testmodus zu setzen, in dem die Flip-Flops des Logikbauteils über ihren jeweiligen Testeingang und ihren jeweiligen Testausgang in Reihe gekoppelt werden, um eine Testkette von Flip-Flops mit einem Testketteneingang und einem Testkettenausgang zu bilden, ein Testsignal in den Testketteneingang eingespeist wird und die Testausgangssignale, die durch den Testkettenausgang geliefert werden, analysiert werden.
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Dafür kann die Steuerschaltung außerdem, um das Logikbauteil in den anfänglichen Testmodus oder auch in den Testmodus zu setzen, einen zusätzlichen Multiplexer für jeden der Flip-Flops des Logikbauteils von dem zweiten Flip-Flop umfassen, wobei jeder zusätzliche Multiplexer am Eingang das Testsignal und das Testausgangssignal eines Flip-Flops empfängt, wobei der Testausgang jedes Flip-Flops mit dem Testeingang eines Flip-Flops gekoppelt wird, der von dem Flip-Flop unterschiedlich ist, der mit seinem Eingang gekoppelt wird, so dass die Flip-Flops ein und derselben Logikschaltung über ihren jeweiligen Testeingang und ihren jeweiligen Testausgang in Reihe gekoppelt werden können.
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Jeder zusätzliche Multiplexer ermöglicht es, entweder direkt das Testsignal oder das Testausgangssignal eines Flip-Flops auszuwählen, je nachdem ob der ausgeführte Test ein Test im Verlauf des Betriebs oder auch ein anfänglicher Test mit Hilfe eines ATPG ist.
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In einer Umsetzungsform der Erfindung umfasst das Logikbauteil drei Flip-Flops, um eine TMR zu bilden.
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Weitere Vorteile und Merkmale der Erfindung zeigen sich bei der Untersuchung der ausführlichen Beschreibung einer Umsetzungsform und einer Ausführungsform, die keineswegs begrenzend sind, und der beigefügten Zeichnungen, in denen:
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1 eine elektronische Vorrichtung gemäß einer Umsetzungsform darstellt;
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2 die elektronische Vorrichtung in einem normalen Betriebsmodus darstellt;
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3 die elektronische Vorrichtung in einem Testmodus darstellt;
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4 die elektronische Vorrichtung in einem anfänglichen Testmodus darstellt.
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1 stellt eine elektronische Vorrichtung 1 mit einem Logikbauteil 2 gemäß einer Umsetzungsform der Erfindung schematisch dar.
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In dieser Umsetzungsform ist das Logikbauteil 2 eine TMR mit einer Mehrheitsentscheidungsschaltung 3 sowie einem ersten, einem zweiten und einem dritten Flip-Flop, die jeweils mit 4, 5 und 6 bezeichnet sind.
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Jeder Flip-Flop 4 bis 6 umfasst einen Dateneingang d, der ein und dasselbe Datensignal D empfängt, und einen Datenausgang q, der ein Ausgangssignal Q liefern kann. Der Datenausgang q jedes Flip-Flops 4 bis 6 ist mit einem Eingang der Mehrheitsentscheidungsschaltung 3 verbunden.
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Jeder Flip-Flop 4 bis 6 besitzt einen Takteingang, der jeweils mit CLK4, CLK5 und CLK6 bezeichnet ist. Der Betrieb der drei Flip-Flops 4 bis 6 wird durch die Frequenz der drei Takte CLK4 bis CLK6 reguliert. Im normalen Betriebsmodus arbeiten die Flip-Flops 4 bis 6 durch Kopieren des Datensignals D am Eingang auf ihren Datenausgang q bei jeder Taktflanke. Das Ausgangssignal Q entspricht folglich normalerweise dem Datensignal D am Ende der steigenden Taktflanke.
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Jeder Flip-Flop 4 bis 6 umfasst außerdem einen Testeingang ti, der ein Testsignal TI oder TQ4 oder TQ5 gemäß dem Testmodus empfangen kann, einen Testausgang tq, der ein sich aus dem Test ergebendes Signal TQ4 bis TQ6 liefern kann, und einen Testmodusbefehlseingang te, der dazu ausgelegt ist, ein Testbefehlssignal TE4 bis TE6 zu empfangen, um den Testmodus des Flip-Flops zu betätigen.
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Im Testbetriebsmodus wird zuallererst eine Zufuhr einer Testsequenz durchgeführt. Bei der Zufuhr arbeiten die Flip-Flops durch Kopieren des Testsignals TI am Testeingang ti auf den Testausgang tq bei jeder steigenden Flanke ihres Takts. Nach der Zufuhr liefert der Testausgang tq am Ausgang ein resultierendes Signal TQ, dessen Wert dem Testsignal TI entspricht, am Ende der steigenden Taktflanke.
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Es ist zu beachten, dass in diesem Modus der Ausgang q auch den Eingang ti kopiert, um die Testsequenz an eine zusätzliche Logikschaltung C anlegen zu können, die auch Logikkegel genannt wird, die ein oder mehrere Logikmodule umfasst, die eventuell am Ausgang des Flip-Flops mit dem Ausgang q verbunden ist.
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Die Mehrheitsentscheidungsschaltung 3 umfasst eine Anzahl von Eingängen, die der Anzahl von Flip-Flops des Logikbauteils 2 entspricht. In dem in 1 dargestellten Beispiel umfasst die Mehrheitsentscheidungsschaltung 3, die auch Wähler genannt wird, drei Eingänge, die jeweils mit den Datenausgängen q der drei Flip-Flops 4 bis 6 gekoppelt sind.
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Der Wähler 3 liefert am Ausgang ein Ausgangssignal M, das dem binären Mehrheitswert unter seinen Eingängen entspricht. Der Wähler 3 liefert somit ein Ausgangssignal M mit einem hohen Wert gleich eins, wenn mindestens zwei von drei Signalen am Eingang einen hohen Wert aufweisen, oder auch ein Ausgangssignal M mit niedrigem Wert gleich null, wenn mindestens zwei von drei Signalen am Eingang des Wählers 3 einen niedrigen Wert aufweisen.
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Die Vorrichtung 1 umfasst eine Steuerschaltung, die dazu konfiguriert ist, die TMR 2 in einen normalen Betriebsmodus oder in einen Testmodus oder auch in einen anfänglichen Testmodus zu setzen.
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Die Steuerschaltung umfasst eine Schaltung zum Betätigen der Flip-Flops 4 bis 6, die ein Befehlssignal TE4 bis TE6 des Testmodus in jeden der Flip-Flops 4 bis 6 einspeisen kann. Die Schaltung zum Betätigen der Flip-Flops ist mit jedem der Befehlseingänge te der drei Flip-Flops 4 bis 6 der TMR 2 gekoppelt und liefert ein spezielles Befehlssignal TE4 bis TE6 für jeden Flip-Flop 4 bis 6.
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Wenn das erste Befehlssignal TE4 von null verschieden ist, wird der erste Flip-Flop 4 in den Testmodus gesetzt, und wenn das erste Befehlssignal TE4 null ist, wird der erste Flip-Flop 4 in den normalen Betriebsmodus gesetzt. In analoger Weise wird, wenn das zweite Befehlssignal TE5 von null verschieden ist, der zweite Flip-Flop 5 in den normalen Betriebsmodus gesetzt, und wenn es null ist, wird der zweite Flip-Flop 5 in den normalen Betriebsmodus gesetzt, und wenn das dritte Befehlssignal TE6 von null verschieden ist, wird der dritte Flip-Flop 6 in den Testmodus gesetzt, und wenn es null ist, wird der dritte Flip-Flop 6 in den normalen Betriebsmodus gesetzt.
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Die Steuerschaltung umfasst außerdem einen ersten Multiplexer 7 und einen zweiten Multiplexer 8.
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Der erste Multiplexer 7 umfasst drei Eingänge, die jeweils mit dem Testausgang tq von jedem der drei Flip-Flops 4 bis 6 der TMR 2 gekoppelt sind. Der erste Multiplexer 7 umfasst einen Ausgang s7, der am Ausgang eines der drei Signale, die am Eingang empfangen werden, in Abhängigkeit vom empfangenen Befehlssignal liefern kann.
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Der zweite Multiplexer 8 umfasst vier Eingänge. Der erste Eingang ist mit dem Ausgang des Wählers 3 gekoppelt und empfängt das Ausgangssignal M des Wählers 3. Die drei anderen Eingänge sind jeweils mit dem Datenausgang q von jedem der drei Flip-Flops 4 bis 6 der TMR 2 gekoppelt. Der zweite Multiplexer 8 umfasst einen Ausgang s8, der am Ausgang eines der vier Signale, die am Eingang empfangen werden, in Abhängigkeit vom empfangenen Befehlssignal liefern kann.
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Der erste Multiplexer
7 umfasst einen Befehlseingang, der ein Befehlssignal TE4.TE5.TE6 empfängt, das einer Kombination der binären Befehlssignale TE4 bis TE6 des Testmodus der Flip-Flops
4 bis
6 entspricht. Das Befehlssignal ermöglicht es, zu definieren, welches Signal durch den ersten Multiplexer
7 übertragen wird, in Abhängigkeit vom Modus, in dem sich die TMR
2 befindet. Die nachstehende Tabelle 1 stellt die Werte des Ausgangssignals S7 des ersten Multiplexers
7 in Abhängigkeit von den Werten der Befehlssignale TE4 bis TE6 bereit:
| TE4 | TE5 | TE6 | S7 |
| 1 | 0 | 0 | 0 (TQ4) |
| 0 | 1 | 0 | 1 (TQ5) |
| 0 | 0 | 1 | 2 (TQ6) |
| 1 | 1 | 1 | 2 (TQ6) |
| 0 | 0 | 0 | - |
| andere binäre Kombinationen | - |
Tabelle 1
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Der zweite Multiplexer
8 umfasst einen Befehlseingang, der ein Befehlssignal TE81.TE82 empfängt, das es ermöglicht, zu definieren, welches Signal durch den zweiten Multiplexer
8 übertragen wird, in Abhängigkeit vom Modus, in dem sich die TMR
2 befindet. Die nachstehende Tabelle 2 stellt die Werte des Ausgangssignals S8 des zweiten Multiplexers
8 in Abhängigkeit von den Werten der Befehlssignale TE81 und TE82 bereit:
| TE81 | TE82 | S8 |
| 0 | 0 | 0 (Q4) |
| 0 | 1 | 1 (Q5) |
| 1 | 0 | 2 (Q6) |
| 1 | 1 | 3 (M) |
Tabelle 2
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Die Steuerschaltung umfasst außerdem eine Schaltung zum Einspeisen eines Testsignals TI, die eine Sequenz mindestens eines in mindestens einen Flip-Flop 4, 5 oder 6 einzuspeisenden Testbits definieren kann.
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Die Sequenz von Testbits umfasst eine Anzahl von Bits, die der Anzahl von TMR entspricht, die durch ihren Testeingang und Testausgang ti und tq in Reihe verkettet sind. In einem Fall, in dem mehrere TMR ein und derselben integrierten Schaltung gemeinsam über ihren Testeingang und ihren Testausgang in Reihe verkettet sind, entspricht die Sequenz von Testbits der Anzahl von verketteten TMR.
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Die Steuerschaltung umfasst auch, um die TMR 2 in den anfänglichen Testmodus oder auch in den Testmodus zu setzen, einen ersten zusätzlichen Multiplexer 9, dessen Ausgang mit dem Testeingang ti des zweiten Flip-Flops 5 gekoppelt ist, und einen zweiten zusätzlichen Multiplexer 10, dessen Ausgang mit dem Testeingang ti des dritten Flip-Flops 6 gekoppelt ist.
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Der erste zusätzliche Multiplexer 9 umfasst zwei Eingänge. Der erste Eingang, der mit 0 bezeichnet ist, ist direkt mit der Schaltung zum Einspeisen des Testsignals TI gekoppelt und der zweite Eingang, der mit 1 bezeichnet ist, ist mit dem Testausgang tq des ersten Flip-Flops 4 gekoppelt.
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Der zweite zusätzliche Multiplexer 10 umfasst auch zwei Eingänge. Der erste Eingang, der mit 0 bezeichnet ist, ist direkt mit der Schaltung zum Einspeisen des Testsignals TI gekoppelt und der zweite Eingang, der mit 1 bezeichnet ist, ist mit dem Testausgang tq des zweiten Flip-Flops 5 gekoppelt.
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Der Testeingang ti des ersten Flip-Flops 4 ist nur mit der Schaltung zum Einspeisen des Testsignals TI gekoppelt.
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Der erste und der zweite zusätzliche Multiplexer
9 und
10 werden durch ein und dasselbe Befehlssignal betätigt, das hier mit TE4.TE5.TE6 bezeichnet ist. Die nachstehende Tabelle 3 stellt die Werte des Ausgangssignals S des ersten zusätzlichen Multiplexers
9 in Abhängigkeit von den Werten der Befehlssignale TE4 bis TE6 bereit:
| TE4 | TE5 | TE6 | S |
| 1 | 0 | 0 | - |
| 0 | 1 | 0 | 0 (TI) |
| 0 | 0 | 1 | - |
| 1 | 1 | 1 | 1 (TQ4) |
| 0 | 0 | 0 | - |
| andere binäre Kombinationen | - |
Tabelle 3
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Die nachstehende Tabelle 4 stellt die Werte des Ausgangssignals S des zweiten zusätzlichen Multiplexers
10 in Abhängigkeit von den Werten der Befehlssignale TE4 bis TE6 bereit:
| TE4 | TE5 | TE6 | S |
| 1 | 0 | 0 | - |
| 0 | 1 | 0 | - |
| 0 | 0 | 1 | 0 (TI) |
| 1 | 1 | 1 | 1 (TQ5) |
| 0 | 0 | 0 | - |
| andere binäre Kombinationen | - |
Tabelle 4
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Die Steuerschaltung ist zum Aktivieren der verschiedenen Betriebsmodi der TMR 2 konfiguriert. Somit kann die Steuerschaltung die TMR 2 in einen anfänglichen Testmodus direkt nach der Herstellung vor jeglichem Betrieb im normalen Modus überführen. Sie kann auch die TMR 2 in einem normalen Betriebsmodus oder auch in einem Testmodus nach einem normalen Betriebsmodus betreiben.
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Die 2 bis 4 greifen die 1 durch fettes Markieren der elektrischen Schaltungen auf, die in den verschiedenen Betriebsmodi der TMR 2 eingesetzt werden, die durch die Steuerschaltung der Vorrichtung 1 betätigt werden.
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In 2 ist die Vorrichtung 1 zum Managen des Betriebs der TMR 2 im normalen Betriebsmodus dargestellt.
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Im normalen Betriebsmodus wird ein und dasselbe Datensignal D an jedem Dateneingang d der drei Flip-Flops 4 bis 6 geliefert.
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Die drei Takte CLK4 bis CLK6 werden synchronisiert, damit sie gleichzeitig im normalen Betriebsmodus arbeiten. Bei der folgenden Taktflanke kopieren folglich die Flip-Flops 4 bis 6 jeweils den Wert des Datensignals D am Dateneingang d auf den Datenausgang q.
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Das Datenausgangssignal Q, das folglich den Wert des Datensignals D anfänglich am Eingang der Flip-Flops 4 bis 6 besitzt, wird am Eingang des Wählers 3 für jeden der drei Flip-Flops 4 bis 6 empfangen. Die Mehrheitsentscheidungsschaltung 3 liefert folglich am Ausgang ein Ausgangssignal M, das dem binären Mehrheitswert am Eingang entspricht, das dem Wert des Datensignals D anfänglich am Eingang der Flip-Flops 4 bis 6 entsprechen müsste, in dem Fall, in dem höchstens ein einziger der Flip-Flops 4 bis 6 fehlerhaft ist.
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Der zweite Multiplexer 8 wird durch die Steuerschaltung betätigt, um das an seinem dritten Eingang empfangene Signal zu übertragen, der im zweiten Multiplexer 8 mit 3 nummeriert ist, der in den Figuren dargestellt ist, das heißt das Ausgangssignal M des Wählers 3. Das am Ausgang s8 des zweiten Multiplexers 8 gelieferte Signal entspricht folglich in dem Fall, in dem mindestens zwei der drei Flip-Flops nicht defekt sind, dem Datenausgangssignal Q der Flip-Flops 4 bis 6, nämlich dem Datensignal D am Eingang der Flip-Flops 4 bis 6.
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Das Datensignal kann folglich zu einer oder mehreren Logikschaltungen übertragen werden, die den Logikkegel C bilden.
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In 3 ist die Vorrichtung 1 zum Managen des Betriebs der TMR 2 im Testmodus nach einem normalen Betriebsmodus dargestellt.
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Die Steuerschaltung ist dazu konfiguriert, nach einem normalen Betriebsmodus die TMR 2 in einen Testmodus zu setzen, in dem ein Testsignal TI in den Testeingang ti des ersten Flip-Flops 4 eingespeist wird. Der erste Flip-Flop 4 ist in diesem Testmodus der einzige getestete Flip-Flop. Dafür speist die Schaltung zum Betätigen der Flip-Flops die entsprechenden Befehlssignale TE4 bis TE6 ein, um nur den ersten Flip-Flop 4 in einen Testmodus zu setzen und die zwei anderen Flip-Flops 5 und 6 im normalen Betrieb zu halten. Dafür sind das zweite und das dritte Befehlssignal TE5 und TE6 null, während das erste Befehlssignal TE4 von null verschieden ist.
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In den zwei späteren Testmodi werden der zweite Flip-Flop 5, dann der dritte Flip-Flop 6 nacheinander getestet.
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Im ersten Testmodus, in dem der erste Flip-Flop 4 getestet wird, wird der Logikzustand des zweiten Flip-Flops 5 und des dritten Flip-Flops 6 durch Blockieren ihres Takts CLK5 und CLK6 eingefroren.
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In dem Fall, in dem Flip-Flops mit einem Aktivierungseingang, der im Englischen ”enable” genannt wird, verwendet werden, ermöglicht es das an diesen Eingang gelieferte Signal, den Betrieb des Flip-Flops zu aktivieren, wenn dieses Signal von null verschieden ist, oder auch seinen aktuellen Zustand einzufrieren, wenn dieses Signal null ist.
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Der erste Flip-Flop 4 wird an einer steigenden Taktflanke seines Takts CLK4 betrieben, damit der Testausgang tq die Daten am Testeingang ti kopiert, um den Testwert im ersten Flip-Flop 4 zuzuführen. Am Ende der steigenden Taktflanke, wenn der erste Flip-Flop nicht defekt ist, besitzt das Ausgangssignal TQ4 des ersten Flip-Flops 4 folglich den Wert des Bits des Testsignals TI, das am Testeingang ti vor der steigenden Taktflanke vorlag.
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Es ist zu beachten, dass am Ende der Taktflanke der Datenausgang Q des ersten Flip-Flops 4 auch den Wert des Testsignals TI am Testeingang ti kopiert hat, so dass der Datenausgang Q des ersten Flip-Flops 4 nicht mehr den Wert vor dem Test besitzt. Der Flip-Flop 4 befindet sich folglich nicht mehr im gleichen Zustand wie vor dem Test.
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Im Testmodus ermöglicht es der zweite Multiplexer 8, das Ausgangssignal Q des getesteten Flip-Flops zu übertragen, hier des ersten Flip-Flops 4. Somit ist es möglich, in einer Testphase das Ausgangssignal des getesteten Flip-Flops zu den zusätzlichen Logikschaltungen des Logikkegels C zu übertragen, die beispielsweise mit dem Ausgang gekoppelt sind. Somit ist es möglich, außerdem eine eventuelle Verfälschung von einer der Logikschaltungen des Logikkegels C zu detektieren, die zwischen zwei getestete TMR gekoppelt sind.
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Um gleichzeitig den Logikkegel C zu testen, der mit dem Ausgang q der TMR 2 gekoppelt ist, wird, sobald die Testsequenz durch die Kette zugeführt ist, die aus den ti und tq besteht, der getestete Flip-Flop 4 in den normalen Betriebsmodus durch Anlegen eines ersten Null-Befehlssignals TE4 an den Befehlseingang te des ersten Flip-Flops 4 umgeschaltet. Anschließend wird eine Taktflanke CLK4 des ersten Flip-Flops 4 angewendet, um die Testsequenz durch die zusätzlichen Logikschaltungen des Logikkegels C auszubreiten, der mit dem Ausgang q des getesteten Flip-Flops verbunden ist. Der zweite Multiplexer 8 wurde durch das Befehlssignal TE81.TE82 konfiguriert, damit sein Ausgang das Ausgangssignal Q4 des getesteten Flip-Flops empfängt, im vorliegenden Fall des ersten Flip-Flops 4. Am Ende der steigenden Flanke des Takts hat ein getesteter Flip-Flop einer TMR, die am Ausgang des Logikkegels C gekoppelt ist, den Wert seines Eingangs d erfasst, der sich aus der Ausbreitung der Testsequenz durch den Logikkegel C ergibt.
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Der erste Flip-Flop 4 wird anschließend durch Anlegen eines von null verschiedenen Befehlssignals TE4 an seinen Befehlseingang te in den Testmodus zurückgesetzt und anschließend wird das Testausgangssignal TQ4 analysiert, indem es über den ersten Multiplexer 7 wiedergewonnen wird. Dafür empfängt der erste Multiplexer 7 ein Befehlssignal, das den mit dem Testausgang tq des ersten Flip-Flops 4 gekoppelten Eingang auswählen kann.
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Am Ende der Testphase befiehlt dann die Steuerschaltung ein neues Setzen der TMR 2 in einen normalen Betriebsmodus, um den Zustand der TMR 2 vor dem Test wiederherzustellen.
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Der erste Multiplexer 7 ermöglicht es, das zu liefernde Ausgangssignal auszuwählen, um das Signal TQ, das vom Testausgang tq des getesteten Flip-Flops 4 stammt, zu übertragen und somit das Ergebnis der Testoperation wiederzugewinnen oder eine Testkette zwischen verschiedenen ähnlichen TMR zu verwirklichen.
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Durch Betätigen der TMR an einer Taktflanke in einem normalen Betriebsmodus sofort nach einem Testmodus stellt die Mehrheitsentscheidungsschaltung 3 automatisch den Wert des Ausgangssignals der TMR 2 wieder her, der vor der Einleitung des Testmodus existierte. Und zwar da die zwei anderen nicht getesteten Flip-Flops 5 und 6 denselben Wert besitzen, da ihr Zustand während des Testmodus eingefroren wurde.
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Die so erzeugte Testkette ermöglicht es, die Sequenz von Testbits durch die verschiedenen verketteten Logikbauteile zu übertragen, so dass am Ende des Einspeisens einer Sequenz von Testbits jeder getestete Flip-Flop jedes Logikbauteils der Testkette sich in einem vorbestimmten Zustand für den Test befindet.
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Um den zweiten Flip-Flop 5 der TMR 2 und den Logikkegel C zu testen, der mit seinem Ausgang q verbunden ist, wird der erste zusätzliche Multiplexer 9 betätigt, um die Übertragung des Testsignals TI zu ermöglichen, das am Testeingang ti des zweiten Flip-Flops 5 empfangen wird. Der zweite Flip-Flop 5 ist in diesem Testmodus der einzige getestete Flip-Flop. Dafür speist die Befehlsschaltung der Flip-Flops ein Betätigungssignal des Testmodus TE nur in den zweiten Flip-Flop 5 ein, wobei die zwei anderen Flip-Flops 4 und 6 im normalen Betrieb bleiben. Der Logikzustand der zwei anderen Flip-Flops 4 und 6 wird durch Blockieren ihrer Takte CLK4 und CLK6 eingefroren.
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In derselben Weise wird zum Testen des dritten Flip-Flops 6 der TMR 2 der zweite zusätzliche Multiplexer 10 betätigt, um die Übertragung des Testsignals TI, das am Testeingang ti des dritten Flip-Flops 6 empfangen wird, zu ermöglichen. Der dritte Flip-Flop 6 ist der einzige Flip-Flop, der in diesem Testmodus getestet wird. Dafür speist die Befehlsschaltung der Flip-Flops ein Betätigungssignal des Testmodus TE nur in den dritten Flip-Flop 6 ein, wobei die zwei anderen Flip-Flops 4 und 5 im normalen Betrieb bleiben. Der Logikzustand der zwei anderen Flip-Flops 4 und 6 wird durch Blockieren ihrer Takte CLK4 und CLK5 eingefroren.
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In 4 ist die Vorrichtung 1 zum Managen des Betriebs der TMR 2 im anfänglichen Testmodus vor jeglicher Operation der TMR 2 in einem normalen Betriebsmodus dargestellt.
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Die Steuerschaltung ist dazu konfiguriert, vor jeglichem Setzen der TMR 2 in einen normalen Betriebsmodus die TMR 2 in einen anfänglichen Testmodus zu setzen, in dem die Flip-Flops 4 bis 6 der TMR 2 über ihren jeweiligen Testeingang ti und ihren jeweiligen Testausgang tq in Reihe gekoppelt werden, um eine Testkette von Flip-Flops mit einem Testketteneingang und einem Testkettenausgang zu bilden.
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Um die Testkette zu verwirklichen, wird der erste zusätzliche Multiplexer 9 betätigt, um das vom Testausgang tq des ersten Flip-Flops 4 stammende Signal zum Testeingang ti des zweiten Flip-Flops 5 zu übertragen, und der zweite zusätzliche Multiplexer 10 wird betätigt, um das vom Testausgang tq des zweiten Flip-Flops stammende Signal zum Testeingang ti des dritten Flip-Flops 6 zu übertragen.
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Im anfänglichen Testmodus wird ein ATPG mit der Vorrichtung 1 zum Managen des Betriebs der TMR verbunden. Der ATPG erzeugt folglich mindestens eine Sequenz von Testbits und speist sie über die Testsignalschaltung in den Eingang der Testkette ein, das heißt in den Testeingang ti des ersten Flip-Flops 4. Das Testsignal wird dann in den Flip-Flops über die Testkette ausgebreitet.
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Sobald die ganze Testsequenz eingespeist ist, wird durch Anlegen eines Signals von null TE4 bis TE6 an die Befehlseingänge te der Flip-Flops 4 bis 6 in den Betriebsmodus übergegangen und die Flip-Flops 4 bis 6 werden bei einer Taktflanke im Betriebsmodus betrieben. Dann wird durch Anlegen eines von null verschiedenen Signals TE4 bis TE6 an die Befehlseingänge te der Flip-Flops 4 bis 6 erneut in den Testmodus übergegangen und die Testausgangssignale, die durch den Testkettenausgang geliefert werden, das heißt durch den Testausgang tq des dritten Flip-Flops 6, werden analysiert.
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Die Testsequenz kann in dem Fall mehr als drei Bits umfassen, in dem beispielsweise mehrere TMR über ihren Testeingang und ihren Testausgang nacheinander verkettet sind.
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Die Vorrichtung ermöglicht es folglich, eine Testphase im Verlauf des Betriebs der integrierten Schaltung auszuführen und das Logikbauteil am Ende der Testphase in den Zustand zurückzusetzen, in dem es sich vor dieser Testphase befand. Die Vorrichtung bietet auch die Möglichkeit, eine anfängliche Testphase mit Hilfe eines ATPG in klassischer Weise auszuführen.
