KR100676185B1 - 자동 테스트 시스템을 위한 반도체 칩, 상기 반도체 칩을 포함하는 자동 테스트 시스템, 자동 테스트 장비 동작 방법 및 상기 방법을 사용한 반도체 칩 제조 프로세스 - Google Patents

자동 테스트 시스템을 위한 반도체 칩, 상기 반도체 칩을 포함하는 자동 테스트 시스템, 자동 테스트 장비 동작 방법 및 상기 방법을 사용한 반도체 칩 제조 프로세스 Download PDF

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Abstract

자동 테스트 장비내에서 사용되는 핀 슬라이스 회로가 개시된다. 핀 슬라이스 회로는 CMOS 기술을 사용하여 구현된 부분 및 바이폴라 기술을 사용하여 구현된 부분을 포함한다. CMOS부는 복수의 타이밍 발생기 회로 및 아날로그 기준 레벨을 나타내는 디지털 비트 스트림을 발생시키기 위해 사용되는 시그마 델타 모듈레이터 회로를 포함한다. 바이폴라부는 드라이버/수신기 채널, 파라미터 측정 유닛, 및 모듈레이터 회로에 의해 발생된 디지털 비트 스트림으로부터 아날로그 기준 레벨을 생성하는 디코더 회로를 포함한다. 아날로그 기준 레벨은 드라이버/수신기 채널 및 파라미터 측정 유닛에 의해 사용된다. 개시된 핀 슬라이스 회로는 종래 핀 슬라이스 회로에 비교할 때 감소된 크기 및 비용의 장점을 갖는다.
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핀 슬라이스 회로, 타이밍 발생기, 기준 전압, CMOS부, 바이폴라부, 시그마 델타 모듈레이터, 드라이버/수신기 채널

Description

자동 테스트 시스템을 위한 반도체 칩, 상기 반도체 칩을 포함하는 자동 테스트 시스템, 자동 테스트 장비 동작 방법 및 상기 방법을 사용한 반도체 칩 제조 프로세스{SEMICONDUCTOR CHIP FOR AN AUTOMATIC TEST SYSTEM, AUTOMATIC TEST SYSTEM COMPRISING THE SEMICONDUCTOR CHIP, METHOD OF OPERATING AUTOMATIC TEST EQUIPMENT AND PROCESS OF MANUFACTURING SEMICONDUCTOR CHIPS USING THE METHOD}
본 발명은 일반적으로 아날로그 기준 레벨의 발생에 관한 것이고, 보다 상세하게는 아날로그 기준 레벨이 프로그래밍되는 자동 테스트 장비에 관한 것이다.
자동 테스트 장비("테스터"로도 알려져 있음)는 반도체 디바이스, 인쇄회로 기판 및 기타 소자 및 어셈블리를 테스트하는 데 광범위하게 사용된다. 대다수의 테스터, 특히 반도체 디바이스를 테스트하는 데 사용되는 테스터는 "핀 슬라이스 구조"를 이용한다. 이러한 테스터는 일반적으로 각각이 피시험 디바이스(DUT)상의 개별적인 핀과 결합된 복수의 핀 슬라이스 회로를 포함한다. 더욱이, 각각의 핀 슬라이스 회로는 DUT상에서 그 결합된 핀에 신호를 발생시키고 측정하기 위한 회로를 포함한다.
전형적인 테스터는 수백 내지 수천 개의 핀상에 신호를 발생시키거나 측정하고, 각각의 핀은 자체의 핀 슬라이스 회로를 갖는다. 이것은 핀슬라이스 회로가 테스터에서 수백 또는 수천배로 복제되는 것을 의미한다. 그러므로 테스터에 있어서 영역 및 비용면에서 효율적인 핀 슬라이스 회로를 사용하는 것은 매우 중요하다.
또한, 통상적인 테스트 기간 동안, 각각의 핀 슬라이스 회로에 사용되는 하나 또는 여러 기준 전압 레벨을 변동시킬 것이 빈번히 필요하게 된다. 이것은 특히 DUT의 구동 및 수신 레벨에 대한 파라미터 테스트를 수행한 경우에 그러하다.
예를들면, 기준 전압 레벨의 시퀀스가 발생되어 핀 슬라이스 회로의 일정 섹션에 제공될 수 있다. 기준 전압 레벨의 변화를 발생 및 제공하는 단계에 많은 시간을 필요로 한다면, 전체 테스트 기간을 완료한데 걸리는 시간은 매우 길어지는데, 특히 수백 개의 상이한 전압 레벨의 시퀀스의 발생을 요구하는 경우에 그러하다. 그러므로 테스터가 소망하는 기준 전압 레벨 변화를 전달하고 새로운 기준 전압 레벨을 고속으로 발생시키는 것이 중요하다.
그러나, 핀 슬라이스 회로는 고정확도로 신호를 발생하고 측정하여야 한다. 이것은 핀 슬라이스 회로에 의해 발생되고 측정된 신호레벨의 부정확도는 일반적으로 테스트 결과를 부정확하게 하기 때문이다. 특히, 파라미터 테스트 동안 핀 슬라이스 회로가 안정된 전압 및 전류 레벨을 발생시키는 것이 매우 중요하다. 더욱이, 핀 슬라이스 회로는 피시험 반도체 디바이스와 양립할 수 있는 레벨로 신호를 발생 및 측정하여야 한다.
이러한 적합한 필요조건을 만족시키는 한 방법은 상이한 소자 조합 기술을 이용하여 핀 슬라이스 회로를 설계하는 것이다. 예를들어, 핀 슬라이스 회로는 CMOS 및 바이폴라 기술의 조합을 이용하여 설계되어 왔다.
주로 CMOS 소자의 저전력 요구조건으로 인해, CMOS는 컴퓨터 및 전자 디바이스의 대다수 설계자들에 의해 선택된 기술이 되어왔다. 결과적으로, CMOS 소자는 광범위하게 이용가능하고 상당히 저렴해졌다. 또한, 컴퓨터 및 전자 디바이스에 대한 더욱 고속 및 소형화하려는 요구로 인해, CMOS 소자의 치수는 수년에 걸쳐 상당히 소형화되어왔다. 따라서, 핀 슬라이스 회로 부분은 이들 회로를 비용을 감소시키고 더욱 컴팩트하게 하기 위한 노력으로 CMOS 기술을 이용하여 설계되어 왔다.
그러나, CMOS 기술을 이용한 회로 설계의 한 단점은 불안정하고 예측하지 못하는 타이밍 특성이 될 수 있다는 것이다. 예를들어, 동일한 CMOS 회로의 타이밍 특성은 소자마다 변동함을 알게 되었다.
또한, CMOS 소자의 타이밍 특성은 온도에 따라 변동함을 알게 되었다. 예를들어, CMOS 소자에 의해 처리된 신호의 주파수가 증가함에 따라, CMOS 소자의 파워 요구조건도 일반적으로 증가함으로써, CMOS 소자는 과열되어 진다. 이러한 온도의 증가는 CMOS 소자를 통과하는 전파지연의 효과를 초래할 수 있다.
일반적으로, CMOS 기술의 이러한 단점은 대부분의 컴퓨터 및 전자 디바이스의 성능에 크게 영향을 미치지 않는 데 이는 이들 디바이스내의 CMOS 회로가 일반적으로 내부 클록과 동기화되기 때문이다. 이러한 동기화 설계 기술은 흔히 전자회로의 안정성 및 예측가능성을 향상시키는 데 사용된다.
핀 슬라이스 회로의 일부분이 테스터 내부의 클록과 동기화될 수 있을 지라도, 핀 슬라이스 회로의 기타 부분은 마찬가지로 동기화될 수 없다. 예를들어, 핀 슬라이스 회로가 DUT의 핀에 신호를 발생 및 측정하는 시간은 일반적으로 DUT에 따라 결정되고, 테스터 내부의 클록에 의해 결정되지 않는다.
따라서, CMOS 기술이 핀 슬라이스 회로에 타이밍 신호를 발생시키기 위한 회 로를 구현하는 데 사용될 때, CMOS 회로의 타이밍 특성을 개선시키기 위해 보상회로가 일반적으로 이용되어야 한다. 이러한 보상 기술은 미국 매사츄세츠주 보스톤 소재의 TERADYNE사에 양도된 미국특허번호 제 08/510,079호에 설명되어 있다.
CMOS 기술이 핀 슬라이스 회로의 신호 발생부를 구현하는 데 가끔씩 사용되지 않는 또다른 이유는 CMOS 회로가 일반적으로 낮은 구동 성능을 갖기 때문이다.
이러한 이유로, 바이폴라 기술은 흔히 종래의 테스터 회로에서 핀 슬라이스 회로의 신호 발생부 및 측정부를 구현하기 위해 흔히 사용된다. 바이폴라 기술에 의한 회로의 타이밍 특성은 일반적으로 CMOS 회로 보다 더욱 안정적이고 예측가능하다. 더욱이, 바이폴라 회로는 CMOS 회로 보다 고전력 레벨로 신호를 구동 및 측정할 수 있다.
이와 같은 종래의 테스터(100)가 도 1에 도시되어 있다. 테스터(100)는 특수 목적 컴퓨터(도시되지 않음)를 포함하는 테스트 시스템 컨트롤러(110)와, 테스터(100)를 제어하기 위해 필요한 정보 및 테스트 결과를 저장하는 메모리(124)를 포함한다. 테스트 시스템 컨트롤러(110) 및 메모리(124)는 모두 CMOS 기술을 이용하여 통상적으로 구현된다. 이는 테스트 시스템 컨트롤러(110) 및 메모리(124)가 전형적으로 테스트 시스템 클록으로 동기화되기 때문이다. 또한, 테스트 시스템 컨트롤러(110) 및 메모리(124)는 모두 고전력 레벨로 신호를 구동 및 수신할 것을 요구하지 않는다.
테스터(100)는 또한, 반도체 웨이퍼상의 복수의 다이중의 하나 또는 개별 반도체 디바이스일 수 있는 DUT(112)의 개별 핀에 신호를 발생하고 측정하는 복수의 핀 슬라이스 회로(114)를 포함한다.
각각의 핀 슬라이스 회로(114)는 통상적으로 CMOS 또는 바이폴라 기술을 이용하여 구현된 부분을 갖는다. 예를들어, 핀 슬라이스 회로(114)는 CMOS 기술을 이용하여 구현될 수 있는 타이밍 발생기(116)를 포함한다. 이 경우, 상기한 보상회로는 통상적으로 CMOS회로의 타이밍 특성을 개선시키는 데 사용된다. 타이밍 발생기(116)는 드라이버/수신기 채널(118)이 DUT(112)의 핀에 디지털 신호를 구동 및 측정하는 시간을 결정하기 위해 테스트 시스템 컨트롤러(110)로부터의 명령어에 응답하여 타이밍 신호를 생성한다.
핀 슬라이스 회로(114)내의 드라이버/수신기 채널(118)은 통상적으로 바이폴라기술을 이용하여 구현된다. 이것은 드라이버/수신기 채널(118)이 적절한 시간에 DUT의 핀에 디지털 신호를 구동 및 측정할 수 있는 성능을 갖는 것을 보장한다.
테스트 시스템 컨트롤러(110)가 핀 슬라이스 회로(114)를 제어하기 위해 사용하는 정보의 두 피스는 드라이버/수신기 채널(118)에 의해 DUT(112)에 제공되어져야 할 논리 하이 및 논리 로우 레벨 값과, 적절하게 기능하는 DUT(112)로부터 드라이버/수신기 채널(118)에 의해 수신되어져야 할 논리 하이 및 논리 로우 레벨 값을 나타낸다.
특히, 핀 슬라이스 회로(114)는 통상적으로 이산 아날로그 회로를 이용하여 구현되는 기준 전압부(122)를 포함한다. 기준전압부(122)는 복수의 기준 전압을 드라이버/수신기 채널(118)에 제공한다. 따라서, 테스트 시스템 컨트롤러(110)는 논리 하이 레벨 및 논리 로우 레벨로서 사용되는 기준전압을 지시하는 정보를 드라이 버/수신기 채널(118)에 제공한다.
핀 슬라이스 회로(114)는 또한 통상적으로 바이폴라 기술 및 이산 아날로그 회로를 이용하여 구현되는 파라미터 측정 유닛(PMU's)(120)을 포함한다. 드라이버/수신기 채널(118)이 디지털 신호를 발생 및 측정하는 반면에, PMU's(120)는 DC 레벨을 생성 및 측정한다.
기준전압부(122)는 복수의 기준전압을 PMU's(120)에 제공한다. 테스트 시스템 컨트롤러(110)는 그러므로 DUT(112)의 핀에서의 DC 레벨을 생성 및 측정할 때 어느 기준전압이 사용되는 지를 지시하는 정보를 PMU's(120)에 제공한다.
또한, 파라미터 테스트 동안 안정된 전압 및 전류 레벨을 발생시키기 위해, PMU's(120)는 통상적으로 전압 및 전류 레벨의 피드백 제어를 제공하기 위한 별개의 아날로그 회로(도시되지 않음)를 포함한다.
전형적인 테스트 구성에서, 한 시점에서 핀 슬라이스 회로(114)내의 드라이버/수신기 채널(118) 또는 PMU(120)만이 액티브 상태에 있다. 따라서, 스위치 또는 릴레이(도시되지 않음)가 드라이버/수신기 채널(118)과 PMU(120)가 서로 분리 유지되도록 하는 데에 사용된다.
핀 슬라이스 회로의 사이즈 및 비용의 대부분이 회로내에 사용된 별개의 아날로그 회로에 기인함을 알게 되었다. 테스터는 수 천개의 핀 슬라이스 회로를 포함할 수 있기 때문에, 사용된 별개의 아날로그 회로를 감소시키는 것은 테스터의 비용 및 사이즈에 상당한 영향을 미칠 수 있다.
또한 핀 슬라이스 회로의 사이즈 및 비용의 또다른 상당한 대부분이 회로에 사용된 IC's의 사이즈에 기인할 수 있음을 알게 되었다.
그러므로 감소된 사이즈 및 비용을 갖는 전자 장비 또는 어셈블리를 성공적으로 테스트할 수 있는 테스터를 구비하는 것이 바람직하다. 또한 핀 슬라이스 구조를 사용하여 설계된 테스터에서 감소된 사이즈 및 비용을 달성하는 것이 소망된다.
상기한 사항을 고려하여, 본 발명의 목적은 테스터의 사이즈 및 비용을 감소시키는 것이다.
본 발명의 다른 목적은 저비용 CMOS 기술을 이용하여 구현된 핀 슬라이스 회로의 양을 증가시키는 것이다.
본 발명의 또다른 목적은 핀 슬라이스 회로에 사용되는 IC의 사이즈를 감소시키는 것이다.
상기한 목적 및 기타 목적은 각각의 핀 슬라이스 회로가 CMOS 기술을 이용하여 구현된 회로 및 바이폴라 기술을 이용하여 구현된 회로를 포함하는 복수의 핀 슬라이스 회로를 갖춘 테스터를 제공함으로써 달성된다. 바람직한 실시예에서, CMOS 회로는 각각의 디지털 시그마 델타 모듈레이터가 아날로그 기준 전압 레벨의시퀀스를 나타내는 비트 스트림을 생성하는 복수의 디지털 시그마 델타 모듈레이터를 포함하고; 바이폴라 회로는 각각의 디지털 시그마 델타 디코더가 각각의 디지털 시그마 델타 모듈레이터로부터 비트 스트림을 수신하여 이 비트 스트림을 아날로그 기준 전압 레벨의 시퀀스로 변환하는 디지털 시그마 델타 디코더를 포함한다. 아날 로그 기준 전압 레벨의 각각의 시퀀스는 드라이버/수신기 채널 및/또는 파라미터 측정 유닛과 같은 회로에 제공된다.
본 발명의 한 특징에 따라, 디지털 시그마 델타 모듈레이터 회로는 복수의 비트 스트림을 제한된 수의 라인에 결합시키기 위한 회로를 포함한다. 본 발명의 다른 특징에 따라, 디지털 시그마 델타 디코더 회로는 제한된 수의 라인으로부터 복수의 비트 스트림을 분리시키기 위한 회로를 포함한다.
다른 실시예에서, 직렬 비트 스트림이 집적회로 칩에 제공된다. 다음에, 집적회로 칩상의 회로는 직렬 비트 스트림을 복수의 분리된 비트 스트림으로 분리시키는 데에 사용된다. 이 분리된 비트 스트림은 집적회로 칩에서 드라이버/수신기 회로용 아날로그 기준 레벨을 발생시키는 데에 사용된다.
한 특징에 따라, 집적회로 칩은 바이폴라 기술을 이용하여 구현된다.
또다른 실시예에서, 반도체 웨이퍼에는 복수의 다이가 제공된다. 다음에, 다이는 집적회로 칩에 구현된 드라이버/수신기 회로를 이용하여 테스팅됨으로써, 양호한 다이가 식별된다. 양호한 다이는 그후 패키징된다.
한 특징에 따라, 드라이버/수신기 회로에 디지털 비트 스트림으로부터 생성된 기준 레벨이 제공된다.
또 다른 목적 및 장점은 다음의 설명 및 도면을 통해 명백해질 것이다.
도 1은 핀 슬라이스 구조를 사용하는 종래 테스터의 블록도,
도 2는 본 발명에 따른 핀 슬라이스 회로의 부분 블록도,
도 3은 도 2에 도시된 핀 슬라이스 회로부의 상세도,
도 4는 도 2에 도시된 핀 슬라이스 회로에 포함된 디코더 회로의 개략도, 및
도 5는 도 4에 도시된 디코더 회로의 동작을 설명하기 위해 사용된 타임 다이어그램.
본 발명은 다음의 상세한 설명 및 첨부된 도면을 참조하여 더욱 상세하게 설명된다.
도 2는 본 발명에 따른 핀 슬라이스 회로(214)의 부분 블록도이다. 핀 슬라이스 회로(214)는 도 1에 도시된 테스터(100)와 같은, 핀 슬라이스 구조를 사용하여 테스터(100)에 통합되는 것으로 의도된다.
따라서, 핀 슬라이스 회로(214)는 통상적으로 테스터에서 적어도 수백 내지 수천배까지 복제된다. 더욱이, 핀 슬라이스 회로(214)의 각각의 복제는 도 1에 도시된 DUT(112)와 같은, 피시험 디바이스(DUT)의 개별 핀에 신호 및 레벨을 발생 및 측정하기 위해 사용된다.
핀 슬라이스 회로(214)는 통상적으로 테스터에서 여러 번 복제되기 때문에, 가능한한 최대로 핀 슬라이스 회로(214)의 사이즈 및 비용을 감소시키기 위한 강한경제적 동기가 있다. 그러나, 핀 슬라이스 회로(214)의 사이즈 및 비용은 핀 슬라이스 회로(214)에 의해 발생 및 측정된 신호의 정확도에 역영향을 미치지 않는 방식으로 감소되어져야 한다.
이러한 이유로, 핀 슬라이스 회로(214)는 바람직하게 회로 조합 기술을 이용하여 구현되는 것이 바람직하다. 특히, 핀 슬라이스 회로(214)는 CMOS 기술을 이용하여 구현된 부분(240)과 바이폴라 기술을 이용하여 구현된 부분(242)을 포함한다. 일반적으로, CMOS 기술을 이용하여 구현된 회로는 비교적 컴팩트하고 비용이 저렴하고 저전력으로 구현될 수 있다. 더욱이, 바이폴라 기술을 이용하여 구현된 회로는 일반적으로 뛰어난 타이밍 특성 및 구동 성능을 갖는다. 예를들어, 이미터-결합 로직(ECL)은 대부분의 핀 슬라이스 회로 응용에 의해 요구되는 속도 및 구동능력을 제공한다. 이 방식에서, 핀 슬라이스 회로(214)의 사이즈 및 비용은 감소하고, 발생 및 측정된 신호의 높은 정확도 레벨을 유지한다.
CMOS부(240)는 수개 카피의 타이밍 발생기(216)를 포함하는데, 이것은 일반적으로 테스트 사이클이 개시된 지 프로그램된 시간 후에 타이밍 신호 또는 "에지"를 생성한다. 각 타이밍 발생기(216)는 특정 기능을 실행하기 위해 (도 1에 도시된 테스트 시스템 컨트롤러(110)와 같은) 테스트 시스템 컨트롤러에 의해 제어될 수 있기 때문에 수개 카피의 타이밍 발생기(216)가 존재한다.
예를 들어, 하나의 타이밍 발생기는 테스트 신호의 발생을 개시하기 위해 제어될 수 있고, 한편 다른 타이밍 발생기는 테스터 신호 발생을 중지시키기 위해 제어될 수 있다. 이와 마찬가지로, 또 다른 타이밍 발생기는 수신된 신호의 측정을 개시하기 위해 제어될 수 있고, 한편 또 다른 타이밍 발생기는 신호 측정을 중지시키기 위해 제어될 수 있다.
CMOS부(240)는 또한 디지털 시그마 델타 모듈레이터(D∑ΔＭ)회로를 포함하고, 이것은 또한 테스트 시스템 컨트롤러(110)에 의해 제어되고 핀 슬라이스 회로(214)에 의해 사용된 일련의 기준 전압에 관한 데이터를 생성하기 위해 사용되는 것이 바람직하다. 기준 전압을 생산하기 위해 D∑ΔＭ 회로(226)를 사용하는 새로운 방법이 아래에 상세하게 설명되었다.
CMOS부(240)는 테스터에 내장된 클록(도시되지 않음)과 동기화될 수 있는 시퀀셜부를 갖는 회로(도시되지 않음)를 포함할 수 있다. 예를 들어, 타이밍 발생기(216) 및 D∑ΔＭ 회로(226)는 전형적으로 내부 테스트 시스템 클록과 동기화될 수 있는 회로(도시되지 않음)를 포함한다. 이러한 이유로, 핀 슬라이스 회로(214)의 CMOS부(240)내의 회로는 보통 CMOS 회로의 타이밍 특성에서의 변화에 의해 심하게 영향받지 않는다. 이러한 타이밍 특성 변화는 핀 슬라이스 회로(214) 온도의 변화 또는 핀 슬라이스 회로(214)에 의해 처리되는 신호의 주파수의 변화와 같은 요인에 의해 야기될 수 있다.
그러나, CMOS부(240)는 내장된 테스트 시스템 클록과 마찬가지로 동기화될 수 없는 회로(도시되지 않음)를 포함할 수 있다. 예를들어, 타이밍 발생기(216)는 일반적으로 내장된 테스트 시스템 클록에 의해 결정된 시점에서만이 아니라, DUT의 타이밍에 의해 나타나는 시점에서 에지를 생성하기 위해 요구된다. 이러한 이유로, 공지된 보상 기술은 CMOS 회로의 타이밍 특성을 개량시키도록 타이밍 발생기(216)에서 사용되는 것이 바람직하다. 이러한 방식으로, 타이밍 발생기(216), D∑ΔＭ회로(226)는 핀 슬라이스 회로(214)의 CMOS부(240)의 감소된 사이즈, 비용 및 전력의 이점을 얻을 수 있는 한편, CMOS부(240)의 타이밍 특성에서의 변동에 의해 심각하게 영향을 받지 않는다.
핀 슬라이스 회로(214)의 바이폴라부(242)는 드라이버/수신기 채널(218), 파라미터 측정 유닛(PMU)(220) 및 디지털 시그마 델타 디코더 (D∑ΔD) 회로(228)를 포함한다.
CMOS부(240)의 타이밍 발생기(216)에 의해 생성된 에지는 바이폴라부(242)내의 드라이버/수신기 채널(218)에 제공된다. 드라이버/수신기 채널(218)은 DUT(112)의 핀에서의 디지털 신호 및 레벨을 발생시키고 측정하는 데에 필요한 드라이버 및 비교기 회로(각각 도 3의 부재 번호 352 및 354를 참조)를 포함한다.
이와 마찬가지로, CMOS부(240)의 D∑ΔＭ회로(226)에 의해 생성된 데이터는 바이폴라부(242)의 D∑ΔD 회로(228)에 제공된다. 상기한 바와 같이, 이 데이터는 핀 슬라이스 회로(214)에 의해 사용된 기준 전압에 관한 것이다.
더욱이, D∑ΔＭ회로(226)에 의해 생성된 데이터는 바람직하게 직렬 비트 스트림 형태이다. 이것은 핀 슬라이스 회로(214)의 CMOS부 및 바이폴라부(240 및 242)가 바람직하게 주문형 IC에 의해 구현되기 때문이고, 주문형 IC의 비용은 IC상의 핀의 갯수를 최소화함으로써 감소될 수 있음을 알게 되었다. 따라서, D∑ΔD 회로(228)는 1-비트 폭 라인(244)을 사용하여 데이터를 D∑ΔD 회로(228)에 전달하고, 이에의해 CMOS부(240)를 구현하는 IC상에 단 하나의 출력 패드(도시되지 않음) 와 바이폴라부를 구현하는 다른 IC상에 단 하나의 입력 패드(도시되지 않음)만을 필요로 한다.
라인(244)상에 D∑ΔＭ 회로(226)에 의해 제공된 데이터를 사용하여, D∑ΔD 회로(228)는 드라이버/수신기 채널(218) 및 PMU(220)에 복수의 기준 전압을 제공한다. 드라이버/수신기 채널(218)은 DUT(112)의 핀에서 디지털 신호를 발생시키거나 측정할 때 논리 하이 레벨 및 논리 로우 레벨로서 이러한 기준 전압중 선택된 기준 전압을 사용한다.
D∑ΔD 회로(228)는 복수의, 바람직하게는 20개의 기준 전압을 드라이버/수신기 채널(218)에 제공한다. 이것은 핀 슬라이스 회로(214)가 각각의 채널에 제공된 10개의 기준 전압을 갖춘 듀얼 구성으로 전형적으로 구현되기 때문이다. 핀 슬라이스 회로(214)는 전형적으로 상이한 논리 레벨에 따라 동작할 수 있는, 상이한 기술을 이용하여 구현된 반도체 디바이스를 테스팅하는 데에 사용된다. 테스트 시스템 컨트롤러(110)는 상이한 DUT 기술에 대해 논리 하이 레벨 및 논리 로우 레벨로서 사용하기 위해 어느 기준 전압이 사용되는지를 나타내는 제어신호를 드라이버/수신기 채널(218)에 전송한다.
PMU(220)는 또한 D∑ΔD 회로(228)에 의해 생성된 기준전압중 선택된 것들을 사용한다. 드라이버/수신기 채널(118)이 디지털 신호용 논리 하이 레벨 및 논리 로우 레벨을 정의하는 기준전압을 사용하는 반면에, PMU(220)는 DUT(112)의 핀에서의 DC 레벨을 생성하고 측정하기 위해 기준전압을 사용한다. 테스트 시스템 컨트롤러(110)는 또한 요구되는 DC 레벨을 생성 및 측정하는 데에 사용하기 위해 어느 기준전압을 사용하는지를 나타내는 제어신호를 PMU(220)에 전송한다.
도 2가 동일한 라인을 이용하여 DUT(112)의 핀에 신호 및 레벨을 제공하는 PMU(220) 및 드라이버/수신기 채널(218)의 출력을 도시할 지라도, 이들중 하나만이 한 시점에서 액티브 상태이고 라인에 대한 어떠한 회선쟁탈도 사실상 없다. 따라서, 테스트 시스템 컨트롤러(110)는 바람직하게 테스트 동안 PMU(220)와 드라이버/수신기 채널(218)을 서로로부터 분리시키기 위해 스위치 또는 릴레이(도시되지 않음)를 제어한다.
도 3은 D∑ΔＭ 회로(226), D∑ΔD 회로(228) 및 드라이버/수신기 채널(218)의 상세도이다.
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D∑ΔＭ회로(226)는 복수의 D∑ΔＭ(330)을 포함한다. 당업계에서 알려진 바와 같이, D∑ΔＭ은 디지털 회로로 구현될 수 있고 고 분해능 디지털 입력 신호를 재양자화시키는 데 사용될 수 있음으로 해서, 이들 신호를 충실도의 손실이 거의 없이 그리고 고 샘플링 속도로 저 분해능 넘버들로 표현하는, 간명하고 비선형성이 매우 높은 알고리즘이다. 본 발명에서 D∑ΔＭ이 이용되는 이유는 공지된 기술을 이용하여 핀 슬라이스 회로(214)의 CMOS부(240)에서 기타 회로와 용이하게 통합될 수 있기 때문이다.
1-비트 D-A 컨버터와 같은 저 분해능, 고속 디지털 - 아날로그(D-A) 컨버터(335)(도 3 참조)는 드라이버/수신기 채널(218)과 PMU(220)에 의해 사용된 복수의 기준 전압을 재생시키는 데 사용될 수 있다. 이들 D-A 컨버터는 바이폴라 프로세스에서도 최소 영역으로 용이하게 조립될 수 있다. 따라서, 고 분해능 디지털 입력 신호의 저 분해능 표현은 핀 슬라이스 회로(214)의 바이폴라부(242)에서의 복수개의 스위칭된-아날로그 기준 전압을 영역 및 비용면에서 효율적이 되게 한다.
도 3에 도시되어 예시된 실시예에서, 복수의 D∑ΔＭ's(330)는 D∑ΔＭ 회로(226)내에 도시되었다. 이것은 드라이버/수신기 채널(218)이 DUT(112)에 테스트 신호를 제공하는 드라이버 회로(352) 및 DUT(112)에 의해 생성된 신호를 측정하는 비교기 회로(354)로 도시되었기 때문이다. 드라이버 회로(352)는 선택된 논리 하이 전압(VR1), 선택된 논리 로우 전압(VR2)에 합치되는 디지털 신호 및 레벨을 DUT(112)에 제공한다. 이와 마찬가지로, 비교기 회로(354)는 선택된 논리 하이 임계 전압(VR3) 및 선택된 논리 로우 임계 전압(VR4)을 사용하여 유도된 측정 출력값을 테스트 시스템 컨트롤러(110)에 제공한다. 따라서, 복수의 D∑ΔＭ(330)은 기준 전압(VR1,VR2,VR4,VR4)을 생성하기 위해 사용된다.
D∑ΔＭ회로(226)에서의 D∑ΔＭ(330)의 갯수는 D∑ΔD 회로(228)에 의해 제공된 기준 전압의 갯수와 동일하다는 것을 이해해야 한다. 바람직한 실시예에서 D∑ΔD 회 로(228)는 20개의 기준전압(VR1 내지 VR2)을 제공하기 때문에, D∑ΔＭ회로(226)는 바람직하게 20개의 D∑ΔＭ(330)를 포함한다.
각각의 D∑ΔＭ(330)은 그 입력으로서 테스트 시스템 컨트롤러(110)에 의해 제공된 스위칭된 상수 값 시퀀스를 수용한다. 각각의 상수 값은 모듈레이터(330)와 연관된 기준 전압 출력(VR1, VR2 ... 또는 VR20)에서의 일정 주기에 걸친 소망하는 분해능C 레벨에 대응한다. D∑ΔＭ(330)의 입력부에서의 상수 값의 변화는 D∑ΔＭ(330)에 의해 제공된 기준전압 갯수를 변화시킨다. 이들 갯수는 디코딩되어, 아날로그 레벨로 변환되어 D∑ΔD(228)회로에서 필터링됨으로써, D∑ΔＭ(228)회로의 출력부에서의 새로운 분해능C 레벨이 되는 결과가 된다. D∑ΔD(228)회로의 각각의 출력은 드라이버/수신기 채널(218) 또는 PMU(220)중의 하나에 할당된 전압 기준 입력과 와이어링된다. 이러한 방식으로, 기준 전압은 테스트 시스템 컨트롤러(110)의 프로그래밍 동안 테스터 조작자에 의해 상술될 수 있다.
각각의 D∑ΔＭ(330)의 입력에서의 상수 값의 시퀀스는 공지된 기술을 이용하여 D∑ΔＭ(330)에 의해 샘플링되어, 오버-샘플링되고, 노이즈-셰이핑된, 펄스-덴시티-변조된(ONPDM) 출력신호로 변환되는데, 상기 출력신호는 오버 샘플링 클록 주파수에서 1 비트 폭 출력스트림(도시생략)인 것이 바람직하다. 일반적으로 D∑ΔＭ에 의해 생성된 ONPDM 신호는 주어진 시간 주기에 걸친 ONPDM 신호에서의 디지털 펄스의 평균 밀도가 동일한 시간 주기에 걸친 D∑ΔＭ의 입력부에서의 평균값과 동일하도록 특성화된다. 따라서, D∑ΔＭ(330)는 그들 입력에서의 상수값과 동일한 평균 펄스 밀도를 갖춘 ONPDM 출력 신호를 생성한다.
더욱이, 각각의 D∑ΔＭ(330)은 소망하는 스위칭된-아날로그 기준 전압의 고 분해능 디지털 표시를 샘플링하고, 입력신호에 대한 나이퀴스트 샘플링 주파수의 수배인 속도로 그 출력부에서 오버-샘플링되고, 노이즈-셰이핑된 저 분해능, 디지털 비트 스트림을 제공한다. 이것은 재양자화 동안 발생된 대부분의 노이즈가 출력 샘플링 속도가 증가함에 따라 아날로그 저역 필터(338)(도 3 참조)의 통과 대역 보다 높은 주파수에 포함되게 되기 때문이다. 재양자화 노이즈 전력이 고주파수로 더욱 스펙트럼 셰이핑됨에 따라, 아날로그 저역 필터(338)의 출력에 더욱 적은 노이즈가 나타난다. 그 노이즈가 주파수 스펙트럼의 더욱 소망하는 부분으로 이동된 이와같은 고속 출력 데이터 스트림 발생 방식은 흔히 "노이즈-셰이핑된, 오버-샘플링" 방식으로 알려져 있다.
바람직한 실시예에서, 각각의 D∑ΔＭ(330)은 5MHz의 샘플링 속도로 출력 샘플을 생성하고, 이것은 2.5MHz의 나이퀴스트 한계까지 신호 주파수를 표현할 수 있게 한다. 아날로그 저역 필터(338)가 10kHz 후 가파르게 롤 오프하는 통과대역을 위해 설계되었다면, 오버-샘플링된 대역폭 대 아날로그 출력 대역폭의 비율은 250 대 1이 되고, 이것은 소망하는 노이즈 레벨을 갖춘 아날로그 출력을 제공하는 데 충분하다고 예상된다.
상기한 바와 같이, 주문형 IC's의 비용은 IC's상의 핀의 갯수를 최소화함으로써 감소될 수 있다. 이러한 이유로, D∑ΔＭ(330)에 의해 발생된 ONPDM 출력은 멀티플렉서(332)에 제공되고, 이것은 1-비트 폭 라인(244)상에 D∑ΔＭ(330)로부터의 타임-멀티플렉싱된 출력 시퀀스를 생성한다.
특히, D∑ΔＭ(330)는 바람직하게 D∑ΔＭ의 입력에서의 값을 동기적으로 샘플링한다. 결과적으로 각각의 D∑ΔＭ(330)에 의해 생성된 출력 스트림의 비트는 동기 방식으로 멀티플렉서(332)의 입력부에 제공된다. 또한, 멀티플렉서(332)의 입력부는 카운터(334)에 의해 순차로 선택된다. 이러한 방식으로, D∑ΔＭ(330)에 의해 생성된 출력 스트림의 비트는 1-비트 폭 라인(244)상에 순차 방식으로 놓인다.
상기한 바와 같이, D∑ΔＭ 회로(226)는 바람직하게 20개의 D∑ΔＭ(330)을 포함한다. 이것은 멀티플렉서(332)가 바람직하게 라인(244)상의 20개 PDM 출력을 조합하기 위해 20개 입력을 가진다는 것을 의미한다. 또한, 멀티플렉서(332)의 20개 입력은 카운터(334)에 의해 순차로 선택된다. 이러한 방식으로, 20개의 D∑ΔＭ(330)에 의해 생성된 출력 스트림에서의 비트는 순차 방식으로 라인(244)상에 놓인다.
테스트 시스템 컨트롤러(110)는 20 비트의 새로운 셋트가 멀티플렉서(332)의 입력부에서 이용가능할 때 만이 카운터(334)가 완전한 사이클을 카운팅하는 것을 보장하기 위해D∑ΔＭ(330) 및 카운터(334)를 제어하도록 프로그래밍된다. 따라서, 카운터(334)의 클록 주파수는 D∑ΔＭ(330)의 샘플링 속도의 20배 이어야 한다. 5MHz인 바람직한 샘플링 속도를 사용할 경우에, 카운터(334)의 클록 주파수가 바람직하게 100MHz인 것을 의미한다.
라인(244)상의 조합된 출력 스트림은 D∑ΔD 회로(228)에 포함된 시프트 레지스터(337)에 제공된다. 시프트 레지스터(337)는 20개의 D∑ΔＭ(330)에 의해 생성된 출력 스트림을 라인(244)상의 조합된 출력 스트림으로부터 분리하기 위해 사용된다. 더욱이, 테스트 시스템 컨트롤러(110)는 시프트 레지스터(337)로 라인(362)상의 클록 신호 및 라인(364)상의 동기 신호의 인가를 제어하도록 프로그래밍된다.
특히, 라인(362)상에서의 시프트 레지스터(337)에 인가된 클록 신호의 주파수는 카운터의 클록 주파수와 동일해야 한다. 예를들어, 카운터(334)에 인가된 100MHz 클록은 멀티플렉서(332)가 100MHz의 주파수로 라인(244)상에 비트 스트림을 생성하게 한다. 이것은 한 번에 20 비트를 20개의 레지스터(336)에 시프트시키기 위해 시프트 레지스터(337)는 반드시 100MHz 속도로 클록킹되어야 한다는 것을 의미한다. 또한, 새로운 세트의 20비트가 레지스터(336)에서 이용가능할 때 마다, 레지스터(336)의 출력은 인에이블되고 20개 데이터 펄스가 동시에 20개의 동일한 동기화 게이트(339)에 제공된다. 이러한 방식으로, 각각의 게이트(339)에는 각각의 D ∑ΔＭ(330)에 의해 생성된 비트 스트림이 제공된다.
테스트 시스템 컨트롤러(110)는 각각의 게이트(339)에 라인(366)상의 윈도우 신호를 제공한다. 윈도우 신호는 바람직하게 에지 타이밍 정확도를 최대화하기 위한 차동 신호이다. 이러한 이유로, 라인(366)은 2-비트 폭 라인으로 도시되어 있다. 또한, 윈도우 신호는 데이터 펄스의 폭을 제어하기 위해, 및 설정 시간이 데이터 펄스의 폭에 영향을 미치지 않도록 각각의 스트림에서의 데이터 펄스가 충분히 서로 이격되는 것을 보장하기 위해, 게이트(339)와 연계하여 사용된다.
다음에, 게이트(339)는 각각의 D-A 컨버터(335)에 데이터 스트림을 제공한다. D-A 컨버터(335)는 디지털 넘버를 소망하는 DC 레벨의 노이즈 버전으로 변환한다. D-A 컨버터(335)의 아날로그 출력은 아날로그 저역 필터(338)에 의해 저역 필터링되고, 이에의해 대부분의 노이즈를 제거한다. 저-분해능 D-A 컨버터(335) 및 아날로그 저역 필터(338)의 특정 구현은 본 발명에 중요한 것은 아니라는 것에 주목해야 한다.
그후에 필터(338)에 의해 생성된 기준 전압(VR1 내지 VR20)은 드라이버/수신기 채널(218)내에 포함된 선택 회로(350)에 제공된다. 테스트 시스템 컨트롤러(110)는 선택 회로(350)를 제어하기 위해 프로그래밍되고, 그래서 드라이버(352) 및 비교기(354)에 적당한 기준 전압을 제공한다. 예를 들어, 선택 회로(350)는 타이밍 발생기(216)에 의해 제공된 타이밍 에지를 사용하여 디지털 테스트 신호를 생성하는 드라이버(352)에 기준 전압(VR1 내지 VR2)을 제공하도록 제어된다. 디지털 테스트 신호는 VR1 과 동일한 논리 하이 레벨 및 VR2 과 동일한 논리 로우 레벨로써 생성된 후에 백-매치(back-match) 레지스터(356)를 통해 DUT(112)로 통과될 수 있다.
이와 마찬가지로, 선택 회로(350)는 기준 전압에 관련하여 DUT(112)에 의해 생성된 신호를 비교하거나 측정하는 비교기(354)에 기준 전압(VR3 및 VR4)을 제공하도록 제어된다. DUT 신호는 VR3 과 동일한 논리 하이 임계 전압 및 VR4 와 동일한 논리 로우 임계 전압과 비교될 수 있다. 그후에 비교기(354)는 결과 분석을 위해 테스트 시스템 컨트롤러(110)로 측정 결과를 통과시킨다.
이와 마찬가지로 기준 전압(VR1 내지 VR20)은 PMU(220)내에 포함된 선택 회로(도시되지 않음)로 제공될 수도 있다는 것을 주목해야 한다. 따라서 테스트 시스템 컨트롤러(110)는 PMU(220)내의 DC 레벨 발생 회로 및 DC 레벨 측정 회로에 적당한 기준 전압을 제공하는 이러한 선택 회로를 제어하도록 프로그래밍된다.
도 4는 D∑ΔD 회로(228)의 개략도를 도시한다. 특히, 멀티플렉서(332)에 의해 생성된 100㎒ 비트 스트림은 라인(244)상에서 시프트 레지스터(337)내의 제1 레지스터(336-1)에 제공된다. 레지스터(336-1 내지 336-20)의 각각은 종래 D 플립플롭을 사용하여 구현될 수 있는 각각의 레지스터(470,472)를 포함하는 것이 바람직하다. 더욱이, 각 레지스터(470)의 각각은 도 4에 도시된 바와 같이 직렬로 연결된다.
상술된 바와 같이, 시프트 레지스터(337)는 라인(244)상의 비트 스트림으로 부터 20개의 레지스터(336)로 20개의 비트를 시프트하기 위해 100㎒샘플링속도로 클록킹되는 것이 바람직하다. 따라서, 100㎒ 클록은 라인(362)에서 각 레지스터(470)에 제공된다. 더욱이, 20개의 비트의 새로운 세트가 각 레지스터(470)에서 유용할 때 마다, 동기 신호는 라인(364)상에 인가되고, 그래서 각 레지스터(472)에서 20개의 비트를 래칭한다. 20개의 비트의 세트가 100㎒ 샘플링 속도에서 레지스터(470)로 클록킹되는 것이 바람직하기 때문에, 동기 신호는 5㎒ 샘플링 속도에 라인(364)에 인가된다.
그후에 레지스터(472)에서 래칭된 비트의 각 세트는 종래 AND 게이트 구성을 사용하여 구현될 수 있는 동기 게이트(339)에 제공된다. 동기 게이트(339)의 동작은 도 5에 도시된 타이밍 다이어그램을 사용하여 설명될 수 있다.
예를 들어, 도 5는 동기 게이트(339)의 하나의 입력부에 연결된 라인(474)상의 일련의 데이터 펄스를 도시한다. 일련의 데이터 펄스는 D∑ΔＭ's(330)에 의해 생성된 비트 스트림에 상응한다. 더욱이, 각 D∑ΔＭ(330)은 5㎒의 샘플링 주파수를 사용하여 D∑ΔＭ(330)의 입력부에서 데이터 펄스값을 샘플링하는 것이 바람직하기 때문에 라인(474)상의 각 데이터 펄스의 폭이 200㎱이다. 따라서, 로직"1"의 값을 갖는 데이터 비트는 시간 1 과 200㎱ 사이에서 발생하고; 로직"0"의 값을 갖는 데이터 비트는 시간 200㎱ 과 400㎱ 사이에서 발생하고; 그리고 로직"1"의 값을 갖는 데이터 비트는 시간 400㎱ 과 600㎱ 사이에서 발생한다.
또한 도 5는 라인(366)상의 윈도우 신호를 도시한다. 상술하는 바와 같이, 윈도우 신호는 차동 신호인 것이 바람직하다. 따라서, 도 4는 각 동기 게이트(339)의 2개의 입력부에 연결된 2 비트폭 라인으로서 라인(366)을 도시한다.
본 발명에서 레지스터(472)에 의해 제공된 데이터 펄스의 폭 및 스페이싱을 정확하게 제어함으로써 정확도가 개량될 수 있다는 것이 발견되었다. 이 때문에, 동기 게이트(339)는 라인(366)상의 윈도우 신호에 라인(474)상의 데이터를 동기화시킨다. 그후에 라인(476)상의 동기화된 데이터(도 5)는 필터(338)에 제공된다.
도 5에 도시된 바와 같이, 라인(476)상의 데이터 펄스의 폭은 라인(366)상의 펄스의 폭과 동일하고, 라인(476)상의 이웃하는 데이터 펄스 사이의 최소 스페이싱은 라인(366)상의 펄스 사이의 스페이싱과 동일하다. 더욱이, 레지스터(472)가 동기 게이트(339)에 로직 "1"의 값을 갖는 데이터 비트를 제공한다면, 동기 게이트(339)는 필터(338)에 고정된 폭을 갖는 펄스를 제공한다. 대안적으로, 레지스터(472)가 동기 게이트(339)에 로직 "0"의 값을 갖는 데이터 비트를 제공한다면, 동기 게이트(339)는 필터(338)에 아무 펄스도 보내지 않는다. 최종적으로, 필터(338)는 소망의 DC 기준 전압(VR1 내지 VR20)과 동일한 상수값으로 이러한 데이터 비트 스트림을 PDM 신호로부터 PCM 신호로 변환시킨다.
일 실시예가 설명되었지만, 수많은 대안적인 실시예 또는 변형이 만들어질 수 있다. 예를 들어, 핀 슬라이스 회로는 CMOS부 및 바이폴라부를 가지고 있고, 타이밍 발생기 및 D∑Δ 모듈레이터 회로가 CMOS부내에 있고 한편 D∑Δ디코더 회로, 드라이버/수신기 채널, 및 PMU가 바이폴라부내에 있다는 것을 설명하였다. 그러나, 이것은 단순히 예시된 실시예일 뿐이다. 핀 슬라이스 회로는 CMOS부 및 바이폴라부내에 다른 회로 블록으로 구성될 수도 있다.
예를 들어, D∑Δ디코더 회로는 CMOS부내에 포함될 수도 있다. 이것은 멀티플렉서 및 카운터를 사용하여 복수의 비트 스트림을 조합한 후에 시프트 레지스터를 사용하여 비트 스트림을 분리할 필요를 제거한다. 더욱이, 이것은 기준 전압을 CMOS IC내의 D∑Δ디코더 회로로부터 바이폴라 IC내의 드라이버/수신기 채널 및 PMU로 통과시키기 위해, 상응하는 IC's에 더 많은 핀을 필요로 하며, 이것은 최종 시스템이 비용이 적게 들고 면적에서 효율적인 시스템이 될 수 있게 한다.
더욱이, 드라이버/수신기 채널내의 선택 회로는 완전히 제거되고 기준 전압은 드라이버 회로 및 비교기 회로에 직접적으로 루팅될 수도 있다.
또한, 여기에 설명된 D∑Δ모듈레이터는 2차 모듈레이터인 것이 바람직하다. 그러나, 고차 모듈레이터가 저역 필터링 후에 기준 전압상의 잔존하는 노이즈를 더욱 감소시키기 위해 사용될 수 있다. 일반적으로 고차 모듈레이터가 고차의 아날로그 필터링을 필요로 하기 때문에, 전체 회로 복잡성은 증가될 것으로 예상될 수 있고, 그래서 면적 및 비용 효율성을 감소시킬 수 있다.
따라서, 본 발명은 첨부된 청구항의 정신 및 취지에 의해서만 제한되어야 한다.

Claims (13)

  1. 자동 테스트 시스템에 사용하기 위해 적용되고 적어도 하나의 출력 패드를 구비한 반도체 칩에 있어서,
    각각 제어 입력부 및 출력부를 갖는 복수의 변조회로로서, 상기 변조회로의 제어 입력부에서의 값을 나타내는 상기 변조회로의 출력부에서의 디지털 비트의 각 스트림을 각각 생성하는 복수의 변조회로, 및
    복수의 입력부 및 하나의 출력부를 가지고 있는 조합회로로서, 상기 조합 회로의 각 입력부는 변조회로의 출력부에 연결되어 있고 상기 조합 회로의 출력부는 출력 패드에 연결되어 있으며, 상기 조합 회로는 상기 조합 회로의 복수의 입력부에서의 디지털 비트의 각 스트림으로부터 상기 조합 회로의 출력부에서의 디지털 비트의 스트림을 형성하는 상기 조합 회로를 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 칩은 CMOS 기술을 사용하여 구현되는 것을 특징으로 하는 반도체 칩.
  3. 제 1 항에 있어서,
    복수의 타이밍 발생기 회로를 더 포함하고, 각각의 타이밍 발생기 회로는 제어 입력부와, 이 제어 입력부에서의 값에 의해 결정되는 시간에 신호를 갖는 출력부를 갖고,
    타이밍 발생기 회로의 출력부는 반도체 칩의 출력 패드에 연결되는 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서,
    복수의 변조회로는 디지털 시그마 델타 모듈레이터를 포함하는 것을 특징으로 하는 반도체 칩.
  5. 청구항 1 항의 반도체 칩을 포함하는 자동 테스트 시스템에 있어서,
    또 다른 반도체 칩 상에 형성되고 복수의 기준 입력부를 갖는 적어도 하나의 드라이버/수신기 채널;
    하나의 입력부 및 복수의 출력부를 갖는 역조합(de-combining) 회로로서, 상기 입력부는 조합 회로의 출력부에 연결되어 있고 상기 출력부는 디지털 비트의 스트림으로부터 분리된 디지털 신호를 전하는 역조합 회로; 및
    역조합 회로의 출력부에 연결된 디지털 입력부 및 드라이버/수신기 채널의 기준 입력부에 연결된 아날로그 출력부를 각각 갖는 복수의 변환 회로를 포함하는 또다른 반도체 칩을 더 포함하는 것을 특징으로 하는 자동 테스트 시스템.
  6. 제 5 항에 있어서, 청구항 1의 반도체 칩은 CMOS 기술을 사용하여 구현되고, 또 다른 반도체 칩은 바이폴라 기술을 사용하여 구현되는 것을 특징으로 하는 자동 테스트 시스템.
  7. 제1 집적 회로 칩상에 구현된 복수의 기준 입력부를 구비한 드라이버/수신기 회로를 갖는 타입의 자동 테스트 장비를 동작시키는 방법에 있어서,
    a) 상기 제1 집적 회로 칩에 직렬 비트 스트림을 제공하는 단계;
    b) 상기 직렬 비트 스트림을 복수의 분리된 비트 스트림으로 분리시키기 위해 제1 집적 회로 칩 상의 회로를 사용하는 단계; 및
    c) 상기 분리된 비트 스트림의 각각을 사용하여 드라이버/수신기 회로용 아날로그 기준 레벨을 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 직렬 비트 스트림을 제공하는 단계는 CMOS 기술로 구현된 제2 집적 회로 칩을 사용하여 직렬 비트 스트림을 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 제1 집적 회로 칩은 바이폴라 기술로 구현되는 것을 특징으로 하는 방법.
  10. 제 7 항에 있어서, 상기 직렬 비트 스트림을 제공하는 단계는 제1 집적 회로 칩의 단일 핀을 통해 직렬 비트 스트림을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 7 항에 있어서,
    제1 집적 회로 칩은 제1 집적 회로 칩 상에 복수의 드라이버/수신기 회로를 갖고 있으며, 상기 직렬 비트 스트림을 분리시키기 위해 제1 집적 회로 칩 상에 회로를 사용하는 단계는 각 드라이버/수신기 회로용 복수의 분리된 비트 스트림으로 상기 직렬 비트 스트림을 분리시키는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 7 항에 있어서, 상기 직렬 비트 스트림을 제공하는 단계는 하나의 기준 레벨을 각각 나타내는 복수의 비트 스트림을 발생시키기 위해 복수의 시그마 델타 모듈레이터를 사용하는 단계 및 단일 비트 스트림을 형성하기 위해 복수의 비트 스트림을 멀티플렉싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 7 항의 방법을 사용하여 반도체 칩을 제조하는 프로세스에 있어서,
    a) 웨이퍼 상에 복수의 다이를 갖는 상기 웨이퍼를 제공하는 단계;
    b) 기능하는 다이를 식별하기 위해 제 7 항의 방법에 따라 동작되는 테스트 시스템으로 상기 다이를 테스트하는 단계; 및
    c) 상기 기능하는 다이를 패키징하는 단계를 포함하는 것을 특징으로 하는 프로세스.
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