KR100364336B1 - 전자회로장치테스트방법및장치 - Google Patents

Abstract

전자 회로 장치를 테스트하는 방법에 있어서, 먼저 미리 결정된 형태의 테스트 신호가 제공된다. 다음, 상기 장치는 미리 결정된 모드에서 동작된다. 최종적으로, 의도한 형태의 결과 신호가 후속 평가를 위해 상기 장치의 하나 이상의 특정 신호 출력으로부터 추출된다. 특히, 아날로그 모 신호가 디지털 비트스트림으로 변조된 다음 테스트 신호가 디지털 비트스트림의 아날로그 필터링을 통해 생성된다. 특히, 상기 추출은 연속적인 임계 레벨을 갖는 출력파 결과 신호를 반복적으로 식별하고 이어서 각각의 순간에서 온도계 신호 코드를 발생시키기 위해 연속적인 식별 비트스트림 결과들을 재정렬한다.

Description

전자 회로 장치 테스트 방법 및 장치

발명의 분야

본 발명은 전자 회로 장치(arrangement)를 테스트하기 위한 방법에 관한 것으로서, 상기 방법은:

- 아날로그 테스트 신호를 상기 장치의 특정 신호 입력 수단에 제공하는 단계;

- 상기 장치를 미리 결정된 모드에서 동작시키는 단계;

- 아날로그 결과 신호를 연속적으로 평가하기 위해서 상기 장치의 특정 신호 입력 수단으로부터 상기 아날로그 결과 신호를 추출하는 단계를 포함한다.

회로들의 복잡도가 증가함에 따라 그러한 전자 회로를 테스트하는 것은 상업적으로 적절한 기술 분야가 되었다. 집적화된 칩 레벨에 대해서든 보드 레벨에 대해서든 디지털 회로의 테스트 분야는 현저한 진보를 이루었다. 복잡한 테스트 패턴들의 발생과, 그들의 회로로의 인가, 회로로부터의 추출, 그리고 이어지는 회로의 평가에 많은 관심이 있어 왔고, 본원의 참조 문헌으로 포함되어 있는 GB-A 2,195,185 및 대응하는 미국 출원 번호 제 07/90,489 호, 제 07/374,515 호 및 제 07/420,612 (PHN 11,856)호에 예시되어 있다. 여기서 상기 문헌들은 모두 본원의 양수인에게 모두 양도된 것으로 경계 주사 테스트 표준 BST에 관한 것이다. 그러한 테스트는 구조적 테스트로 불리어지는데, 왜냐하면 테스트 패턴들이 테스트 목적으로 특별히 설계되어 있고 일상용의 입력 신호와 관련성이 없어야 되기 때문이다. 이와 대조적으로, 아날로그 회로를 테스트하는 것은, 아날로그 회로 단독으로서든 또는 혼합된 아날로그/디지털 회로의 일부로서든, 통상 기능적인 테스트로서 수행되는데, 이 경우 장치는 의도한 표준 기능의 일부를 실행하여야 한다. 테스트 신호는 종종 사인파 발생기와 같은 어떤 종류의 신호 성형기(shaper)에 의해 생성된다. 이어서, 회로 기능이 어떤 결과 신호로부터 검출 가능한 것으로서 올바르게 나타났는지의 여부가 관찰된다. 그러한 테스트는 비교적 비용이 많이 들며, 극히 다기능적이고 고가인 테스트 기기에 의해 종종 생성된 특정 신호의 발생을 필요로 한다. 본 발명자들은 가능한 한 이용 가능한 디지털 기술들을 독창성 있게 사용하면서 간단한 범용이 테스트 기기들의 사용을 가능하게 할 필요를 인식하였다.

발명의 개요

그러므로, 특히 본 발명의 목적은 생성 및 저장을 용이하게 하는데 적합한 아날로그 테스트 패턴들을 간단히 적용할 수 있는 전자 회로 장치를 테스트하기 위한 방법을 제공하는데 있다. 이제, 본 발명의 양태들 중 하나에 따라, 본 발명은 아날로그 모 신호(aualog parent signal)를 디지털 비트스트림으로 변조한 다음 상기 디지털 비트스트림의 아날로그 필터링을 통해서 상기 테스트 신호를 생성하는 것을 특징으로 한다.

유리하게는, 상기 변조는 1 차 또는 2 차 시그마 델타 변조이다. 이런 방식의 변조는, 비록 다른 기술들도 역시 마찬가지로 적당할 수 있지만, 매우 간명한 것이다.

유리하게는, 본 발명에서의 추출 단계는 연속적인 문턱 레벨들을 갖는 출력과 결과 신호를 반복 식별하고 이어서 각각의 순간마다 온도계 신호 코드를 발생시키기 위해 연속적인 식별 비트스트림 결과들을 재정렬시키는 단계를 포함한다. 여기서 다시, 아날로그 인터페이스 부분은 매우 간단하게 된다.

또한, 본 발명은 서두부의 기재 내용에 따라 전자 회로 장치를 테스트하기 위한 장치에 관한 것이며, 보다 구체적으로는 상기 장치는 모 신호를 디지털 비트 스트림으로 변조시키는 변조 수단과, 상기 디지털 비트스트림의 아날로그 필터링을 통해서 상기 테스트 신호를 생성하기 위해 상기 변조 수단에 의해 제공된 필터링 수단을 포함한다. 이것은 간단한 실현을 입증한다. 당연히,상기 테스트는 경계주사 테스트일 수도 있고 자기-테스트 메커니즘일 수도 있다. 이들 두 방법들은 모두 적합한 것으로 판명되었다.

본 발명은 또한 위의 방법을 실행하기 위한 대상으로서의 전자 회로 장치에 관한 것으로서, 상기 장치는 테스트 신호를 수신하는 테스트 신호 입력 수단, 상기 테스트 신호에 대해 동작하는 미리 결정된 동작 모드에서 아날로그 결과 신호를 생성하도록 상기 테스트 신호 입력 수단에 의해 제공된 동작 수단, 연속적인 평가를 위해 상기 결과 신호를 출력하기 위한 결과 신호 출력 수단을 포함하며, 상기 테스트 신호 입력 수단은 아날로그 모 신호로부터 도출된 디지털 비트스트림을 저장하기 위한 디지털 저장 수단, 및 상기 디지털 비트스트림의 아날로그 필터링을 통해서 상기 테스트 신호를 생성하기 위해 상기 디지털 저장 수단에 의해 제공된 필터링 수단을 포함하는 소스 수단에 의해 제공되는 것을 특징으로 한다. 상기 장치는 침적된 회로 칩, 칩 세트, 칩을 탑재한 인쇄 회로 기판, 또는 임의의 적절한 패키지 레벨일 수 있다.

여러 가지 이점적인 양태들이 종속 청구항들에 기재되어 있다.

양호한 실시예들의 상세한 설명

이하에서는, 본 발명의 상기 및 다른 양태들과 장점들에 대해 첨부된 도면을 참조하여 예시된 양호한 실시예들에 관하여 상세히 기술하기로 한다.

제 1 도는 테스트 신호 발생기(20), 테스트되는 장치(22) 및 결과 신호 평가기(24)를 포함하는 원형적인 테스터 기기의 셋업을 도시하고 있다. 테스트 신호 발생기(20)는 테스트 신호를 생성하며, 테스트되는 장치는 상기 테스트 신호를 수신하여 정상 동작 모드 또는 다른 미리 결정된 모드에서 연속적으로 제어되며, 결과 신호 평가기는 테스트되는 장치가 잘 작동하는지를 결과 신호로부터 판단할 것이다. 이러한 검정(qualification)은 테스트가 그 자체로 구조적인지 기능적인지의 여부에 관계없이 적용된다. 그 결과는 양호, 결함 있음, 일부 양호, 수리 필요와 같은 각종 검정 내용들을 나타낼 수도 있지만, 다른 것들, 예컨대, 클록 주파수가 XY MHz보다 낮다면 올바르게 동작한다거나 신호 대 잡음비를 나타내는 것과 같이 상세한 검정 내용도 마찬가지로 적절하다. 테스트되는 장치는 단일한 집적회로 칩, 복수의 칩을 갖는 보드, 웨이퍼 스케일 집적회로 또는 어떤 다른 적절한 패키지 레일일 수도 있다. 디지털 신호를 테스트하는 것에 관하여, 참조된 특허출원들은 충분한 세부사항들을 제공하며, 사실상 테스트되는 회로에 대한 테스트 절차 및 테스트 규정은 경계 주사 테스트 표준(Boundary Scan Test Standard)에 부합할 것이다. 특히, 이것은 직렬 데이터 인 핀(in pin), 직렬 데이터 아웃 핀(out pin), 테스트 클록 핀, 및 제어 신호용의 1 또는 2 개의 여분 핀을 의미한다.

본 발명은, 블록파(block wave)를 포함하는 사인파, 멀티톤 신호 및 임의의파와 같이, 테스트되는 장치 자체에 인가될 아날로그 테스트 신호들을 사용한다. 기술된 바와 같은 환경은 마찬가지로 디지털 테스트 신호들을 가지고 회로 장치를 동작시키는데 사용될 수도 있으나, 이는 제한적인 것은 아니다. 이제, 테스트 신호 소스 블록(20)은 하나 이상의 테스트 신호 출력 단자들을 병렬로 가지며, 테스트 패턴들을 저장하기 위한 메모리를 내부적으로 포함하며, 단일 출력 단자상의 여러 테스트 신호들을 멀티플렉싱하기 위한 멀티플렉싱 수단을 가질 수 있으며, 경계 주사 테스트 표준에 따른 제어 비트열들을 출력할 수도 있고, 다른 기능을 가질 수도 있다. 그러나, 간략화하기 위해, 이들 설비는 도시하지 않는다. 또한, 마스터 클록에 의한 클록 신호의 제공도 도시하지 않는다. 또한, 테스트의 시작 및 종료도 간략화 하기 위해 도시하지 않는다.

다양한 작업의 분할에 있어서, 제 1 가능성은 테스트 신호 발생기 내의 특정 소자를 기초로 그리고 기억된 디지털 비트 패턴을 기초로 테스트 신호 발생기의 일부분(28)에서 아날로그 신호들이 생성되는 것이다. 제 2 가능성은 테스트되는 장치의 동일 패키지(보드, 칩 등)의 일부분(28)에서 이들 아날로그 테스트 신호들이 생성되는 것이다. 후자의 선택은 부분(28)을 둘러싸고 있는 테스트되는 장치(22) 둘레의 파선(26)에 의해 도면에서 도시되어 있다. 이는 아날로그 테스트 신호의 디지털 표현만이 외부로부터 테스트되는 장치로 전달될 필요가 있다는 것을 의미한다. 추가적인 가능성은 사실상 블록(20) 모두가 집적회로 칩과 같은 동일한 패키지 내에 테스트되는 장치 자체로서 포함되는 것이다. 이것은 테스트 패턴의 인가에 관한한 자기 테스트 구성을 나타낸다.

또한, 본 발명은 테스트되는 장치 자체로부터 도출되는 아날로그 결과 신호들을 사용한다. 원리적으로, 그러한 아날로그 신호들은, 예컨대, 적용 가능한 진폭 또는 주파수 등과 같은 특정 아날로그량(analog quantity)을 상기 신호로부터 추출하거나 모델 아날로그 신호와 비교함으로서 직접적으로 평가될 수 있다. 간략화하기 위해, 이에 대해서는 더 이상 논의하지 않는다. 추가적인 유형의 평가는 먼저 평가 이전에 아날로그 신호를 비트스트림으로 변환한다, 제 1 가능성은 상기 변환이 결과 신호 평가기 내의 특정 소자들을 기초로 결과 신호 평가기의 일부분(30)에서 일어나는 것이다. 제 2 가능성은 상기 변환이 테스트되는 장치의 동일 패키지(보드, 칩, 등)에서 일어나다는 것이다, 후자의 선택은 부분(30)을 또한 둘러싸고 있는 테스트되는 장치(22) 둘레의 파선(26)으로 도면에 도시되어 있다. 이는 아날로그 결과 신호의 디지털 표현만이 테스트되는 장치로부터 외부로 전달될 필요가 있다는 것을 의미한다. 추가적인 가능성으로서, 그 평가가 또한 회로의 내부에 있을 수 있다. 이는 결과 패턴의 출력에 관한한 자기 테스트 구성을 나타낸다.

본 예시적인 실시예에서, 세 개의 서브시스템들 사이의 상호 작용을 관리하기 위해, 블록(20)은 전체 마스터로서 동작하는 제어 소자(32)를 갖는다, 테스트 신호의 전송이 완료된 후, 상기 노자는 블록(22)에 있는 제어 소자(34)에 제어 신호를 전송하여 제어 소자(34)를 정상 동작 상태에서 구동시킴으로써, 테스트 신호가 효과적으로 결과 신호로 변환된다. 다음에, 제어 소자(32)는 블록(24)에 있는 추가적인 제어 소자(36)를 활성화하여, 수신된 결과 신호를 평가하도록 상기 제어 소자(36)를 설정한다. 여러 제어 소자들 사이의 통신이 필요에 따라 있을 수 있고,마스터 기능의 할당은 여러 가지가 있을 수 있다. 자기 테스트 체계에서, 모든 제어는 테스트되는 회로 내부에 갖추어져 있다. 전체 테스트는 동기적 또는 비동기적 방법으로 실행될 수 있다.

제 2 도는 테스트 신호 발생 기술을 개략적으로 도시하는 도면이다. 특히, 이것은 아날로그 테스트 신호들을 생성하기 위한 통상적이지 않고 다용도적인 방법으로 디지털 기능을 사용하는 것에 관한 것이다. 이것은 어떤 외부 장치가 없는 또는 최소의 외부 장치를 갖는 콤팩트한 테스트 환경을 얻게 한다.

이 기술은 디지털 파형들이 또한 아날로그 신호 내용을 포함한다는 관찰에 근거한다. 상기 디지털 파형들은 소망하는 신호 특성들을 나타내도록 조절되어, 아날로그 자극으로서 인가된다. 이것의 한 예는 중요한 장치 동작을 검출하기 위해 소망하는 통계적 특성들을 갖는 디지털 데이터를 사용하여 "잡음"을 발생시키는 것이다. 이를 달성하기 위한 또 다른 후보는 소망하는 아날로그 신호를 디지털 필스열로 변조하고 이 신호를 디지털 테스터 채널의 출력에서 복조하는 것이다.

그 다음의 복조를 용이하게 하는 변조 방식은 1-비트 시그마-델타 변조(∑△)이다. 상기 방식의 이점은 고성능의 테스트 신호들을 성취할 수 있는 그것의 잠재적인 능력이다. 이는 그 과정이 "완전한" 테스트 신호를 비트스트립으로 변환하는 것과 동일하기 때문인데, 상기 비트스트림은 상기 테스트 신호의 높은 분해능 표현일 수 있다. 시그마-델타 변조는 A/D 및 D/A 변환 모두에 성공적으로 적용된다. 당연히, 다른 변조 방식들도 이하에서 설명되는 바와 마찬가지로 적절하다.

제 2 도에 도시된 바와 같이, 변조 프로세스(42)의 소프트웨어 모델은 테스트 신호(40)를, 예컨대, 반복하거나 거의 반복하는 디지털 데이터-스트림(44)으로 변환한다. 테스터의 핀 메모리(46)에 로딩될 때, 상기 데이터-스트림은 연속하여 반복하는 시퀀스로 테스터 핀에 필요한 속도로 인가될 수 있다.

소자(48)는 구동 회로이다. 다음으로, 원래의 아날로그 신호를 복원하는 것은 테스트 보드 위에 탑재될 수 있는 필터(예컨대, 간단한 하나 또는 두 개 섹션의 수동 RC 필터(50))를 사용하여 비트스트림을 저역 통과 필터링함으로써 달성될 수 있다. 신호의 주파수는 변조 특성 및 테스트 클록 속도에 의해 제어될 수 있다. 진폭은 디지털 펄스의 전압 레벨을 조절하거나 변조기 회로(42)에 인가된 신호의 진폭을 변화시킴으로써 특정 값으로 간단히 변화될 수 있다.

다음으로, 제 3 도는 일반적인 시그마-델타 변조를 도시한다. 일반적으로, 1-비트 시그마-델타 변조는 부궤환(negative feedback) 시스템을 사용하여 샘플링된 신호를 2 진수 표현으로 변환한다. 그것은 루프 필터(58) h(n), 1-비트 양자화기 Q(60)(1-비트 경우에 대한 비교기), 및 입력으로부터 양자화된 출력 y(n)을 감산하는 피드백(62, 56)으로 이루어진다.

그러한 시스템들은 앞서 이미 기술한 바 있지만, 본 발명은 그것들의 용도를 아날로그 테스트의 분야로 확장시킨다.

변환 프로세스에 있어서, 연속적인 입력 신호 x(t)는 x(t)의 상위 주파수보다 휠씬 더 큰 레이트 f_s= 1/T_s로 오버샘플렁 된다. 샘플링된 신호 x(n)와 양자화된 출력 y(n) 사이의 차는 루프 필터 h(n)로 필터링한 후 1-비트 출력 코드 y(n)로 변환되고, 다음의 입력 샘플로부터 감산된다. 피드백 루프에 의해 평균 디지털 출력 신호는 일종의 펄스 밀도 변조로서 평균 입력 신호와 동일하다. 오버샘플링 및 루프 필터나 잡음 성형 필터(noise shaping filter)는 큰 주파수 대역에 걸쳐 양자화 잡음을 확산시키고, 대부분의 에너지가 신호나 통과 대역의 외측에 놓이도록 큰 양자화 에러의 주파수 내용을 형성한다. 비트스트림 y(n)의 주파수 스펙트럼은 고역 통과 특성을 갖는 양자화 에러 스펙트럼 및 원래의 신호를 포함한다. 신호 스펙트럼에 관련된 대역내(in-band) 양자화 잡음 전력의 양은 변환된 아날로그 신호의 분해능 또는 동적 범위를 결정한다.

이제, 양자화 잡음의 고역 통과 특성으로 인해, 원래의 신호를 복원시키기 위한 가장 간단한 가능성 있는 복조는 디지털 파형의 아날로그 저역 통과 필터링이다. 비트스트림을 저장하기 위한 디지털 테스터 및 간단한 이산 아날로그 필터(discrete analog filter)의 결합은 양질의 테스트 신호들을 생성하기에 충분하다.

상기 프로세스에는 다양한 자유도가 존재하고, 그것의 선택은 필요한 테스트 신호들, 즉 주파수, 분해능 및 유형, 이용 가능한 테스터 주파수, 및 아날로그 필터링의 용이성에 무엇보다도 의존한다. 특히 변조 프로세스에 있어서, 관련 파라미터들은 샘플 레이트 fs 및 루프 필터 h(n)의 특성이다. 이들은 신호의 성취 가능한 동적 범위를 결정하고 아날로그 저역 통과 필터의 요구조건들을 부과한다.

차단 주파수(cutoff frequcncy) f_b를 갖는 비상적인 저역 통과 필터에 의해수반되는 레이트 f_s= OSR. 2f_b로 변환하는 것에 의한 주파수 대역 [0, f_b] 내의 주파수 f_t의 순수 사인 곡선을 변환시키기 위한 달성 가능한 신호 데 잡음비(SNR)는 다음과 같이 근사하게 얻어진다.

상기 식에서 OSR 은 오버샘플링 비율이며, L 은 잡음 성형 필터 h(n)의 차수이다.

제 4A도 및 제 4B도는 1 차 및 2 차 시그마 델타 변조의 예를 각각 도시한다. 제 4A 도는 감산 소자(70), 가산 소자(72), 지연 소자(74) 및 저역통과 필터(76)의 직렬 배열을 가지며, 도시된 바와 같이 두 개의 피드백 접속부를 갖추고 있다. 그것의 동작은 다음의 차분 방정식으로 주어진다.

u(n + 1) =u(n) +x(n) -y(n)

제 4B 도는 감산 소자(78), 0.5의 감쇠 인자를 갖는 버퍼(80), 가산 소자(82), 지연 소자(84), 감산 소자(86), 가산 소자(88), 지연 소자(90) 및 저역 통과 필터(92)의 직렬 배열을 가지며, 도시된 바와 같이 세 개의 피드백 접속부를 구비하고 있는데, 상기 피드백 접속부중 하나는 상기 직렬 배열에 두 번 연결된다. 그 동작은 다음의 차분 방정식으로 주어진다.

v(n + 1) =v(n) +0.5(x(n) -y(n))

u(n + 1) =u(n) + v(n) -y(n) (3)

양자화기의 동작은 다음과 같은 두 경우로 기술된다.

y(n) = 1 (u(n) ≥ 0 인 경우), 또는

y(n) = -1 (u(n) < 0 인 경우) (4)

이들 방정식들은 간단한 컴퓨터 처리로 구현하는데 매우 적합하며, 그 출력은 파일(y(n) = 1 ⇒ 1및 y(n) = -1⇒ 0) 내에 캡쳐(captured)되어 테스터에 대한 데이터 파일로서의 역할을 할 수 있다. 유한 길이의 데이터 기록에 대한 계속적인 루핑이 신호를 생성하는데 사용되는 상황에 대해서, 이어지는 계속적인 루핑에 대해 데이터 스트림의 주기성을 획득하는 것이 중요하다. 사인과 발생에 대해서 이는 M/N 샘플링에 의해 해결되며,

이고, 여기서 N개의 샘플은 사인 곡선의 M개 사이클에 걸쳐 취해지므로 사인파 신호에 의해서만 N에서의 주기성을 보증한다. 이는 데이터 스트림도 마찬가지로 주기적이라는 것을 의미하지는 않는다. 단지 1 차 코더들의 경우에서만 이것이 유치된다. 왜냐하면 양자화 잡음이 규칙적인 패턴으로 발생하고 상기 잡음의 스펙트럼이 몹시 색성화(coloured)되기 때문이다. 또다 높은 차수의 코더에 대해서는, 양자화 에러는 보다 더 렌덤화되는 경향이 있고, 그 결과로 대개 N 에서의 비주기성 비트스트립이 얻어진다. 즉, 그 비주기성 비트스트림은 N개 펄스 후에 반복되지 않는다. 그러한 보다 높은 차수의 변조기 모델들을 이용하기 위하여, 원래 사인파의 전체 수의 사이클들은 포함하지만 반복적인 잡음 패턴은 포함하지 않는 유한 길이의 데이터 스트립이 이용될 수 있을 것이다. 계속적인 루프에서 상기 데이터 스트립을 반복하는 것은 양자화 잡음 패턴으로 하여금 마찬가지로 반복되게 하며 따라서 그것은 사인파 주파수와 조파적으로(harmonically) 관련될 것이므로, 이산 양자화 잡음 스펙트럼이 그 결과로 얻어지게 된다.

또 하나의 문제는 사인곡선의 진폭이다. 일반적인 동작은 증가하는 진폭에 대해 달성가능한 동적 범위가 오버로드 효과가 일어나 분해능의 악화를 초래하는 특정 값까지 증가하는 것이다. 또 하나의 효과는 특정 입력 조건하에서 차수가 L> 1인 코더에서 일어날 수 있고 변조 처리의 성능을 제한하는 발진이다. 특히, 그러한 패턴의 반복 주파수가 입력 주파수의 것에 필적한다면, 그것은 관심의 대상인 주파수 대역에서의 왜곡 성분으로 나타날 것이다.

다음 테이블은 상술한 것을 확장하여 설계에 있어 다양한 결정을 내릴 수 있게 한다.

1. 데이터 기록은 유한 길이를 가져야만 한다.

1.1 데이터 기록의 계속적인 루핑

1.1.1 이는 사인곡선의 단일 사이클과 같은 기록의 길이에 있어서 주기적인 신호를 필요로 한다.

1.1.1.1 M/N 은 아날로그 신호들의 주기성을 생성한다.

1.1.1.1.1 양자화된 잡음은 주기적일 필요는 없지만 강제로 주기적으로 된다.

1.2 기록의 단일 스위프(sweep)(필터의 동작을 세팅하는데 주의를 요함)

1.2.1 주기적 신호

1.2.1.1 기록은 신호의 여러 사이클들을 포함한다.

1.2.1.2 신호의 한 사이클을 각각 포함하는 여러 기록들을 함께 행한다.

1.2.2 비주기적 신호

1.2.2.1 그것들이 한정된 대역폭인 경우 몇몇 유형의 재구성이 대략 의도한 신호 성형화를 위해 달성될 수 있다.

제 5 도는 비교기 회로를 도시한다. 상기 비교기 회로는 아날로그 신호를 기준 신호와 비교하는데 사용되며, 그 결과 디지털 테스터에서 처리될 수 있는 이진 출력 신호가 생성된다. 비교기(100)는 미지의 전압 V_in및 어떤 부속적인 회로 소자(106)에 의해 결정되는 기준 전압 V_comp을 수신한다. 게다가, 비교기는 스트로브 신호(strobe signal)(104)를 수신하여 메모리(102)로 출력한다. 간단히 하기 위해서, 부가적인 제어 메커니즘은 도시하지 않는다. 기준 전압 V_comp은 의도된 상위값 및 의도된 하위값 사이의 어디에 있는 미리 결정된 표준값에 있으므로 연속적인 스트로브는 "1"들 및 "0"들의 스트링을 저장할 것이다.

제 6 도는 A/D 변환용으로 사용되는 비교기 회로를 도시한다. 하드웨어는 제 5 도의 것에 대응된다, 실제로, 가변적인 V_comp에 의해서 일종의 직렬 A/B 변환이 실현된다. 상기 방법은 V_comp의 특정값에 대해 아날로그 신호의 1-비트 디지털화된 버전을 반복적으로 샘플링하는 것에 기초하고 있다. 비교 전압은 이제 아날로 그 신호의 전범위에 걸쳐 다수의 불연속 단계들에 의해 증분되고, 그 각각의 단계는 그결과로서 1 비트 취득한다. 이는 서로에 대해 재정렬한 후 우측에 도시된 복수의 1/0 비트 스트링들을 생기게 한다. 각각의 열은 특정 순간에 수신된 아날로그 신호값을 나타내고, 이것은 1들의 스트링이 뒤에 이어지는 0들의 스트링으로 구성되는 선형 온도계 코드로서 표현되며, 상기 아날로그 신호의 실제 값은 두 스트링들 사이의 전이에 의해 표시된다. 후자의 코드는 이진수, BCD 또는 다른 적절한 코드로 변환될 수 있다. 변환기의 품질은 비교기의 속성, 특히 그것의 분해능, 정확도, 오버드라이브 품질, 및 히스테리시스에 주로 의존한다. 미지의 아날로그 신호는 동일하게 반복가능해야 한다. 상술된 시스템을 통해서 어떤 추가적인 하드웨어도 거의 불필요하게 된다.

제 1 도는 원형적인 테스터 기기의 셋업에 대해 도시한 도면.

제 2 도는 테스트 신호 발생 기술을 개략적으로 도시한 도면.

제 3 도는 일반적인 시그마 델타 변조에 대해 도시하는 도면.

제 4A 도 및 제 4B 도는 제 1 차 및 제 2 차 시그마 델타 변조에 대해 도시하는 도면.

제 5 도는 디지털 테스터에 사용되는 비교기 회로를 도시하는 도면.

제 6 도는 A/D 변환용으로 사용되는 비교기 회로를 도시하는 도면.

* 도면의 주요 부분에 대한 부호의 설명

20 : 테스트 신호 발생기 22 : 테스트되는 장치

24 : 결과 신호 평가기 32, 34, 36 : 제어 소자

58 : 루프 필터 60 : 1 비트 양자화기

100 : 비교기 102 : 메모리

106 : 부속 회로 소자

Claims (9)

1. 전자 회로 장치(arrangement)(22,26)를 테스트하는 방법에 있어서, 상기 방법은:

   상기 전자 회로 장치의 특정 신호 입력 수단에 아날로그 테스트 신호(52)를 제공하는 단계;

   상기 장치(22,26)를 미리 결정된 모드에서 동작시키는 단계(22,34,36); 및

   아날로그 결과 신호를, 상기 결과 신호의 다음의 평가를 위해, 상기 장치(22 26)의 특정 신호 출력 수단으로부터 추출(24,30)하는 단계를 포함하며,

   상기 방법은:

   아날로그 모 신호(40)를 비트스트림(44)으로 변조하는 단계(42); 및

   상기 디지털 비트스트림(44)을 아날로그 필터링(50)하여 상기 아날로그 테스트 신호(52)를 생성하는 단계를 더 포함하는 것을 특징으로 하는, 전자 회로 장치테스트 방법.
2. 제 1 항에 있어서,

   상기 추출 단계(24,30)는, 연속적인 식별 비트스트림 결과들을 얻기 위해 연속적인 문턱 레벨들로 아날로그 결과 신호를 반복적으로 식별하는 단계와, 이어서 각각의 순간들에서 온도계 신호 코드를 생성하도록 상기 연속적인 식별 비트스트림 결과들을 재정렬시키는 단계를 포함하는, 전자 회로 장치 테스트 방법.
3. 전자 회로 장치(22,26)를 테스트하는 장치에 있어서, 상기 장치는:

   상기 전자 회로 장치(22,26)의 특정 테스트 신호 입력 수단에 아날로그 테스트 신호(52)를 제공하는 테스트 신호 소스 수단(20; 28);

   상기 장치(22,26)를 미리 결정된 모드에서 동작시키는 제어 수단(32,34,36); 및

   아날로그 결과 신호를, 상기 결과 신호의 다음의 평가를 위해, 상기 장치(22,26)의 특정 결과 신호 출력 수단으로부터 추출하는 추출 수단(24; 30)을 포함하며,

   아날로그 모 신호(40)를 디지털 비트스트림(44)으로 변조하는 변조 수단(42); 및

   상기 디지털 비트스트림(44)을 아날로그 필터링하여 상기 아날로그 테스트 신호(52)를 생성하는 필터링 수단(50)을 더 포함하는 것을 특징으로 하는, 전자 회로 장치 테스트 장치.
4. 제 3 항에 있어서,

   상기 테스트 신호 소스 수단(20; 28)은 디지털 비트스트립(44)을 저장하기 위한 디지털 저장 수단을 가지며, 상기 필터링 수단(50)은 상기 디지털 저장 수단에 연결되어 그로부터 상기 디지털 비트스트림(44)을 수신하는, 전자 회로 장치 테스트 장치.
5. 제 3 항에 있어서,

   상기 전자 회로 장치(22,26)와 인터패이싱하는 경계 주사 테스트 인터페이싱 수단을 더 포함하는 것을 특징으로 하는, 전자 회로 장치 테스트 장치.
6. 제 3 항에 있어서,

   상기 추출 수단(24; 30)은, 연속적인 식별 비트스트림 결과들을 얻기 위해 연속적인 문턱 레벨들로 아날로그 결과 신호를 식별하는 식별 수단, 및 각각의 순간에서 출력된 아날로그 신호에 각기 연관되는 각각의 온도계 신호 코드들을 생성하도록 상기 연속적인 식별 비트스트림 결과들을 재정렬시키는 메모리 수단을 포함하는, 전자 회로 장치 테스트 장치.
7. 전기 회로 장치에 있어서,

   아날로그 테스트 신호(52)를 수신하는 테스트 신호 입력 수단;

   상기 테스트 신호 입력 수단에 의해 공급받고, 미리 결정된 동작 모드에서 상기 아날로그 테스트 신호(52)에 대해 동작하여 아날로그 결과 신호를 생성하는 동작 수단; 및

   다음의 평가를 위해 상기 결과 신호를 출력하는 결과 신호 출력 수단을 포함하고,

   디지털 비트스트림(44)을 아날로그 필터링하는 상기 테스트 신호 입력 수단에 연결되어 상기 디지털 비트스트림(44)으로부터 상기 아날로그 테스트 신호(52)를 생성하는 필터링 수단(50)을 더 포함하는 것을 특징으로 하는, 전기 회로 장치.
8. 제 7 항에 있어서,

   상기 필터링 수단(50)에 연결된 테스트 신호 소스 수단(20,28)을 더 포함하고, 상기 테스트 신호 소스 수단(20,28)은 디지털 비트스트립(44)을 저장하는 디지털 저장 수단을 포함하는 것을 특징으로 하는, 전기 회로 장치.
9. 제 7 항에 있어서,

   상기 결과 신호 출력 수단은 상기 아날로그 결과 신호를 추가적인 디지털 비트스트림으로 변환하는 변환 수단을 포함하는 것을 특징으로 하는, 전기 회로 장치.