JPS61140875A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、同相転送ラッチの間に、該同相転送ラッチに
供給するタイミング信号と相補関係にあるタイミング信
号を供給する中間ラッチを配置して、集積回路内部での
同相転送を確実にする半導体集積回路に係り、特に診断
に好適な半導体集積回路に関する。

〔発明の背景〕

デジタル・コンピュータ等のデータ処理装置においては
、設計及び調整を簡単にするため、論理回路の動作をタ
イミング信号に同期させる方式が用いられる。これは、
論理回路の動作の繰り返し時間（マシン・サイクル）を
ｎ等分し、その各分岐点に別のタイミング信号をそれぞ
れ設け、ｎ相りロックとして同期させる方式である。こ
の場合。

一般に４相や２相とすることが多い。一方、データ処理
装置の高速化にともないマシン・サイクルの短縮化が図
られ、各タイミング信号の間隔は狭くなってきている。

各タイミング間隔が狭くなってくると、相数は４相より
も２相の方が望ましく、さらに２相より１相だけの方が
望ましいことから同相転送が多くなる。

同相転送は、データ処理装置の高速化のためには好都合
であるが、現実には、ラッチを含む論理回路では信号源
側ラッチと受信側ラッチとが１マシン・サイクルの時間
差で動作すべきところ、受伏倒ラッチが信号源側ラッチ
のタイミングと同一タイミングで信号を取り込んでしま
う不都合が生じる。これを防ぐ方法として、特開昭５８
−８３３３９４号公報に示されているように、同相転送
ラッチ間に、該同相転送ラッチに供給するタイミング信
号と相補（すなわち反対極性）の関係にあるタイミング
信号を供給する中間ラッチを配置して、同相転送を確実
にする方式が提案されている。

以下、これを従来方式ということにする。

従来方式による論理回路の一例を第５図に、その動作タ
イミングチャートを第６図に示す。第５図に於いて、ラ
ッチ１およびラッチ３は同相転送を行うラッチであり、
そのタイミング信号としてオア回路４の出力１０１が供
給される。ラッチ２は中間ラッチであり、オア回路４の
ＮＯＲ側出力１０２がタイミング信号として供給される
。

いま、ラッチ１の入力信号１０３は時刻ｔ。でｓｒ　Ｉ
　ＩＩになり、時刻ｔ５まで１″′を保ち、時刻１　。

以降はＩＩ　ＯＩＩになるとする。この入力信号１０３
は、時刻ｔ、において１″′になるタイミング信号１０
１に同期してラッチ１に取り込まれる。ラッチ１の出力
は、ラッチ１の固有伝送時間だけ遅れて時刻ｔ　、　ｌ
　に現われる。時刻ｔ、／でば中間ラッチ２に入力され
るタイミング信号１０２パ″０″のため、ラッチ２の出
力は変化しない。時刻ｔ２に於いて、タイミング信号１
０１が０″′、１０２が１１１１＋となる。ラッチ１は
、ｔ２からｔ６までその出力を変化させない。これを受
けて中間ラッチ２は、１２からラッチ２の固有伝送時間
だけ遅れて１　、　／　に′１″を出力する。ｔ６にな
ると、タイミング信号１０１．１０２はそれぞれＬＬ　
ＯＩＩから１”、”　１　”から１１０　ＩＴに変化す
るので、ラッチ１、ラッチ３の出力が変わる。すなわち
、各ラッチ１，３の固有伝送時間だけ遅れた時刻ｔ　、
　Ｊ　に、ラッチ１は信号１０３を受けて０″″に、ラ
ッチ３は中間ラッチ２の状態を受けて′１″を出力する
。ｔ６からｔ７までの間、タイミング信号１０２はｎ　
Ｏ＊＋ゆえ。

中間ラッチ２は変化しない。中間ラッチ２は時刻ｔ、、
、にてタイミング信号１０１，１０２の状態が変わった
時、固有伝送時間だけ遅れたｔ　、　Ｊ　にう°　−３
− ッチ１の状態を受けて変化する。

第５図の構成によれば、ラッチ１，３と中間ラッチ２の
タイミング信号が反対極性のため、タイミング変化が同
時に行われ、タイミング信号のパルス巾に依存しない安
定した同相転送動作が行われることと、半導体チップ上
でオア回路４を用いてタイミング信号］、０１，１０２
を生成するためのタイミング・スキューを小さくできる
こと等の利点を有している。

ところで、以」二述べた動作が正常に行われるためには
、タイミング信号１０１，１０２の立ち上がり、立ち下
がり時間は、ラッチの固有伝送時間に比べて十分速い必
要がある。ラッチの固有伝送時間に比べてタイミング信
号の立ち」二かり、立ち下がりが遅い場合は、第６図の
論理回路を構成する基本素子のスレッシュホールド電圧
のバラツキにより、正常動作を保証できない場合が発生
し得る。例えば、第１図のタイミング入力１００の入力
立ち上がり、立ち下がり時間が極めて遅い場合。

オア回路４により一応波形整形されるとはいえ、°−４
− タイミング信号１０１，１０２の波形はなまってくる。

この様な状態でラッチ１、ラッチ２のスレッシュホール
ド電位が標準より低電位にバラついていたとすると、時
刻１　Ｇ／でラッチ１がＯＩ　ＩＩ→パ０”に変化した
後にラッチ２が反応し、変化後の値″０”を１６７以降
に感じてしまうことになる。

したがって、第５図のような論理回路を情報処理装置に
組み込んで使用する場合は、信号線１００に接続される
タイミングパルスは所望の立ち上がり、立ち下がり時間
が得られる様、半導体チップに至るプリント板上のパタ
ーンを注意深く作成することにより、安定した動作を行
わせているのが実情である。

しかしながら、第５図のような論理構成をとる半導体の
集積回路の診断を考えたとき、信号線１０′Ｏにテスタ
から供給される信号波形は、その立ち上がり、立ち下が
り時間が、ラッチの固有伝送時間より遅いことを覚悟し
ておかねばならない。

これは、半導体を試験するテスタの経済的問題と、装置
に組み込まれて正常に動作するときと異なる環境で実施
しなければならないことによる。

半導体集積回路の診断を行うには、テスタから集積回路
の入力ピンにテストデータを印加することどなるが、あ
る半導体集積回路の入力ピンは、他の集積回路では出カ
バンとなることもある。また、同一のテスタで、異なる
電気レベル（Ｅ　ＣＬ　。

ＴＴＬ、ＣＭＯ８など）を駆動できる能力を持たせるこ
とが、テスタの経済的な観点から好ましい。

こういう状況では、テスタから半導体集積回路を駆動す
るテスタピンは、入出力兼用、異種電気レベルの対応等
、種々の機能を有するゆえ、入力駆動信号の立ち」二か
り、立ち下がり特性は劣化するのが普通である。

また、半導体集積回路をプリントボードに搭載した後に
、半導体集積回路の入出力ピンから直接テストを行う方
式があるが、この場合、入出力ピンには他の半導体集積
回路と信号接続を行う配線がプリントパターンで成され
ており、テストデータを印加する際の電気特性は悪いと
考えておかなければならない。

さて、以上述べてきた事情により、半導体集積回路の診
断実施時、タイミング信号の立ち上がり、立ち下がり速
度は極めて遅いことを覚悟しなければならない。この様
な環境下で第５図の論理回路の診断を考えてみると、最
終段ラッチ３のホールド機能のテストを行うことは、以
下の理由により不可能である。

第５図において、ラッチ３のホールド機能（すなわち状
態保持能力）をテス１〜するためには、ラッチのタイミ
ング信号１０１が′０″の状態で、信号線１０４をラッ
チ３が保持している論理値と異なる論理値に設定し、こ
れがラッチ３の出力を変えないテストシーケンスを作る
必要がある。具体的には、ラッチ３が論理値”１”（ま
たは’Ｏ”）のとき信号線１０４の論理値”Ｏ”（また
は”１”）にできるテストシーケンスを作成する必要が
ある。

しかし、この様なテストシーケンスを第５図の論理回路
に対して作成することはできない。これを行うには、ま
ずラッチ３にＬｒ　Ｉ　ＩＩをセットしておくことにな
るが、これは信号線１０３にＩＩ　Ｉ　１１を設−７二 定し、タイミング信号１０１，１０２を適切に出すこと
により設定できる。次いで、信号線１０４をＩｆ　Ｏ７
７にするために、信号線１０３を′ＯＩ′にし、次いで
タイミング信号１００を１１１　Ｈにする。しかし、こ
の時、ラッチ（Ｌ　Ｉ　Ｈは０″′になるが、ラッチ２
はタイミング波形のなまりの影響で０′″になるかｒｒ
　１　ｎになるかわからない。この影響は、ラッチ３に
も影響し、ラッチ３も０′″になるかｒｒ　１　ｕにな
るかわからない。

この様子を第７図に示す。第７図において、タイミング
信号１００はｎテスト、第ｎ＋１テストで″〇−第ｎ＋
２テストで”　ｉ　”となる。入力信号１０３は第ｎテ
ス１へは′１″′、第ｎ＋１．第ｎ＋２テストはＬＬ　
ＯＮ、ラッチＨＩ　ＩＩ、　”　２　ＩＩ、　ＩＩ　３
１夕は第。テスト、第ｎ＋１テストではＩｔ　Ｉ　ＩＩ
が設定されているとする。第ｎ＋２テストでタイミング
信号１００を／ｌ　１１１とすると、ラッチＬＬ　Ｉ　
ＩＩはＩＩ　ＯＩｆになるがラッチ２は、信号１０１と
１０２の立ち上がり波形の影響を受けるから′０″とな
るかＩｆ　ｌ　ＩＩとなるか確定できない。よってハザ
ード（×）となる。ラッチ°−８二 ３も同様にハザード（×）になる。

以上説明したように、第５図の論理回路（半導体集積回
路）においてラッチ３のホールド機能をテストするため
には、ラッチ１のタイミング信号を１′″にする必要が
あるが、この時点でラッチ２、ラッチ３のタイミング信
号が同時に変化してラッチ２．ラッチ３はハザードとな
り、結局、ラッチ３のホールド値と反対極性の論理値を
信号線１０４に設定することがで、きない。

〔発明の目的〕

本発明の目的は、同相転送ラッチの間に、該同相転送ラ
ッチに供給するタイミング信号と相補関係にあるタイミ
ング信号を供給する中間ラッチを配置した半導体集積回
路について、タイミングパルスの立ち上がり、立ち下が
り時間に依存しない診断を可能ならしめることにある。

〔発明の概要〕

第５図に示した信号伝播方式をもつ半導体集積回路の診
断の困難さは、通常のラッチ１，３と中間ラッチ３への
タイミング切り替えが同時に行われてしまう点にある。

このため、本発明は診断時に、中間ラッチへのタイミン
グ信号を通常動作時と独立にＩＩ　Ｑ　ＩＺ　”　ｌ　
１１に変化させる手段を設けて診断を可能にしたことで
ある。

〔発明の実施例〕

第１図は本発明の一実施例で、第５図の信号伝播方式を
とる論理回路の改良を示したものである６以下、説明の
都合上、タイミング信号１００が、ＩＩ　１．　ＩＩと
なったときセットされるラッチ１、ラッチ３をマスタラ
ッチ、これと相補の関係にあるタイミング信号でセット
されるラッチ２を中間ラッチと呼ぶ。

第１図を第５図と比べた場合、中間ラッチ２へ至るタイ
ミング給電系統が改良されている。第１図に於いて、１
００はタイミング入力信号、１０５は中間ラッチ２のタ
イミング抑止信号であり。

半導体集積回路の入力ピンに接続される。マスタラッチ
１，３へのタイミング信号１０１は、オア回路４の反転
出力がナンド回路５を介して供給される。したがって、
タイミング信号１０１は、タイミング入力信号１００が
′１″のときｒｒ　Ｌ　ＩＴ、ＩＺ　ＯＨＨのときｒｒ
　Ｏ＋＋の様に働く。中間ラッチ２へのタイミング信号
１０２はオア回路４の出力とタイミング信号（中間ラッ
チタイミング抑止信号）１０５をナンド回路６を介して
論理積をとった結果が供給される。したがって、中間ラ
ッチタイミング抑止信号１０５がｒｒ　ｉ　ｎのときは
、タイミング信号１０２は常に１１０　＋＋となる。信
号１０５がＩＩ　ＯＨＨの場合は。

タイミング信号１０２は信号１００の論理値により定ま
る。すなわち、信号１００がｒｒ　１　ｕのときはＩｔ
　Ｑ　ＩＩ　、　ＬＬ　Ｑ　ＩＩのときはＩＩ　Ｉ　＋
＋となる。

信号１００と１０５の値によるマスタラッチ１゜３と中
間ラッチ２の動作内容をまとめると、第２図（ａ）のよ
うになる。これにより、マスクラッチ３のホールド機能
テスト用のテストシーケンスを容易に作成することがで
きる様になる。この様子を第２図（ｂ）を用いて説明す
る。

第２図（ｂ）に於いて、４つのテストシーケンスが示さ
れる。このテスト以前にラッチ１，２゜３はｒｒ　Ｏｎ
に設定されており、また、このテストの一１１＝ 期間中、信号１０３はｒｒ　１　ｐｒであるとする。テ
ストシーケンス■ではラッチ１．２．３はホールドされ
ている。テスＩ−シーケンス■でマスタラッチ１゜３へ
のタイミング信号１０１が発生する。この結果、ラッチ
１はＩＩ　Ｉ　＋＋にセットされる。しかし、中間ラッ
チ２は、信号１０５がテストシーケンス■と■の期間１
１１　ＨであるためＬＬ　Ｏ１１の状態のままである。

マスクラッチ３は、タイミング信号１０１がｒｒ　１　
ｕとなるが、入力となる中間ラッチ２の値が変化しない
ため、ｒｒ　Ｏｎのまま状態を保持する。テストシーケ
ンス■では、タイミング信号１０１’、１０２が共に′
０″となる様設定される。次いでテストシーケンス■で
信号１００，１０５が共にｔｔ　Ｏｎ、すなわち、中間
ラッチ２へのタイミング信号１０２のみが発生する。こ
の結果、中間ラッチ２は、マスタラッチ１の結果をとり
こみＬＬ　１７１にセットされる。かくて、テストシー
ケンス■に於いて、マスタラッチ３がＨＯ′７にセット
されている状態で入力信号１０４がＩＩ　ｉ　′１とい
う状態を発生でき、ラッチ３のホールド機能をテストで
きる。

−１３１、、へ ’−１２− 以上、中間ラッチタイミング抑止信号１０５とナンド回
路６の機能により、マスタラッチ１，３と中間ラッチ２
のタイミング信号の切り換えを同時に成し得ないで制御
でき、ラッチ３のホールド機能テストが可能になること
が分かる。

第１図において、信号線１０５は第５図の半導体集積回
路の診断のために追加されたものであり。

該集積回路が情報処理装置に組み込まれた場合、信号線
１０５は常にｒｒ　Ｏ＋＋となる様構成しておく。

この結果、実使用状態で第１図の論理回路は第５図と全
く等価に機能させることができる。第１図に示した実施
例では、半導体集積回路内の固定的な不良を見つけるに
充分である。しかしながら、各論理素子のゲート速度が
所望の値を満たしているか否かをテストする場合は充分
でない。

ゲートの速度試験を行う場合の基本概念を第３図（ａ）
と（ｂ）を用いて説明する。なお、第３図（ａ）は、中
間ラッチを用いた論理構成ではない。したがって、図中
のラッチ７、ラッチ８のタイミングは独立な入力ピン１
０７．１０８に接続゛−１４二 される。また、以下で説明するテストのために、半導体
集積回路内のラッチに直接的に論理値のモノ１〜．読み
出しができるスキャンイン／スキャンアウト機能を用意
しておく必要がある。

いま、第３図（ａ）のラッチ７とラッチ８間の速度試験
を行う手順を述べると、まず、スキャンイン機能を用い
て、ラッチ７、ラッチ８を”　ｏ　”にセットする。次
いで、ラッチ７の入力信号１０６を”　１　”にし、次
いでタイミング信号１０７，１０８としてラッチ７とラ
ッチ８間のディレー値に見合うパルスを発生する。この
後、ラッチ８の値を読み出し、その値がＬＬ　ＯＩＩか
らＬＬ　Ｉ　ＩＩに変化したか否かを調べる。

この場合、タイミング信号１０７と１０８は以下の様に
送出する。ラッチ７とラッチ８の間の所定ゲート速度を
τとすると、前段ラッチ７のタイミング信号１０７を送
出してての時間がたったのちに、後段ラッチ８のタイミ
ング信号１０８の後縁がくるようにする。こうすると、
もしラッチ７゜ラッチ８間のゲート速度がτ以上かかっ
ていれば、ラッチ８にラッチ７の状態が移らないゆえ不
良と判断できる。

第３図（ｂ）はテスタから送出できるタイミングパルス
巾をＴとし、τ〈Ｔなるときのタイミングパルス発生の
状況を示したものである。第３図（ｂ）では、まず後段
のラッチ８のタイミング信号１０８を発生し、ついでＴ
−τの時間が経過した後に、前段ラッチ７のタイミング
信号１０７を発生させる。こうすることによりタイミン
グ信号１０７の立ち上がりからでの後に後段ラッチ８の
タイミング信号１０８が落ちることになる。第３図（ｂ
）に着目するに、前段ラッチ７のタイミング信号１０７
と後段ラッチ８のタイミング信号１０８がτの時間だけ
オーバーラツプしている点に注意する必要がある。

さて、第１図のマスタラッチ１と中間ラッチ２間に同じ
ことを適用した場合、τのオーバーラツプ時間をとれな
い。すなわち、第２図（ａ）に示す様に、信号１００と
１０５をどういう状態にしても、マスタラッチ１と中間
ラッチ２のタイミング信号１０１，１０２を同時にｓｒ
　１．　ｎとすることができない。もし、テスタから発
生するタイミングパルス＋１１　Ｔが、ラッチが動くぎ
りぎりの縁までパルス巾を狭めることができれば問題は
ないが、テスタの汎用性、経済性等の観点からパルス巾
を限界ぎりぎりまで狭めるには無理がある。よってＴは
かなりのパルス巾を持つと覚悟しなければならない。

第４図は第１図を更に改良し、ラッチ間の速度試験を可
能にした実施例である。第４図において、１と３はマス
タラッチ、２は中間ラッチ、１ｏＯはタイミング入力信
号である。１０５は第１図と同じく中間ラッチタイミン
グ抑止信号、１０９は中間ラッチセット信号であり、こ
れらの信号線は半導体集積回路の入力ピンに接続される
。マスタラッチ１，３へのタイミング信号１０１は第１
図と全く同じである。中間ラッチタイミング抑止信号１
０５は、タイミング入力信号１００とナンド回路９で論
理積をとり、その出力がオア回路１０で中間ラッチセッ
ト信号１０９と論理和をとって°−１６二 中間ラッチタイミング信号１０２を発生させる。

信号線１０９は速度診断用のものであり、装置に組み込
んだ時は信号線１０５と同じ＜　”　ｏ　’″に設定さ
れる。この状態では、第５図と同じ機能を行う。

信号線１０９のみをＩＩ　ＯＩＩにした状態では、第４
図は第１図と同じ動作をする。

ラッチ間の速度試験を行うとき、信号線１０５をｒｒ　
１　ｒｒとしておき、マスタラッチ１．３用のタイミン
グ信号は信号線１００より供給する。テスト中、中間ラ
ッチ２へのタイミング信号１０２は、信号線１０５をＫ
Ｌ　Ｉ　ＩＮに、従ってナンド回路９の出力を′０″と
しておき、信号線１０９より供給を受ける。こうすると
、マスタラッチ１．３と中間ラッチ２のタイミング信号
は全く独立に、したがって、第３図（ｂ）のオーバーラ
ツプ部分を発生可能とすることができる。

〔発明の効果〕

本発明によれば、中間ラッチを配置した同相転送方式を
とる半導体集積回路について、タイミングパルスの立ち
上がり、立ち下がり時間に依存しない診断が可能になる
。

【図面の簡単な説明】

第１図は本発明の一実施例の論理回路を示す図、第２図
（ａ）、（ｂ）は第１図の動作を説明する図、第３図（
ａ）、（ｂ）はラッチの速度試験を説明する図、第４図
は第１図を改良した本発明の他の実施例を示す図、第５
図は中間ラッチを配置した従来の論理回路を示す図、第
６図は第５図の動作タイミング図、第７図は第５図の診
断不能を説明する図である。 ■、３・・・マスタラッチ、　　２・・・中間ラッチ、
４・・・オア回路、　　５，６・・ナンド回路。 １００・・・タイミング入力信号、　　１０１．．１０
２・・・タイミング信号、　　１０３・・・データ入力
信号、　　　１０５・・・中間ラッチタイミング抑止信
号。

Claims (1)

【特許請求の範囲】
1. （１）同相タイミング信号が供給される第１のラッチと
   第３のラッチの間に第２のラッチを配置して、該第２の
   ラッチに前記タイミング信号と相補関係にあるタイミン
   グ信号を供給し、前記第１のラッチの信号を前記第２の
   ラッチを介して前記第３のラッチに転送する半導体集積
   回路において、前記第２のラッチへの前記タイミング信
   号の供給を許可あるいは停止するゲート手段を設けたこ
   とを特徴とする半導体集積回路。