JPS58225365A - 論理回路の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は広くは半導体の試験、具体的には高性能ランダ
ム・ロジックのＡＣ試験に関する。

〔発明の背景〕

一般に超大規模集積回路チップに埋め込まれた′論理回
路又はメモリ回路の性能試験には、回路の動作速度で試
験を行なう事のできるテスタが必要である。被試験回路
に関して設計された速度でのＡＣ性能を保証するだめに
、テスタは製品の応用によって必要とされるデータ転送
速度及び高速りロックを用いて機能試験パターンを加え
且つ出力応答を検出する事ができなければならない、従
って高性能設計の回路のＡＣ試験は一般に高速のテスタ
を必要とする。従来のテスタは、試験パルスが発生する
時点又は高速試験のためにそれが受信される時点を正確
にタイミング付ける事ができる。

しかし従来のテスタは、試験パターンを出力するため又
は試験結果を記憶するために用いられるメモリにアクセ
スできる繰シ返し速度に制限があった。典型的な従来の
ＡＣテスタはテスタのメモリ・サイクル・タイムによっ
て限界付けられ、これはテスタがテスタのメモリ・サイ
クル・タイム・よりも高い速度で新しいテスト・ワード
を被試験装置に出力する事又は被試験装置からの結果を
記憶する事を妨げていた。しかしながら、しばしば被試
験装置は、テスタのメモリのサイクル・タイムよシもか
なシ高い速度で動作するクロックを有している。従って
高速の被試験装置の完全な試験は従来の低速の試験装置
によっては不可能である。

〔発明の目的〕 従って本発明の目的は改良された方式で高速の論理及び
メモ１．ＩＶＬｓＩデバイスを試験する事である。

本発明によれば、低速のテスタを用いて高速のＶＬＳ　
Ｉデバイスを試験できる。

〔発明の概要〕

本発明の目的、特徴及び利点は以下開示する試験方法に
よって達成される。この試験技術は低速のテスタを用い
て、高速のランダム・ロジックのＡＣ性能を保証する。

本発明の対象となる回路は複数のクロック信号によって
制御される。低速テスタを用いたＡＣ試験は複数の相に
分割される。

第１相では、所定の連続したクロック・パルスの間に不
活性時間△が導入される。この時間△はア　　　　　　
ｉプリケーションによって必要とされる製品のサイクル
・タイムとその製品の試験に用いられるテスタのサイク
ル・タイムとの間の時間差である。他のクロック・パル
ス間の間隔は正規の動作状態におけるのと同じに保たれ
る。製品は、通常の方式で生成された試験パターンを用
い、このクロック信号を用いて試験される。不活性時間
△を設ける事によって、低速のテスタによる試験ノくタ
ーンの印加と結果の記録−が可能になる。次に第２相に
おいて、製品は第１相と同じ型の試験ノくターンを用い
て再び試験されるが、第１相とは別のクロック信号が用
いられる。第２相では別の連続したクロック・パルス間
に時間△が導入される。このように多相の試験を行なう
事によって、従来高速のテスタを用いる事によってしか
できなかった高速論理回路のＡＣ試験が低速のテスタに
よって可能になる。本発明の原理は２つ以上のステージ
ング・ラッチを有する任意の論理回路又は複数のＮ個の
組み合せ論理ブロックを有しその各々が他からステージ
ング・ラッチによって分離された論理回路に適用できる
。

〔良好な実施例の説明〕

一般に論理又はメモリ製品の性能試験には、機械の速度
あるいは動作速度で試験のできるテスタが必要である。

機械の速度におけるＡＣ性能を保証するには、テスタは
製品のアプリケーションによって要求される高速のクロ
ック及びデータ転送速度を用いて機能試験パターンを印
加し且つ出力応答を検出できなければならない。従って
高性能設計の完全なＡＣ試験は一般に高速のテスタを必
要とする。

ここでは、低速論理テスタの試験能力を用いて、高性能
ランダム・ロジック設計のＡＣ性能の保証を可能にする
試験方法が説明される。ここで説明する試験方法は、特
に構造化された論理設計、例エバレベル・センシティブ
・スキャン・デザイン（ＬＳＳＤ）試験原理を実施した
回路に関するものである。これは性質上同期的であシ、
最大遅延に基き、そして２つ以上の重なり合わないシス
テム・クロックを有する。ＬＳＳＤ試験技術は例えば米
国特許第３７６１６９５号；第３７８３２５４号：及び
第３７８４９０７号に記載されている。

本発明の原理の第１の説明として、論理回路網１００が
チップ人力り及びフィードバック・ラッチＳの出力Ｙに
よって駆動される第１図のマスター・スレーブ・ラッチ
設計を考察する。２は他のチップ出力を表わし、Ｃ及び
Ｃ８は第２図に示ス重ならないシステム・クロックを表
わす。所定のサイクルのＣＭ待時間ＴＭＵ十ＴＤ１）の
間に、Ｘにおける有効な信号はマスター・ラッチ（Ｍラ
ッチ）１０２にラッチされ、Ｃ時間（ＴｓＵ十ＴＤ２）
の間に、マスター−ラッチ１０２のデータはスレーブ・
ラッチ（Ｓランチ）１０４にクロックされ、その出力Ｙ
は新しいデータＤと共に回路１００を伝播し、次のサイ
クルにおいてサンプルされるＭラッチ１０２への入力Ｘ
として作用する。データ・タイミングは第２図のクロッ
クの定義から推定できる。というのはＣＭの立ち上９時
間との時間的一致はＣが下がる以前にラッチＭをセット
するのに充分だからである。信号伝播時間ＴＰはＳラッ
チ１［ｉ４の立ち上り時間及び回路網１００を経由する
遅延（有効なＹ及び有効なりを伴なう）を含む。

第１図の回路を試験するための低速のＡＣテスタは、高
速試験のために試験パルスが発生され受は取られる瞬間
を正確にタイミング付ける事かできる。しかしながらＡ
Ｃテスタは、試験パターンを出力するため又は試験結果
を記憶するためにメモリにアクセスできる繰り返し速度
に限界を有する。

本発明によれば、低速のテスタによる第１図の高速論理
回路のＡＣ試験は２つの相、相■及び相Ｈに分割される
。もし製品が両方の相を通過すれば、そのＡＣ性能は保
証されるであろう。

相Ｉ試験 第２図から、Ｔ　　　、Ｔ　　　、Ｔ　　　を、製品Ｍ
Ｕ　　　Ｄｉ　　　ＳＵ　　　　　　　　　　％の仕様
によって要求される最小期間に設定し、ＣＭの立ち上シ
前にデータＤを有効にする。さらにＴＤ？を製品の仕様
よりも期間△だけ長く設定し、製品が試験されるサイク
ル・タイムＴＣも６時間長どなるようにする。この不活
性時間△は低速テスタを用い得るように導入される。△
はアプリケーションによって要求される製品のサイクル
・タイムと製品の試験に使われるテスタのサイクル・タ
イムとの間の時間差である。この試験中のクロック・タ
イミングは第６図に示すようなものである。

製品は、通常に生成された試験パターン（例えば縮退故
障型及び／又は関数型）を用いて、このタイミングで試
験される。第１図のデータ・フローに従って、所定のサ
イクルにおいて全てのＭラッチ及びＳラッチは最小のパ
ルス幅で付勢され、全てのオフ・チップ・ドライバ（Ｏ
ＣＤ）出力はストローブされた時予定通電に発生するが
、Ｙフィードバック信号はサンプル時間ＣＭに対して６
時間長く有効状態にある。この試験中の製品の動作に対
する乙の影響は、最小のＴＭＵだけに応答してラッチＭ
をセットし、°ＣΔ＝０の真正の高性能試験におけるよ
うな）１．最小の”ＭＵ、及びＹＫ関する最小の有効な
間隔の両者には応答しない事である。しかしながらこの
試験で、最小のＴＭＵの後に最小のＴｉ）１が続き、さ
らにその後に最小のＴ　　が続くので、Ｍラッチは、Ｃ
ｓによりサンＵ プルされ次いでＳランチをセットする時に予定通りに信
号を与える。従ってＭ−８経路及びＯＣＤ出力を通る経
路が、あたかも△がゼロに等しいかのように製品の仕様
に従って付勢される。これは高性能試験の要求のシミュ
レーションである。サンプル・タイムＣＭにおけるＹに
対する不活性時間△の影響は試験の相■で除去される。

相■試験 Ｔ　　％Ｔ　　及びＴ　　を製品の仕様によつＭＵ　　
　　　ＳＵ　　　　　　Ｄ２ て要求される最小値に設定し、一方ＴＤ１を引き伸ばす
事によってＴ。をテスタの速度に整合させる。データＤ
はＣＭの立ち上シに先立って有効にされる。この状況は
第４図に描かれている。製品は相Ｉと同じ試験パターン
を用いて試験されるが、ＯＣＤ出力においては再定義さ
れたストローブ時間が用いられる。この場合、データ・
スローに従って、時間△はＭラッチとＳラッチとの間の
経路に移され、Ｙ信号はΔが存在しないかのように６Ｍ
時に到達しサンプルされる。従って回路１゜ＤとＭラッ
チとの間の経路が製品試験仕様に従って適正に付勢され
、高性能試験の要求を７ミユレートｆる。相１■におけ
る時間△はＭラッチとＳラッチとの間の性能を見かけ上
改善する可能性があるが、そのような全ての経路はＯＣ
Ｄ出力を通る経路と同様に相Ｉにおいて適正に不勢され
ているのでこれは問題とは考えられない。

このように相■と相■の試験段階は、一方の欠点が他方
によって除去されるように互いに補い合っている。もし
製品が試験の両方の相を通過するならば、それはへ＝０
である高性能のテスタを用いた１回の試験を通過した事
と等価であると考えられる。しかしながら製品がいずれ
かの試験に失敗すれば、（試験条件が適正に行なわれ、
試験仕様が製品を反映すると仮定すれば）それは所望の
性能に欠陥がある事を示し、試験条件に欠陥がある事は
意味しない。これは各相の間、試験条件は（単一の高性
能試験の）△−０の場合程に厳密ではないからである。

従って第１図の２−クロック、高性能ランダムΦロジッ
ク回路のＡＣ試験は、本発明に従って、普通に作成され
た試験パターンを用いて低速テスタ上で２回の試験を行
なう事によって達成される。

次の章は、２以上の非重畳システム・クロックに基づく
異なった種類の同期的設計の回路を試験する時に本発明
の原理がいかに用いられるかを説明する。

２つのシステム・クロック及び単一ラッチを用いたこの
種の設計の一般例を第５図に示す。組み合せ回路Ｎ１（
１０６）の出力はクロックＣ１で（ｉｏａ）に供給され
、回路１０８の出力はクロックＣシで制御されるラッチ
Ｌ１を経て回路１゜６にフィードバックされる。この回
路を６クロツクの場合に一般化したものが第６図に、そ
のクロック・タイミングが第７図例示されている。下記
の説明は、この３クロツク設計に関する試験手続が前述
のものと類似しておりＮクロック股引に容易に拡張され
る事を示す。第６図の３クロツク設計のＡＣ性能試験は
６つの相；相１１相■及び相■で行なわれる。製品が３
つ全ての相において適用試験仕様を通過すれば、その高
性能ＡＣ設計は保証される。

第８図に示すように相Ｉにおいて、ＴＣＩＵ’Ｔｌ’１
２・　　Ｃ２Ｕ・ＴＰ２３・及び１　　　はＴ　　　　
　　　　　　　　ｃ６Ｕ 製品の仕様を反映するように最小値に設定され、一方Ｔ
　　　はＴ　をテスタの速度に整合させるＰ５１　　　
　　Ｃ ために引き伸ばされる。入力データＤはクロック・エツ
ジに関して適当な時間に有効にされる。これらの準備時
間に関するシステム・クロック・タイミング・ダイアグ
ラムは第８図に示されている。

第６図のデータ・フローを注意深く観察すると、第８図
のタイミングが被試験製品に加えられた時、いずれのサ
イクルにおいても全てのラッチが製品の試験仕様に従う
最小のパルス幅で付勢されるにもかかわらず、回路Ｎ１
のフィードバック人力Ｙ　及びＹ５はテスタのための不
活性時間△だけ長い期間の間有効に保たれる。また回路
Ｎ２の′　Ｙ３人力も時間△だけ長い期間の間有効に保
たれる。回路Ｎ　のＹ　入力及び７２人力のみがその１ 予定通りの時間の間有効に保たれる。サンプリング・シ
ステム・クロックに関して有効性の必要な期間以上のも
のが測定される事に注意されたい。

また製品がＣ３クロツクに関してストローブされるよう
に設計されていれば、同じ所定のサイクルにおいて全て
のＯＣＤは、要求された時間にＹ入力を受は取るＮ１、
Ｎ２及びＮ６を経由した伝播遅延に応答して適当な時間
に出力を与える。

相Ｉにおいて低速のテスタによって導入された時間△に
よる製品試験の不備は、第９図及び第１０図に示すタイ
ミング・ダイアグラムを用いた後続する試験相■及び■
において除去される。回路Ｎ２は相■においてΔなしに
試験され、回路Ｎ３は相ＩＩＩにおいて同様に試験され
る。これらの相の両者において、回路からのＯＣＤ出力
がそれらのＹ入力から生じる。

テスタが適正に機能し且つ試験仕様が製品の設刷を反映
していれば、製品が６つの相のいずれかに不合格であれ
ば、それは設計における性能の不備を示すものであろう
。これは、３つの試験相の各々は、本発明に従って低速
テスタにより導入される時間Δによシ、真正の高性能試
験の場合程には厳しく製品にストレスを与えないからで
ある。

一方６つ全ての相において製品が試験仕様に合格するな
らば、その製品は高性能設計の要求に適合している事が
保証される。これは前述の３相試験技術を用いて高性能
モードの試験が設計全体についてシミュレートされてい
るからである。

第６図の３クロツク設計は６相の試験を行なう必要があ
る。設計及びクロック構成の対称性を考慮すると、Ｎク
ロック設計はＮ相の試験を必要とする事が理解できよう
。

本発明の動作 第６図に示す６クロツク、１段当り１ランチの回路を参
照して本発明の詳細な説明する。この回路のシステム・
クロックは第７図に示されている。

回路は第１の組み合せ論理ブロックＮ１を有し、論理ブ
ロックＮ　はテスタの出力に接続されだデへ出力する。

この例では遅延は２５ナノ秒に等しい。ラッチＬ１は第
７図に示すように５ナノ秒のの間に、ラッチＬ　は論理
人力Ｘ１を記憶し、出効状態にあ４・他０論１出力はｚ
ｌに与えらＦ″′・　　　　入組み合せ論理ブロックＮ
２はテスタの出力に接続されたデータ人力Ｄ　並びに論
理入力Ｙ１及びＹ　を有する。これらはブロックＮ２の
組み合せ論理関数に従って演算され、この例では２５ナ
ノ秒の遅延の後にブロックＮ　はラッチＬ２の入力に論
理出力Ｘ２を与える。他の論理出力は出力２　から他の
回路部品に与えられる。ランチＬ２はラッチＬ１と同様
に動作し、第７図に波形を示すエネーブル−クロック信
号Ｃ２によってエネーブルされる。この例ではラッチＬ
２は５ナノ秒の遅延を有し、その間にＸ２の論理入力が
記憶され、ランチＬ　の出力Ｙ２に利用可能になる。そ
してこれらの出力は他の信号Ｃが生じるまで有効である
。信号Ｃの期間は第７図に示すように５すノ秒である。

組み合せ論理ブロックＮ３はテスタの出力に接続された
データ人力Ｄ　並びに論理入力Ｙ１及びＹ　を有する。

これらはブロックＮ３の組み合せ論理関数に従って演算
され、２５ナノ秒の遅延の後にＮ　はラッチＬ　に論理
出力Ｘ３を与える。

６ −　他の論理出力はｚ６から他の回路部品に与えられる
。ラッチＬ３は、第７図に示すように５ナノ秒の期間を
有するエネーブル・クロック信号Ｃ６によってエネーブ
ルされる。Ｃ３がオンの期間の間に、ランチＬ３はＸ３
の信号入力を記憶しそれらの信号を出力Ｙ３として出力
する。これらの信号は他の信号Ｃ３が生じるまで有効状
態を保つ。

出力Ｙ３は、第６図に示す回路の動作を試験するテスタ
の入力に接続される。

この例で第６図に示す回路は、連続した論理演算の間に
特有の１００ナノ秒のサイクル・タイムを有する大規模
集積回路チップ（言いかえると１０ＭＨｚの論理チップ
）上で実施される。本発明によって解決された問題は、
第６図に示すような回路を、被試験回路のサイクル・タ
イムよりもかなシ遅いメモリ・サイクル・タイムを有す
る論理回路試験装置を用いて試験しなければならない時
に生じていた。この例では、２００ナノ秒（すなわち５
ＭＨｚ、）のメモリ・サイクル・タイムを有する論理回
路試験装置が、第６図に示す１０ＭＨｚの回路を試験す
るだめに利用可能な最も速いテスタ′である。この回路
を試験する問題は本発明によって下記のように解決され
る。

第６図の回路は６つの相で試験される。相ｌに関する波
形図は第８図に、相■に関する波形図は第９図に、そし
て相ＩＩＩに関する波形図は第１０図に示されている。

各相の期間中、第６図の回路は縮退故障の試験を受け、
各々の相において回路の異なった部分が速度に関して試
験される。回路のある部分は６つの相の間に２回試験さ
れる。６番目の相が終了すると、第６図の回路の全ての
部品が設計通りの１’ＯＭＨｚ、、の速度の要求を満足
している事が５　Ｍ　Ｈｚのテスタを用いて試験される
であろう。

試験の相Ｉに先行して、第６図の回路は、Ｄｌ、Ｄ　及
びＤ　から予備試験ピットをレジスタ及び３ ラッチに入れるために数サイクル働かされる。相■にお
いて、第８図の波形図が周期的なりロック信号ＣＣ及び
Ｃのタイミングを説明して１１　２　　　　３ いる。クロック信号Ｃ１が５ナノ秒の期間ターン・オン
する時、論理人力Ｘ１が組み合せ論理ブロックＮ　の入
力へ出力Ｙ１において利用可能となる。また論理入力Ｙ
３も先行サイクル中に作られている。Ｃ波形の終シとＣ
２波形の始めとの間の２５ナノ秒の期間は組み合せ論理
ブロックＮ２に関する２５ナノ秒の遅延である。波形Ｃ
１の始めから波形Ｃ２の始めまでの期間は（この例では
３０ナノ秒の）期間Ｔ　　　である。第８図に示１２ すように、クロックＣ２の波形は５ナノ秒の間ターン・
オンし論理人力Ｘ　を出力Ｙ２に転送する。

波形Ｃ２の終シと波形Ｃ６の始めとの間の２５ナノ秒の
期間は組み合せ論理ブロックＮ３に関する２５ナノ秒の
遅延である。波形Ｃ２の始めと波形Ｃ３の始めとの間の
期間は６０す７秒であシＴＰ２３と表示されている。ま
た第８図に示すようにクロック信号Ｃの５ナノ秒の期間
は組み合せ論理ブロックＮ６から出力Ｘ３を出力Ｙ３へ
転送し、そこでテスタへの入力が可能となる。本発明に
従って、クロック波形Ｃ３の始めから次の波形Ｃ１の始
めまでの期間は６０ナノ秒のＴＰ３１に１１０ナノ秒の
増分期間６を加算しえもの１あって合計１４０ナノ秒で
ある。従って波形Ｃ１の始めから次の波形Ｃ１の始めま
での合計期間は、第６図の回路を試験するテスタ装置の
サイクル・タイム２００ナノ秒に等しくなる。２００ナ
ノ秒の各期間の間にデータは５ＭＨｚというゆつくシし
た速度でテスタからＤｌ、Ｄ２及びＤ３に入力されＹ３
からテスタに出力される。以上の事から、相■の間にラ
ッチＬ１はその５ナノ秒の遅延を試験され、組み合せ論
理ブロックＮ　及びそのＹ１人力はそれらの特有の遅延
を試験される（組み合せ論理ブロックＮ２への他の入力
Ｙ３は回路の以前のサイクル中に作られる）事が理解で
きる。またラッチＬ２は５ナノ秒の遅延が試験され、組
み合せ論理ブロックＮ　並びにその入力Ｙ１及びＹ２の
両者はそれらの特有の遅延が試験される。

相■の間に、ラッチＬ　３　、組み合せ論理ブロックＮ
１へのフィードバック経路Ｙ２及びＹ６の速度、論理ブ
ロックＮ１自体、並びに論理ブロックＮ２へのフィード
バック経路Ｙ３は試験されない事に注意されたい。しか
しながらテスタ装置へのＹ６における試験結果出力の有
効性は第６図の回路中の各部品に関するラッチング、論
理及びフィードバック動作の正確さに依存するので、全
論理経路、全ラッチ及び全組み合せ論理ブロックの縮退
故障が試験される。

次に試験の相■が開始し、第９図に示すようにクロック
波形ＣＣ及びＣ６のクロック・パ１ゝ　　　２ ターンが加えられる。クロック波形Ｃ３は５ナノ秒の間
ターン・オンし、論理人力Ｘ　を出力Ｙ５に転送する。

波形Ｃの終シと次の波形Ｃ１の始まシとの間の２５ナノ
秒の期間の後に論理入力Ｙ　及びＹ　は組み合せ論理ブ
ロックＮ１によつ６ て演算され、出力Ｘ　をラッチＬ１に与える。波形Ｃの
始まシと次の波形Ｃ１の始まシとの間の間隔は３０ナノ
秒のＴ　　　である。次に波形３１ Ｃ１が５ナノ秒の間ターン・オンされ、論理入力Ｘ　を
出力Ｙ１に転送する。そして入力Ｙ１及びＹ　に対する
組み合せ論理ブロックＮ１の動作のための２５ナノ秒の
期間の後、ランチＬ２に出力Ｘ２が与えられる。波形Ｃ
１の始まシと次の波形Ｃ２の始まシとの間の期間は３０
ナノ秒の期間ＴＰ１２である。第９図に示すように、波
形Ｃ２の５ナノ秒の期間によつチ、ラッチＬ２は論理値
Ｘ２を出力Ｙ２に転送する。本発明に従って、クロック
波形Ｃ２の始まシと次のクロック波形Ｃ６の始まりとの
間の期間は６０ナノ秒に１１０ナノ秒の増分値Δを加え
た合計１４０ナノ秒の期間ＴＰ２５である。第９図から
明らかなように、クロック波形Ｃ１の始まりから次のク
ロック波形Ｃ１の始まりまでの全期間は２００ナノ秒、
即ち試験装置のサイクル・タイムである。また波形Ｃ３
の始まシから次の波形Ｃ３の始まりま・での期間も２０
０ナノ秒である。２００ナノ秒サイクルの各期間の間に
、５ＭＨｚ　という低い速度でデータがテスタからＤ　
ｉ　、Ｄ　２及びＤ３に入力され、Ｙ３から出力される
。

従って、ラッチＬ３が５ナノ秒の遅延を試験され、組み
合せ論理ブロックＮ１及びその入力Ｙ６がそれらに特有
の遅延を試験される（論理ブロックＮ１への７２人力は
以前のサイクルから生成される）。まだラッチＬ１がそ
の５ナノ秒の遅延を試験され、組み合せ論理ブロックＮ
２並びにその入力Ｙ１及びＹ６がそれらに特有の遅延を
試験される。

相１１（７）間、ラッチＬ２は試験されず、ブロックＮ
１へのフィードバック経路Ｙ２の速度は試験されず、論
理ブロックＮ３自体及びブロックＮ３へのフォワード経
路Ｙ１も試験されない事に注意されたい。しかしながら
、ラッチＬ２及び論理ブロックＮ３は以前に相■で試験
され、ブロックＮ６へのフォワード経路Ｙ１は相Ｉで試
験されている事に注意されたい。実際、相打の終シまで
に試験されないまま残っている第６図の回路要素は論理
ブロックＮ　へのフィードバック経路Ｙ２の速度だけで
ある。

試験動作は次に相■に進む。そのクロック波形は第１０
図に示されている。クロック波形ｃ２は５ナノ秒の間タ
ーン・オンし論理入力Ｘ　を出方Ｙ２に転送する。そし
て論理ブロックＮ３の２５ナノ秒の特性遅延の後に出力
Ｘ３がラッチＬ３に加えられる。波形Ｃ２の始まりから
次の波形ｃ３の始まりまでの期間は３０ナノ秒の期間Ｔ
Ｐ２３である。次に波形Ｃ３が５ナノ秒の期間ターン・
オンジ、論理人力Ｘ　をラッチＬ　を経て出力３ Ｙ　に転送する。そして論理ブロックＮ１に関する２５
ナノ秒の遅延の後、論理出力Ｘ１がラッチＬ１に加えら
れる。波形Ｃ６の始まシから次の波形Ｃ４の始まりまで
の期間は６０ナノ秒の期１間ＦＰ５１１．である。次に
波形Ｃ１が５ナノ秒の期間ターン・オンし、論理人力Ｘ
１を論理出力Ｙ１に転送する。本発明に従って、波形Ｃ
１の始まシから次の波形Ｃ２の始まりまでの期間は、３
０ナノ秒に１１０ナノ秒の増分値△を加算した合計１４
０ナス秒の期間Ｔ　　　である。クロック波形Ｃ１１２ の始まシか０次のクロック波形Ｃの始までの全期間はデ
スク装置のサイクル−タイムである２００ナノ秒である
。また波形Ｃ２の始まり次の波形Ｃ２の始マりまでの期
間も２００ナノ秒である。

各々の周期的な２００ナノ秒のサイクルの間に、５　Ｍ
　Ｈ子というテスタの低い速度でデータがテスタからＤ
　　、Ｄ　　及びＤ３に入力され、Ｙ３から　　　　２ 出力される。

従って相Ｉ■において、ラッチＬ２が５ナノ秒の期間を
試験され１組み合せ論理ブロックＮ３及びそのＹ　入力
がそれらに特有の遅延を試験される（ブロックＮ　への
７１人力の論理値は先行するサイクル中に生成される）
。ラッチＬ６はその５ナノ秒の遅延を試験される。組み
合せ論理ブロックＮ１並びにその２つの入力Ｙ２及びＹ
３はそれらの特性遅延を試験される。

相Ｉｌｌの間に、ラッチＬ１又は論理ブロックＮ２に速
度試験は行なわれない。また論理ブロックＮ　へのフィ
ードバックＹ　にも速度試験は行な６ われない。しかしながら相■の終りまでに、第６図の回
路の全ての構成要素は少なくとも１回試験される。相Ｉ
でも相■でも試験されなかった論理ブロックＮ３への７
２人力は相■で試験される。

このように、相ＩＩＩの終りには、第６図に示したｉＱ
ＭＨｚ、の回路は本発明に従って５ＭＨｚの試験装置に
よって動作速度が完全に試験される。各サイクル中にＹ
３出力が有効になった時、それは２００ナノ秒の期間中
有効である。これは試験装置が回路の論理出力をサンプ
ルし、後の解析のために記憶するのに充分な期間である
。

上記の例は第６図に示すように３クロツクの、１段当９
１ランチの回路に係シ、ラッチ及び組み合せ論理回路の
遅延並びに試験装置のサイクル・タイムに関して特別な
仕様を有していたが、本発明は非重畳クロック波形で独
立にクロックできる２つ以上のラッチを有する任意の組
み合せ論理回路に適用でき、上記の例は比較的遅い試験
装置によって試験できる回路トポロジー及びタイミング
特性の種類に伺の限定を加えるものでもない。また本発
明の特性を変える事なく試験相の順序を交換する事がで
きる。例えば上記の３相試験は２．３．１；又は６９．
１．２；又は６．２．１：等の順序で行なう事もできる
。

高性能のランダム・ロジックを試験するだめの上記の方
法は、比較的低速例えば５　Ｍ　Ｈｚのテスタで比較的
高速のＬＳＩチップ例えば１０ＭＨｚのクロック・レー
トのチップを試験する事を可能にする。デスクのメモリ
に比較的低い速度の限界があるので、そｑメモリ・サイ
クル・タイムよシも高い速度でチップに新しい試験ワー
ドを出力したりチップから試験結果を受は取ったシする
事はできない・。被試験集積回路チップはしばしばテス
タのメモリに関するサイクル・タイム・レートの２倍以
上のクロック・レートを有する。上記の方法を用いる事
によって、遅いサイクル・タイムのテスタで速いサイク
ル・タイムの集積回路チップを試験できる。テスタは当
然の事ながら、非常に正確なストローブ・タイミング特
性例えば１２０ピコ秒の精度を有し、従って所望の時点
に正確なストローブ・パルスを発生できる。しかし全て
の従来のテスタは、試験パターン及び試験結果のデータ
を記憶するメモリのサイクル・タイム期間に限界があっ
た。ところが上述の試験方法を用いる事によって、低速
のテスタで高速の集積回路チッ　　　　　ヘプを試験す
る事が可能となったのである。

【図面の簡単な説明】

第１図はマスター・スレーブ・ラッチ設計の論理ブロッ
ク図、 第２図は第１図の回路に関するシステム・クロック波形
の図、 第６図は第１図の回路に関する相Ｉクロック・タイミン
グ波形の図、 第４図は第１図の回路に関する相ＩＩクロック・タイミ
ング波形の図、 第５図は２クロツク・シングル・ラッチ設計の論理ブロ
ック図、 第６図は３クロツク・シングル・ラッチ設計の論理ブロ
ック図、 第７図は第６図の回路に関するシステム・クロック波形
の図、 第８図乃至第１０図は第６図の回路に関するそれぞれ相
Ｉ乃至相■の試験タイミング波形の図である。

Claims (1)

1. 【特許請求の範囲】 組み合せ論理回路と複数の信号線から供給される互いに
   重なる事のない複数のクロック信号によって各々制御さ
   れる複数のラッチとを含む論理回路を、該回路のサイク
   ル・タイムよりも長いサイクルリタイムを有するテスタ
   を用いて試験する方法であって、 上記複数のり占ツク信号のうちクロック・パルスが連続
   して生じる所定の２つのりａツク信号の先行す不クロッ
   ク・パルスの後縁と後続するクロック・パルスの前線と
   の間の経過時間を増加させる事によって上記クロック信
   号の１サイクルの長さを少なくとも上記テスタのサイク
   ル・タイムの長さに設定した上記クロック・パルス及び
   試験データを上記論理げ路に加え、試験結果を上記論理
   回路から出力し、 上記連続したクロック信夛とは別の連続したクロック信
   号の組の先行するパルスの後縁と後続するパルスの前縁
   との間の経過時間を増加させる事によってクロックの１
   サイクルの長さを少なくとも上記テスタのサイクル・タ
   イムの長さにしたクロック信号と共に、試験データを上
   記論理回路に加え、試験結果を上記論理回路から出力す
   るステップを有する論理回路の試験方法。