JPS6313154B2 - - Google Patents

Info

Publication number
JPS6313154B2
JPS6313154B2 JP58080216A JP8021683A JPS6313154B2 JP S6313154 B2 JPS6313154 B2 JP S6313154B2 JP 58080216 A JP58080216 A JP 58080216A JP 8021683 A JP8021683 A JP 8021683A JP S6313154 B2 JPS6313154 B2 JP S6313154B2
Authority
JP
Japan
Prior art keywords
tester
test
logic
circuit
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58080216A
Other languages
English (en)
Other versions
JPS58225365A (ja
Inventor
Puri Puremu
Kei Puri Yogi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS58225365A publication Critical patent/JPS58225365A/ja
Publication of JPS6313154B2 publication Critical patent/JPS6313154B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は広くは半導体の試験、具体的には高性
能ランダム・ロジツクのAC試験に関する。
〔発明の背景〕
一般に超大規集積回路チツプに埋め込まれた論
理回路又はメモリ回路の性能試験には、回路の動
作速度で試験を行なう事のできるテスタが必要で
ある。被試験回路に関して設計された速度での
AC性能を保証するために、テスタは製品の応用
によつて必要とされるデータ転送速度及び高速ク
ロツクを用いて機能試験パターンを加え且つ出力
応答を検出する事ができなければならない。従つ
て高性能設計の回路のAC試験は一般に高速のテ
スタを必要とする。従来のテスタは、試験パルス
が発生する時点又は高速試験のためにそれが受信
される時点を正確にタイミング付ける事ができ
る。しかし従来のテスタは、試験はパターンを出
力するため又は試験結果を記憶するために用いら
れるメモリにアクセスできる繰り返し速度に制限
があつた。典型的な従来のACテスタはテスタの
メモリ・サイクル・タイムによつて限界付けら
れ、これはテスタがテスタのメモリ・サイクル・
タイム・よりも高い新しいテスト・ワードを被試
験装置に出力する事又は被試験装置からの結果を
記憶する事を妨げていた。しかしながら、しばし
ば被試験装置は、テスタのメモリのサイクル・タ
イムよりもかなり高い速度で動作するクロツクを
有している。従つて高速の被試験装置の完全な試
験は従来の低速の試験装置によつては不可能であ
る。
〔発明の目的〕
従つて本発明の目的は改良された方式で高速の
論理及びメモリVLSIデバイスを試験する事であ
る。
本発明によれば、低速のテスタを用いて高速の
VLSIデバイスを試験できる。
〔発明の概要〕
本発明の目的、特徴及び利点は以下開示する試
験方法によつて達成される。この試験技術は低速
のテスタを用いて、高速のランダム・ロジツクの
AC性能を保証する。本発明の対象となる回路は
複数のクロツク信号によつて制御される。低速テ
スタを用いたAC試験は複数の相に分割される。
第１相では、所定の連続したクロツク・パルスの
間に不活性時間△が導入される。この時間△はア
プリケーシヨンによつて必要とされる製品のサイ
クル・タイムとその製品の試験に用いられるテス
タのサイクル・タイムとの間の時間差である。他
のクロツク・パルス間の間隔は正規の動作状態に
おけると同じに保たれる。製品は、通常の方式で
生成された試験パターンを用い、このクロツク信
号を用いて試験される。不活性時間△を設ける事
によつて、低速のテスタによる試験パターンの印
加と結果の記録が可能になる。次に第２相におい
て、製品は第１相と同じ型の試験パターンを用い
て再び試験されるが、第１相とは別のクロツク信
号が用いられる。第２相では別の連続したクロツ
ク・パルス間に時間△が導入される。このように
多相の試験を行なう事によつて、従来高速のテス
タを用いる事によつてしかできなかつた高速論理
回路のAC試験が低速のテスタによつて可能にな
る。本発明の原理は２つ以上のステージング・ラ
ツチを有する任意の論理回路又は複数のＮ個の組
み合せ論理ブロツクを有しその各々が他からステ
ージング・ラツチによつて分離された論理回路に
適用できる。
したがつて、本発明は一般的にいえば、少なく
とも１つの組合せ論理回路と、時間的に重なり合
うことのないクロツクパルスを有する２以上のク
ロツク信号によつて各々制御される直列的に接続
された２以上のラツチとを含む論理回路につい
て、この論理回路の入力部にテスタからの試験デ
ータを入力し論理回路の出力部からの出力を試験
結果としてテスタに入力することにより論理回路
を試験する方法であつて、直列的に接続された２
以上のラツチのうちの２つのラツチに対応する連
続的な２つのクロツクパルスについて先行するク
ロツクパルスの後縁と後続のクロツクパルスの前
縁との間の経過時間を、少なくともテスタのサイ
クルタイムと論理回路のサイクルタイムとの差の
分だけ延長したタイミングで試験データを論理回
路の入力部に入力し論理回路の出力部からの出力
を試験結果としてテスタに入力することにより論
理回路を部分的に試験するステツプを、異なるク
ロツクパルスについて上記ラツチの個数と同じ数
だけ繰り返すことにより、論理回路のサイクルタ
イムよりも長いサイクルタイムを有するテスタで
論理回路を試験できるようにしたことを特徴とす
るものである。
以下、実施例を用いて本発明を詳細に説明す
る。
〔良好な実施例の説明〕
一般に論理又はメモリ製品の性能試験には、機
械の速度あるいは動作速度で試験のできるテスタ
が必要である。機械の速度におけるAC性能を保
証するには、テスタは製品のアプリケーシヨンに
よつて要求される高速のクロツク及びデータ転送
速度を用いて機能試験パターンを印加し且つ出力
応答を検出できなければならない。従つて高性能
設計の完全なAC試験は一般に高速のテスタを必
要とする。
ここでは、低速論理テスタの試験能力を用い
て、高性能ランダム・ロジツク設計のAC性能の
保証を可能にする試験方法が説明される。ここで
説明する試験方法は、特に構造化された論理設
計、例えばレベル・センシテイブ・スキヤン・デ
ザイン（LSSD）試験原理を実施した回路に関す
るものである。これは性質上同期的であり、最大
遅延に基き、そして２つ以上の重なり合わないシ
ステム・クロツクを有する。LSSD試験技術は例
えば米国特許第3761695号；第3783254号；及び第
3784907号に記載されている。
本発明の原理の第１の説明として、論理回路網
１００がチツプ入力Ｄ及びフイードバツク・ラツ
チＳの出力Ｙによつて駆動される第１図のマスタ
ー・スレーブ・ラツチ設計を考察する。Ｚは他の
チツプ出力を表わし、CM及びCSは第２図に示す
重ならないシステム・クロツクを表わす。所定の
サイクルのCM時間（TMU＋TD1）の間に、Ｘにお
ける有効な信号はマスター・ラツチ（Ｍラツチ）
１０２にラツチされ、CS時間（TSU＋TD2）の間
に、マスター・ラツチ１０２のデータはスレー
ブ・ラツチ（Ｓラツチ）１０４にクロツクされ、
その出力Ｙは新しいデータＤと共に回路１００を
伝播し、次のサイクルにおいてサンプルされるＭ
ラツチ１０２への入力Ｘとして作用する。デー
タ・タイミングは第２図のクロツクの定義から推
定できる。というのはCMの立ち上り時間との時
間的一致はCMが下がる以前にラツチＭをセツト
するのに充分だからである。信号伝播時間TPは
Ｓラツチ１０４の立ち上り時間及び回路網１００
を経由する遅延（有効なＹ及び有効なＤを伴な
う）を含む。
第１図の回路を試験するための低速のACテス
タは、高速試験のために試験パルスが発生され受
け取られる瞬間を正確にタイミング付ける事がで
きる。しかしながらACテスタは、試験パターン
を出力するため又は試験結果を記憶するためにメ
モリにアクセスできる繰り返し速度に限界を有す
る。
本発明によれば、低速のテスタによる第１図の
高速論理回路のAC試験は２つの相、相Ｉ及び相
に分割される。もし製品が両方の相を通過すれ
ば、そのAC性能は保証されるであろう。
相試験 第２図から、TMU，TD1，TSUを、製品の仕様に
よつて要求される最小期間に設定し、CMの立ち
上り前にデータＤを有効にする。さらにTD2を製
品の仕様よりも期間△だけ長く設定し、製品が試
験されるサイクル・タイムTCも△時間長くなる
ようにする。この不活性時間△は低速テスタを用
い得るように導入される。△はアプリケーシヨン
によつて要求される製品のサイクル・タイムと製
品の試験に使われるテスタのサイクル・タイムと
の間の時間差である。この試験中のクロツク・タ
イミングは第３図に示すようなものである。
製品は、通常の生成された試験パターン（例え
ば縮退故障型及び／又は関数型）を用いて、この
タイミングで試験される。第１図のデータ・フロ
ーに従つて、所定のサイクルにおいて全てのＭラ
ツチ及びＳラツチは最小のパルス幅で付勢され、
全てのオフ・チツプ・ドライバー（OCD）出力
はストローブされた時予定通りに発生するが、Ｙ
フイードバツク信号はサンプル時間CMに対して
△時間長く有効状態にある。この試験中の製品の
動作に対する△の影響は、最小のTMUだけに応答
してラツチＭをセツトし、（△＝０の真正の高性
能試験におけるような）最小のTMU及びＹに関す
る最小の有効な間隔の両者には応答しない事であ
る。しかしながらこの試験で、最小のTMUの後に
最小のTD1が続き、さらにその後に最小のTSUが
続くので、Ｍラツチは、CSによりサンプルされ次
いでＳラツチをセツトする時に予定通りに信号を
与える。従つてＭ―Ｓ経路及びOCD出力を通る
経路が、あたかも△がゼロに等しいかのように製
品の仕様に従つて付勢される。これは高性能試験
の要求のシミユレーシヨンである。サンプル・タ
イムCMにおけるＹに対する不活性時間△の影響
は試験の相で除去される。
相試験 TMU，TSU及びTD2を製品の仕様によつて要求さ
れる最小値に設定し、一方TD1を引き伸ばす事に
よつてTCをテスタの速度に整合させる。データ
ＤはCMの立ち上りに先立つて有効にされる。こ
の状況は第４図に描かれている。製品は相と同
じ試験パターンを用いて試験されるが、OCD出
力においては再定義されたストローブ時間が用い
られる。この場合、データ・フローに従つて、時
間△はＭラツチとＳラツチとの間の経路に移さ
れ、Ｙ信号は△が存在しないかのようにCM時に
到達しサンプルされる。従つて回路１００とＭラ
ツチとの間の経路が製品試験仕様に従つて適正に
付勢され、高性能試験の要求をシミユレートす
る。相における時間△はＭラツチとＳラツチと
の間の性能を見かけ上改善する可能性があるが、
そのような全ての経路はOCD出力を通る経路と
同様に相において適正に付勢されているのでこ
れは問題とは考えられない。
このように相と相の試験段階は、一方の欠
点が他方によつて除去されるように互いに補い合
つている。もし製品が試験の両方の相を通過する
ならば、それは△＝０である高性能のテスタを用
いた１回の試験を通過した事と等価であると考え
られる。しかしながら製品がいずれかの試験に失
敗すれば、（試験条件が適正に行なわれ、試験仕
様が製品を反映すると仮定すれば）それは所望の
性能に欠陥がある事を示し、試験条件に欠陥があ
る事は意味しない。これは各相の間、試験条件は
（単一の高性能試験の）△＝０の場合程に厳密で
はないからである。
従つて第１図の２―クロツク、高性能ランダ
ム・ロジツク回路のAC試験は、本発明に従つて、
普通に作成された試験パターンを用いて低速テス
タ上で２回の試験を行なう事によつて達成され
る。
次の章は、２以上の非重畳システム・クロツク
に基づく異なつた種類の同期的設計の回路を試験
する時に本発明の原理がいかに用いられるかを説
明する。
多重クロツク設計の試験 ２つのシステム・クロツク及び単一ラツチを用
いたこの種の設計の一般例を第５図に示す。組み
合せ回路N1１０６の出力はクロツクC1で制御さ
れるラツチL1を経て組み合せ回路N2１０８に供
給され、回路１０８の出力はクロツクC2で制御
されるラツチL1を経て回路１０６にフイードバ
ツクされる。この回路を３クロツクの場合に一般
化したものが第６図に、そのクロツク・タイミン
グが第７図に示されている。下記の説明は、この
３クロツク設計に関する試験手続が前述のものと
類似しておりＮクロツク設計に容易に拡張される
事を示す。第６図の３クロツク設計のAC性能試
験は３つの相；相、相及び相で行なわれ
る。製品が３つ全ての相において適用試験仕様を
通過すれば、その高性能AC設計は保証される。
第８図に示すように相において、TC1U，
TP12，TC2U，TP23，及びTC3Uは製品の仕様を反映
するように最小値に設定され、一方TP31はTCを
テスタの速度に整合させるために引き伸ばされ
る。入力データＤはクロツク・エツジに関して適
当な時間に有効にされる。これらの準備時間に関
するシステム・クロツク・タイミング・ダイアグ
ラムは第８図に示されている。第６図のデータ・
フローを注意深く観察すると、第８図のタイミン
グが被試験製品に加えられた時、いずれのサイク
ルにおいても全てのラツチが製品の試験仕様に従
う最小のパルス幅で付勢されるにもかかわらず、
回路N1のフイードバツク入力Y2及びY3はテスタ
のための不活性時間△だけ長い期間の間有効に保
たれる。また回路N2のY3入力も時間△だけ長い
期間の間有効に保たれる。回路N3のY1入力及び
Y2入力のみがその予定通りの時間の間有効に保
たれる。サンプリング・システム・クロツクに関
して有効性の必要な期間以上のものが測定される
事に注意されたい。また製品がC3クロツクに関
してストローブされるように設計されていれば、
同じ所定のサイクルにおいて全てのOCDは、要
求された時間にＹ入力を受け取るN1，N2及びN3
を経由した伝播遅延に応答して適当な時間に出力
を与える。
相において低速のテスタによつて導入された
時間△による製品試験の不備は、第９図及び第１
０図に示すタイミング・ダイアグラムを用いた後
続する試験相及びにおいて除去される。回路
N2は相において△なしに試験され、回路N3は
相において同様に試験される。これらの相の両
者において、回路からのOCD出力がそれらのＹ
入力から生じる。
テスタが適正に機能し且つ試験仕様が製品の設
計を反映していれば、製品が３つの相のいずれか
に不合格であれば、それは設計における性能の不
備を示すものであろう。これは、３つの試験相の
各々は、本発明に従つて低速テスタにより導入さ
れる時間△により、真正の高性能試験の場合程に
は厳しく製品にストレスを与えないからである。
一方３つ全ての相において製品が試験仕様に合
格するならば、その製品は高性能設計の要求に適
合している事が保証される。これは前述の３相試
験技術を用いて高性能モードの試験が設計全体に
ついてシミユレートされているからである。
第６図の３クロツク設計は３相の試験を行なう
必要がある。設計及びクロツク構成の対称性を考
慮すると、Ｎクロツク設計はＮ相の試験を必要と
する事が理解できよう。
本発明の動作 第６図に示す３クロツク、１段当り１ラツチの
回路を参照して本発明の動作を説明する。この回
路のシステム・クロツクは第７図に示されてい
る。回路は第１の組み合せ論理ブロツクN1を有
し、論理ブロツクN1はテスタの出力に接続され
たデータ入力D1及び第１の入力Y2及び第２の入
力Y3を有する。論理ブロツクはこれらの入力の
組み合せ論理関数を、一定の遅延の後にラツチ
L1へ出力する。この例では遅延は25ナノ秒に等
しい。ラツチL1は第７図に示すように５ナノ秒
の期間TC1の間ターン・オンされるエネーブル・
クロツク入力C1を有する。その５ナノ秒の期間
の間に、ラツチL1は論理入力X1を記憶し、出力
Y1として論理パターンを与える。これはエネー
ブル・クロツクC1が他の信号を有するまで有効
状態にある。他の論理出力はZ1に与えられる。
組み合せ論理ブロツクN2はテスタの出力に接
続されたデータ入力D2並びに論理入力Y1及びY3
を有する。これらはブロツクN2の組み合せ論理
関数に従つて演算され、この例では25ナノ秒の遅
延の後にブロツクN2はラツチL2の入力に論理出
力X2を与える。他の論理出力は出力Z2から他の
回路部品に与えられる。ラツチL2はラツチL1と
同様に動作し、第７図に波形を示すエネーブル・
クロツク信号C2によつてエネーブルされる。こ
の例ではラツチL2は５ナノ秒の遅延を有し、そ
の間にX2の論理入力が記憶され、ラツチL2の出
力Y1に利用可能になる。そしてこれらの出力は
他の信号C2が生じるまで有効である。信号C2の
期間は第７図に示すように５ナノ秒である。
組み合せ論理ブロツクN3はテスタの出力に接
続されたデータ入力D3並びに論理入力Y1及びY2
を有する。これらはブロツクN3の組み合せ論理
関数に従つて演算され、25ナノ秒の遅延の後に
N3はラツチL3に論理出力X3を与える。他の論理
出力はZ3から他の回路部品に与えられる。ラツチ
L3は、第７図に示すように５ナノ秒の期間を有
するエネーブル・クロツク信号C3によつてエネ
ーブルされる。C3がオンの期間の間に、ラツチ
L3はX3の信号入力を記憶しそれらの信号を出力
Y3として出力する。これらの信号は他の信号C3
が生じるまで有効状態を保つ。
出力Y3は、第６図に示す回路の動作を試験す
るテスタの入力に接続される。
この例で第６図に示す回路は、連続した論理演
算の間に特有の100ナノ秒のサイクル・タイムを
有する大規模集積回路チツプ（言いかえると10M
Hzの論理チツプ）上で実施される。本発明によつ
て解決された問題は、第６図に示すような回路
を、被試験回路のサイクル・タイムよりもかなり
遅いメモリ・サイクル・タイムを有する論理回路
試験装置を用いて試験しなければならない時に生
じていた。この例では、200ナノ秒（すなわち5M
Hz）のメモリ・サイクル・タイムを有する論理回
路試験装置が、第６図に示す10MHzの回路を試験
するために利用可能な最も速いテスタである。こ
の回路を試験する問題は本発明によつて下記のよ
うに解決される。
第６図の回路は３つの相で試験される。相に
関する波形図は第８図に、相に関する波形図は
第９図に、そして相に関する波形図は第１０図
に示されている。各相の期間中、第６図の回路は
縮退故障の試験を受け、各々の相において回路の
異なつた部分が速度に関して試験される。回路の
ある部分は３つの相の間に２回試験される。３番
目の相が終了すると、第６図の回路の全ての部品
が設計通りの10MHzの速度の要求を満足している
事が5MHzのテスタを用いて試験されるであろう。
試験の相に先行して、第６図の回路は、D1，
D2及びD3から予備試験ビツトをレジスタ及びラ
ツチに入れるために数サイクル働かされる。相
において、第８図の波形図が周期的なクロツク信
号C1，C2及びC3のタイミングを説明している。
クロツク信号C1が５ナノ秒の期間ターン・オン
する時、論理入力X1が組み合せ論理ブロツクN2
の入力へ出力Y1において利用可能となる。また
論理入力Y3も先行サイクル中に作られている。
C1波形の終りとC2波形の始めとの間の25ナノ秒
の期間は組み合せ論理ブロツクN2に関する25ナ
ノ秒の遅延である。波形C1の始めから波形C2の
始めまでの期間は（この例では30ナノ秒の）期間
TP12である。第８図に示すように、クロツクC2
の波形は５ナノ秒の間ターン・オンし論理入力
X2を出力Y2に転送する。波形C2の終りと波形C3
の始めとの間の25ナノ秒の期間は組み合せ論理ブ
ロツクN3に関する25ナノ秒の遅延である。波形
C2の始めと波形C3の始めとの間の期間は30ナノ
秒であり、TP23と表示されている。また第８図に
示すようにクロツク信号C3の５ナノ秒の期間は
組み合せ論理ブロツクN3から出力X3を出力Y3へ
転送し、そこでテスタへの入力が可能となる。本
発明に従つて、クロツク波形C3の始めから次の
波形C1の始めまでの期間は30ナノ秒のTP31に110
ナノ秒の増分期間△を加算したものであつて合計
140ナノ秒である。従つて波形C1の始めから次の
波形C1の始めまでの合計期間は、第６図の回路
を試験するテスタ装置のサイクル・タイム200ナ
ノ秒に等しくなる。200ナノ秒の各期間の間にデ
ータは5MHzというゆつくりした速度でテスタか
らD1，D2及びD3に入力されY3からテスタに出力
される。以上の事から、相の間にラツチL1は
その５ナノ秒の遅延を試験され、組み合せ論理ブ
ロツクN2及びそのY1入力はそれらの特有の遅延
を試験される（組み合せ論理ブロツクN2への他
の入力Y3は回路の以前のサイクル中に作られる）
事が理解できる。またラツチL2は５ナノ秒の遅
延が試験され、組み合せ論理ブロツクN3並びに
その入力Y1及びY2の両者はそれらの特有の遅延
が試験される。
相の間に、ラツチL3、組み合せ論理ブロツ
クN1へのフイードバツク経路Y2及びY3の速度、
論理ブロツクN1自体、並びに論理ブロツクN2へ
のフイードバツク経路Y3は試験されない事に注
意されたい。しかしながらテスタ装置へのY3に
おける試験結果出力の有効性は第６図の回路中の
各部品に関するラツチング、論理及びフイードバ
ツク動作の正確さに依存するので、全論理経路、
全ラツチ及び全組み合せ論理ブロツクの縮退故障
が試験される。
次に試験の相が開始し、第９図に示すように
クロツク波形C1，C2及びC3のクロツク・パター
ンが加えられる。クロツク波形C3は５ナノ秒の
間ターン・オンし、論理入力X3を出力Y3に転送
する。波形C3の終りと次の波形C1の始まりとの
間の25ナノ秒の期間の後に論理入力Y2及びY3は
組み合せ論理ブロツクN1によつて演算され、出
力X1をラツチL1に与える。波形C3の始まりと次
の波形C1の始まりとの間の間隔は30ナノ秒の
TP31である。次に波形C1が５ナノ秒の間ター
ン・オンされ、論理入力X1を出力Y1に転送する。
そして入力Y1及びY3に対する組み合せ論理ブロ
ツクN1の動作のための25ナノ秒の期間の後、ラ
ツチL2に出力X2が与えられる。波形C1の始まり
と次の波形C2の始まりとの間の期間は30ナノ秒
の期間TP12である。第９図に示すように、波形
C2の５ナノ秒の期間によつて、ラツチL2は論理
値X2を出力Y2に転送する。本発明に従つて、ク
ロツク波形C2の始まりと次のクロツク波形C3の
始まりとの間の期間は30ナノ秒に110ナノ秒の増
分値△を加えた合計140ナノ秒の期間TP23である。
第９図から明らかなように、クロツク波形C1の
始まりから次のクロツク波形C1の始まりまでの
全期間は200ナノ秒、即ち試験装置のサイクル・
タイムである。また波形C3の始まりから次の波
形C3の始まりまでの期間も200ナノ秒である。
200ナノ秒サイクルの各期間の間に、5MHzという
低い速度でデータがテスタからD1，D2及びD3に
入力され、Y3から出力される。
従つて、ラツチL3が５ナノ秒の遅延を試験さ
れ、組み合せ論理ブロツクN1及びその入力Y3が
それらに特有の遅延を試験される（論理ブロツク
N1へのY2入力は以前のサイクルから生成され
る）。またラツチL1がその５ナノ秒の遅延を試験
され、組み合せ論理ブロツクN2並びにその入力
Y1及びY3がそれらに特有の遅延を試験される。
相の間、ラツチL2は試験されず、ブロツク
N1へのフイードバツク経路Y2の速度は試験され
ず、論理ブロツクN3自体及びブロツクN3へのフ
オワード経路Y1も試験されない事に注意された
い。しかしながら、ラツチL2及び論理ブロツク
N3は以前に相に試験され、ブロツクN3へのフ
オワード経路Y1は相で試験されている事に注
意されたい。実際、相の終りまでに試験されな
いまま残つている第６図の回路要素は論理ブロツ
クN1へのフイードバツク経路Y2の速度だけであ
る。
試験動作は次に相に進む。そのブロツク波形
は第１０図に示されている。ブロツク波形C2は
５ナノ秒の間ターン・オンし論理入力X2を出力
Y2に転送する。そして論理ブロツクN3の25ナノ
秒の特性遅延の後に出力X3がラツチL3に加えら
れる。波形C2の始まりから次の波形C3の始まり
までの期間は30ナノ秒の期間TP23である。次に波
形C3が５ナノ秒の期間ターン・オンし、論理入
力X3をラツチL3を経て出力Y3に転送する。そし
て論理ブロツクN1に関する25ナノ秒の遅延の後、
論理出力X1がラツチL1に加えられる。波形C3の
始まりから次の波形C1の始まりまでの期間は30
ナノ秒の期間TP31である。次に波形C1が５ナノ
秒の期間ターン・オンし、論理入力X1を論理出
力Y1に転送する。本発明に従つて、波形C1の始
まりから次の波形C2の始まりまでの期間は、30
ナノ秒に110ナノ秒の増分値△を加算した合計140
ナノ秒の期間TP12である。クロツク波形C1の始
まりから次のクロツク波形C1の始までの全期間
はテスタ装置のサイクル・タイムである200ナノ
秒である。また波形C2の始まり次の波形C2の始
まりまでの期間も200ナノ秒である。各々の周期
的な200ナノ秒のサイクルの間に、5MHzというテ
スタの低い速度でデータがテスタからD1，D2及
びD3に入力され、Y3から出力される。
従つて相において、ラツチL2が５ナノ秒の
期間を試験され、組み合せ論理ブロツクN3及び
そのY2入力がそれらに特有の遅延を試験される
（ブロツクN3へのY1入力の論理値は先行するサイ
クル中に生成される）。ラツチL3はその５ナノ秒
の遅延を試験される。組み合せ論理ブロツクN1
並びにその２つの入力Y2及びY3はそれらの特性
遅延を試験される。
相の間に、ラツチL1又は論理ブロツクN2に
速度試験は行なわれない。また論理ブロツクN2
へのフイードバツクY3にも速度試験は行なわれ
ない。しかしながら相の終りまでに、第６図の
回路の全ての構成要素は少なくとも１回試験され
る。相でも相でも試験されなかつた論理ブロ
ツクN3へのY2入力は相で試験される。
このように、相の終りには、第６図に示した
10MHzの回路は本発明に従つて5MHzの試験装置
によつて動作速度が完全に試験される。各サイク
ル中にY3出力が有効になつた時、それは200ナノ
秒の期間中有効である。これは試験装置が回路の
論理出力をサンプルし、後の解析のために記憶す
るのに充分な期間である。
上記の例は第６図に示すように３クロツクの、
１段当り１ラツチの回路に係り、ラツチ及び組み
合せ論理回路の遅延並びに試験装置のサイクル・
タイムに関して特別な仕様を有していたが、本発
明は非重畳クロツク波形で独立にクロツクできる
２つ以上のラツチを有する任意の組み合せ論理回
路に適用でき、上記の例は比較的遅い試験装置に
よつて試験できる回路トポロジー及びタイミング
特性の種類に何の限定をを加えるものでもない。
また本発明の特性を変える事なく試験相の順序を
交換する事ができる。例えば上記の３相試験は
２，３，１；又は３，１，２；又は３，２，１；
等の順序で行なう事もできる。
高性能のランダム・ロジツクを試験するための
上記の方法は、比較的低速例えば5MHzのテスタ
で比較的高速のLSIチツプ例えば10MHzのクロツ
ク・レートのチツプを試験する事を可能にする。
テスタのメモリに比較的低い速度の限界があるの
で、そのメモリ・サイクル・タイムよりも高い速
度でチツプに新しい試験ワードを出力したりチツ
プから試験結果を受け取つたりする事はできな
い。被試験集積回路チツプはしばしばテスタのメ
モリに関するサイクル・タイム・レートの２倍以
上のクロツク・レートを有する。上記の方法を用
いる事によつて、遅いサイクル・タイムのテスタ
で速いサイクル・タイムの集積回路チツプを試験
できる。テスタは当然の事ながら、非常に正確な
ストローブ・タイミング特性例えば120ピコ秒の
精度を有し、従つて所望の時点に正確なストロー
ブ・パルスを発生できる。しかし全ての従来のテ
スタは、試験パターン及び試験結果のデータを記
憶するメモリのサイクル・タイム期間に限界があ
つた。ところが上述の試験方法を用いる事によつ
て、低速のテスタで高速の集積回路チツプを試験
する事が可能となつたのである。
【図面の簡単な説明】
第１図はマスター・スレーブ・ラツチ設計の論
理ブロツク図、第２図は第１図の回路に関するシ
ステム・クロツク波形の図、第３図は第１図の回
路に関する相クロツク・タイミング波形の図、
第４図は第１図の回路に関する相クロツク・タ
イミング波形の図、第５図は２クロツク・シング
ル・ラツチ設計の論理ブロツク図、第６図は３ク
ロツク・シングル・ラツチ設計の論理ブロツク
図、第７図は第６図の回路に関するシステム・ク
ロツク波形の図、第８図乃至第１０図は第６図の
回路に関するそれぞれ相乃至相の試験タイミ
ング波形の図である。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１つの組合せ論理回路と、時間的
    に重なり合うことのないクロツクパルスを有する
    ２以上のクロツク信号によつて各々制御される直
    列的に接続された２以上のラツチとを含む論理回
    路について、該論理回路の入力部にテスタからの
    試験データを入力し該論理回路の出力部からの出
    力を試験結果として上記テスタに入力することに
    より該論理回路を試験する方法であつて、 上記直列的に接続された２以上のラツチのうち
    の２つのラツチに対応する連続的な２つのクロツ
    クパルスについて先行するクロツクパルスの後縁
    と後続のクロツクパルスの前縁との間の経過時間
    を、少なくとも上記テスタのサイクルタイムと上
    記論理回路のサイクルタイムとの差の分だけ延長
    したタイミングで試験データを上記論理回路の入
    力部に入力し該論理回路の出力部からの出力を試
    験結果として上記テスタに入力することにより上
    記論理回路を部分的に試験するステツプを、異な
    るクロツクパルスについて上記ラツチの個数と同
    じ数だけ繰り返すことにより、論理回路のサイク
    ルタイムよりも長いサイクルタイムを有するテス
    タで該論理回路を試験できるようにしたことを特
    徴とする論理回路の試験方法。
JP58080216A 1982-06-18 1983-05-10 論理回路の試験方法 Granted JPS58225365A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US389820 1982-06-18
US06/389,820 US4477902A (en) 1982-06-18 1982-06-18 Testing method for assuring AC performance of high performance random logic designs using low speed tester

Publications (2)

Publication Number Publication Date
JPS58225365A JPS58225365A (ja) 1983-12-27
JPS6313154B2 true JPS6313154B2 (ja) 1988-03-24

Family

ID=23539853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58080216A Granted JPS58225365A (ja) 1982-06-18 1983-05-10 論理回路の試験方法

Country Status (4)

Country Link
US (1) US4477902A (ja)
EP (1) EP0097781B1 (ja)
JP (1) JPS58225365A (ja)
DE (1) DE3365089D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6393941U (ja) * 1986-12-10 1988-06-17

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4575674A (en) * 1983-07-01 1986-03-11 Motorola, Inc. Macrocell array having real time diagnostics
US4564943A (en) * 1983-07-05 1986-01-14 International Business Machines System path stressing
EP0146645B1 (de) * 1983-12-08 1987-09-16 Ibm Deutschland Gmbh Prüf- und Diagnoseeinrichtung für Digitalrechner
JPH0772744B2 (ja) * 1984-09-04 1995-08-02 株式会社日立製作所 半導体集積回路装置
US4962474A (en) * 1987-11-17 1990-10-09 International Business Machines Corporation LSSD edge detection logic for asynchronous data interface
US5097468A (en) * 1988-05-03 1992-03-17 Digital Equipment Corporation Testing asynchronous processes
US5039939A (en) * 1988-12-29 1991-08-13 International Business Machines Corporation Calculating AC chip performance using the LSSD scan path
US5018144A (en) * 1989-04-28 1991-05-21 International Business Machines Corporation Logic performance verification and transition fault detection
CA2092291A1 (en) * 1990-09-24 1992-03-25 Steven G. Morton Sonet signal generating apparatus and method
US5414714A (en) * 1992-03-26 1995-05-09 Motorola, Inc. Method and apparatus for scan testing an array in a data processing system
US5606567A (en) * 1994-10-21 1997-02-25 Lucent Technologies Inc. Delay testing of high-performance digital components by a slow-speed tester
SE505091C2 (sv) 1995-10-03 1997-06-23 Ericsson Telefon Ab L M Redundansstruktur vid digital väljare
US5768159A (en) * 1996-05-02 1998-06-16 Northern Telecom Limited Method of simulating AC timing characteristics of integrated circuits
KR100735920B1 (ko) * 2005-12-28 2007-07-06 삼성전자주식회사 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치
US20080082880A1 (en) * 2006-09-06 2008-04-03 Hsin-Po Wang Method of testing high-speed ic with low-speed ic tester
US11842782B2 (en) * 2021-09-30 2023-12-12 EMC IP Holding Company LLC Phased parameterized combinatoric testing for a data storage system

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3107329A (en) * 1960-08-29 1963-10-15 Bell Telephone Labor Inc Method and apparatus for measuring time delay in transmission paths
US3333187A (en) * 1964-03-25 1967-07-25 Sperry Rand Corp Pulse duration measuring device using series connected pulse width classifier stages
FR2104641B1 (ja) * 1970-03-03 1973-08-10 Commissariat Energie Atomique
US3675127A (en) * 1970-12-28 1972-07-04 Bell Telephone Labor Inc Gated-clock time measurement apparatus including granularity error elimination
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
US3783254A (en) * 1972-10-16 1974-01-01 Ibm Level sensitive logic system
GB1389894A (en) * 1972-10-28 1975-04-09 Ferranti Ltd Apparatus for the measurement of short time intervals
CA1065060A (en) * 1976-04-01 1979-10-23 David L. Freeman Cross-correlator circuit
US4051352A (en) * 1976-06-30 1977-09-27 International Business Machines Corporation Level sensitive embedded array logic system
DE2842750A1 (de) * 1978-09-30 1980-04-10 Ibm Deutschland Verfahren und anordnung zur pruefung von durch monolithisch integrierten halbleiterschaltungen dargestellten sequentiellen schaltungen
US4293919A (en) * 1979-08-13 1981-10-06 International Business Machines Corporation Level sensitive scan design (LSSD) system
US4285059A (en) * 1979-12-10 1981-08-18 The United States Of America As Represented By The Secretary Of The Army Circuit for test of ultra high speed digital arithmetic units

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6393941U (ja) * 1986-12-10 1988-06-17

Also Published As

Publication number Publication date
DE3365089D1 (en) 1986-09-11
EP0097781A1 (en) 1984-01-11
JPS58225365A (ja) 1983-12-27
EP0097781B1 (en) 1986-08-06
US4477902A (en) 1984-10-16

Similar Documents

Publication Publication Date Title
US5606567A (en) Delay testing of high-performance digital components by a slow-speed tester
KR100335683B1 (ko) 속도 관련 결함을 테스트하기 위해 멀티플렉서 스캔플립플롭을 이용하는 방법 및 장치
JPS6313154B2 (ja)
US5349587A (en) Multiple clock rate test apparatus for testing digital systems
US6510534B1 (en) Method and apparatus for testing high performance circuits
US3784907A (en) Method of propagation delay testing a functional logic system
EP0394611B1 (en) Logic performance verification and transition fault detection
US6032278A (en) Method and apparatus for performing scan testing
KR940020127A (ko) 반도체 집적회로 및 그 테스트방법
US7228476B2 (en) System and method for testing integrated circuits at operational speed using high-frequency clock converter
US8375265B1 (en) Delay fault testing using distributed clock dividers
US5473618A (en) Semiconductor integrated circuit having a built-in test circuit
EP0702241B1 (en) Structural and performance scan test
US7421634B2 (en) Sequential scan based techniques to test interface between modules designed to operate at different frequencies
US6976199B2 (en) AC LSSD/LBIST test coverage enhancement
JPH0440113A (ja) フリップフロップ回路及び半導体集積回路
KR100305678B1 (ko) 반도체장치의테스터
Lin et al. An on-chip clock controller for testing fault in system on chip
US5754063A (en) Method and apparatus to measure internal node timing
JP3328160B2 (ja) 論理集積回路のテスト装置
EP3859361A1 (en) An electronic circuit and corresponding method of testing electronic circuits
US11768239B1 (en) Method and apparatus for timing-annotated scan-chain testing using parallel testbench
JPH1152015A (ja) 高速半導体集積回路装置のテスト回路
WO2006138583A2 (en) Sequential scan test of interface between ic modules that operate at different frequencies
Maruyama et al. Detection of multiple transitions in delay fault test of SPARC64 microprocessor