CN101351810A - 采用抖动注入的高速收发信机测试仪 - Google Patents

Abstract

一种用于测试高速串行收发信机电路的测试仪。所述测试仪包含抖动发生器，抖动发生器使用快速变化的相位选择信号在两个或更多不同定相的时钟信号之间进行选择以生成调相信号。所述相位选择信号设计为包含低频和高频分量。所述调相信号输入相位滤波器以过滤掉不需要的高频分量。相位滤波器的滤波输出输入数据传输串行化器以将低速并行字串行化为高速抖动测试模式。

Description

采用抖动注入的高速收发信机测试仪

相关申请

[0001]本申请要求2005年10月27日提交的标题为“采用抖动注入的高速收发信机测试仪”的美国临时申请序号60/730,633的优先权益，通过引用将其完整地结合到本文中。

技术领域

[0002]本发明一般涉及集成电路测试领域。更具体地说，本发明针对采用抖动注入的高速收发信机测试仪。

背景技术

[0003]由于高速收发信机电路相比传统总线技术的出色特性，在微电子和计算机行业中广为应用。这些特性包括但不限于更高的吞吐量和布线效率。但是，这种电路在性质上是模拟的且通常难于可靠地设计、表征和制造。因此，这种不可靠性为生产测试阶段带来了挑战。这些挑战迫使测试专业人员修改其质量保证方法。例如，这些修改包括设计新方法来筛选现代高速收发信机设计，因为简单的循环测试法不再有用。

[0004]因此，为了正确地筛选高速收发信机设计，需要应力眼图测试。这些测试生成人工引发的抖动并将其引入收发信机装置以便测量装置抗抖动的能力。值得注意的是，当前存在用于应力眼图生成的抖动注入仪器。但是，由于这些仪器的高成本、数量有限的通道以及对模拟调制电路的需要，它们极少实际用于生产测试。此外，广泛用于抖动注入的延迟线技术无法为当前高速收发信机设计中可用的最小延迟元件生成足够小的延迟步长。此缺点可通过使用模拟相位插值技术来克服，模拟相位插值技术允许生成小于单位延迟元件的延迟步长。但是，这些技术要求谨慎地调整且易受处理、制作和环境状况的影响，并排除了仅数字或低成本应用中延迟发生器的引入。

发明内容

[0005]在一个实施例中，本发明公开针对高速数字测试仪。高速数字测试仪包含抖动发生器，抖动发生器中包含配置为接收第一时钟输入信号和相对于第一时钟输入信号相移一个延迟的第二时钟输入信号。复用器具有复用器输入和复用器选择端口。相位滤波器可操作地连接至复用器输出。相位选择信号发生器可操作地与复用器选择端口通信并配置为生成相位选择信号以不断在第一时钟信号和第二时钟信号之间进行选择。

[0006]在另一个实施例中，本发明公开针对生成高速抖动测试模式的方法。该方法包括生成快速变化的相位信号，其中包含低频相位信号和至少一个高频分量。快速变化的相位信号经滤波以创建基本上缺失至少一个高频分量的滤波相位信号。并行数据串行化为滤波相位信号的函数以创建高速抖动测试模式。

[0007]在又一个实施例中，本发明公开针对测试具有串行接收端口和串行发射端口的被测装置的方法。该方法包括生成快速变化的相位信号，其中包含低频相位信号和至少一个高频分量。快速变化的相位信号经滤波以创建基本上缺失至少一个高频分量的滤波相位信号。多个数据输入端口上的并行数据串行化为滤波相位信号的函数以创建串行测试模式。串行测试模式输入被测装置的串行接收端口。来自被测装置的串行发射端口的串行数据信号。串行数据信号去串行化为并行数据以创建去串行化的数据信号。输入被测装置的串行接收端口的去串行化的数据信号。

[0008]在又一个实施例中，本发明公开针对测试具有串行接收端口和串行发射端口的被测装置的方法。该方法包括使被测装置能在其串行发射端口上发射串行数据信号。从被测装置的串行发射端口接收串行数据信号。串行数据信号去串行化为并行数据。并行数据输入串行化器的多个数据输入端口。生成快速变化的相位信号，其中包含低频相位信号和至少一个高频分量。快速变化的相位信号经滤波以创建基本上缺失至少一个高频分量的滤波相位信号。多个数据输入端口上的数据串行化为滤波相位信号的函数以创建串行测试模式。串行测试信号输入被测装置的串行接收端口。使被测装置能对比接收的信号与串行数据信号。

附图说明

[0009]为了便于说明本发明，附图表示本发明的一个或多个实施例的若干方面。但是应当理解，本发明不限于附图所示的准确配置和手段，附图包括：

图1是本发明公开的测试设置的示意图；

图2是输入图1的PLL的调相信号的示图；

图3是本发明公开的备选高速测试仪的示意图，其中包含用于驱动时钟信号复用器的选择线的循环存储器；

图4是适合在本发明公开的高速测试仪中使用的sigma-delta调制器的高级示意图；

图5是示图，表示使用本发明公开的测试仪可以实现的小于最小硬件延迟的延迟；

图6是本发明公开的另一高速收发信机测试仪的示意图，其中包含与被测装置连接的接收和发射端口；以及

图7是利用多比特调制的本发明公开的抖动发生器的示意图。

具体实施方式

[0010]现在参照附图，图1表示根据本发明第一实施例的抖动测试设置100。在高层面上，测试设置100包括与一个或多个被测装置(DUT)如DUT 108通信的高速测试仪104，每个高速测试仪包含高速收发信机电路，如收发信机电路112。如下文详细说明，配置测试仪104为收发信机电路112提供高速抖动刺激模式(由箭头116代表)，用于测试收发信机电路对抖动输入的响应。同样如下文所述，测试仪104的一个有用特性是，测试仪可以设计为使用极简单的硬件基于极小延迟(通常从根本上仅受半导体装置内的热扰动导致的噪声所限制)生成抖动刺激模式，如模式116。本领域普通技术人员很容易理解，DUT 108事实上可以是包含高速收发信机电路的任何微电子装置，如

Serial ATA、Serial

Full-buffered DIMM和应用中使用的可以获益于使用抖动高速串行化数据信号进行测试的其中那些。

[0011]在所示实施例中，测试仪104包含至少一个用于串行化并行测试数据124的高速数据传输串行化器120，以及用于驱动数据传输串行化器的输入以注入抖动到刺激模式116中的抖动发生器128。刺激模式116的测试数据124可源自应用于数据串行化复用器120的输入132的一个或多个低频并行字。例如，测试数据124可从存储器(未示出)(如测试仪104内置的存储器)产生，存储器通常但并不一定以相比刺激模式116的相对低频运行，并通常使用与DUT 108相同的低成本技术。在操作期间，测试数据124进入数据传输串行化器120作为抖动发生器128的输出信号136的函数，由此将并行测试数据转换为以例如每秒几千兆比特(Gbps)的速率运行的高质量抖动串行模式116。本领域普通技术人员知道，取代于单个数据传输串行化器120，测试仪104可包含多个数据传输串行化器以创建低成本多通道脉冲或多通道模式发生器。应该理解，数据传输串行化器120可设计为包含协议特定功能，如8b/10b编码、PRBS获得和检查等等其他。

[0012]抖动发生器128可包含用于生成调相信号144的相位调制器140。在所示实施例中，调制器144包含复用器148，复用器将时钟信号152与相位延迟时钟信号156结合为相位选择信号160的函数，相位选择信号在未延迟的时钟信号和相位延迟的信号之间选择，作为相位选择信号上包含的快速变化的二进制数据146的函数。如下文所述，二进制数据164设计为包含各种频率分量，如低频正弦波和高频分量，并可由任何适当来源生成。本领域普通技术人员知道，对于复用器148，相位选择信号160包含控制数据，在两个复用输入的此例中，由用于在两个输入之间选择的高(“1”)和低(“0”)离散数据比特的连续数据流表示。在所示实施例中，相位延迟的时钟信号156可简单通过使时钟信号152经过延迟168生成，其可设计为具有固定延迟或允许延迟值在特定范围内的可编程延迟值。本领域的技术人员知道，这些延迟值可根据所需的测试条件为所考虑的DUT选择。

[0013]测试仪104的一个重要特性是，延迟168不需要很小，可以使用合理界定的大小以便能更鲁棒地处理变量。根据所示测试仪104，实现微小延迟生成在相位选择信号160的选择的算法步骤中完成并且不依靠或受限于任何特定硬件实现。所提出发明的这一属性有几个优点。PLL输入的时钟速度以及相位选择逻辑计时的速度在100MHz到300MHz的范围内，而最终输出速度在2GHz到6GHz的范围内。因此，测试仪104允许使用单个硬件电路在GHz信号上注入大的和小的抖动值：最大抖动值等于延迟168的值(可在100MHz时轻松建立)，而最小值由sigma-delta调制的属性决定，如上文所述。

[0014]参照图2，同时参照图1，图2表示由复用器148(图1)对时钟输入信号152、相位延迟时钟信号156和相位选择信号160的操作生成的图1的调相信号144的示例部分200。在图2中，部分200是由多个时钟信号部分204和延迟信号部分208组成的方波信号。相位选择信号部分212，表示为多个低控制比特216(即选择时钟信号152的“0”)和多个高控制比特220(即选择相位延迟时钟信号156的“1”)，反映了复用器所接收的相位选择信号160(图1)的一部分，如上所述。本领域技术人员将知道，调相信号144包含多个值相等的延迟部分224A-C。这些部分224 A-C与之前就图1所述的粗延迟168所引入的固定延迟一致。

[0015]再参照图1，抖动发生器128还包含相位滤波器，如锁相环(PLL)172，适合于测试仪104所采用的微小延迟生成技术。更具体地说，为了以数字方式注入抖动并施压于高速收发信机电路112以测量它对传输干扰的耐受性，测试仪104依赖于利用PLL 172的频率选择性性质的微小延迟生成技术。在运行中，PLL 172接收并过滤掉调相信号144的高频分量以生成输出信号136，而输出信号136如上所述是数据传输串行化器120的选择线的输入。因此，测试数据124进入数据串行化器复用器120作为输出信号136的函数，而输出信号136是调相信号144的高频滤波版本，由此将并行测试数据转换为高质量抖动串行模式116。本领域普通技术人员将知道，单个PLL 172可耦合至单个数据传输串行化器120，如图所示，或单个PLL 172可耦合至多个数据传输串行化器120(未示出)。前一个配置让每个数据传输串行化器120可以相互独立的工作，而后一个配置尽管节省能源，会导致每个数据传输串行化器120以相同方式抖动。

[0016]图3表示根据本发明的另一个抖动测试设置300。在高层面上，抖动测试设置300包括在运行上与至少一个DUT 308通信的高速测试仪304。抖动测试设置300和图1的抖动测试设置100之间的不同之处在于，图3的高速测试仪304具有由软件模拟sigma-delta调制器316生成的相位选择信号312。为了便于说明，图3的高速测试仪304的所有其他部件可以与图1的高速测试仪104的相应各个部件相同或相似。也就是说，图3的高速测试仪可包含数据传输串行化器314，用于从任意测试数据320生成高速刺激模式318以响应来自抖动发生器328的相位滤波输出信号324，抖动发生器328包含与从时钟信号复用器340输出的调相信号336串联的PLL 332，时钟信号复用器340的输入为时钟信号334、相位延迟时钟信号348、以及相位选择信号312。除了模拟sigma-delta调制器316会导致的操作中的任何差异之外，高速测试仪304的操作可与上述就图1的高速测试仪104所述的相同。

[0017]在所示实施例中，模拟sigma-delta调制器316包含循环存储器352，循环存储器352存储各个控制比特356的序列，用于在复用器340的两个输入(即时钟信号344和相位延迟时钟信号348)之间按顺序以高速(如100MHz-200MHz)进行选择，从而按照以上就图1和图2所述的方式生成调相信号336。在本实施例中，循环存储器352的内容(如控制比特356)根据sigma-delta调制选择。更具体地说，为了生成相位选择信号312，在软件中模拟sigma-delta调制器，如图4中所示的sigma-delta调制器400。此sigma-delta调制器400的输入x[n]是定作目标的所需相位调制信号。它可以是DC信号(如延迟小于当前技术的最小延迟)、正弦波信号或任何任意慢速变化的信号。输入信号x[n]的最大频率等于sigma-delta调制器400的带宽。sigma-delta调制器400通常包含将多比特量化器408的输出送到误差调制器412的反馈回路404。有关sigma-delta转换的更多信息，本领域技术人员可参考S.R.Norsworthy，R.Schreier，G.C.Temes，editors，Delta-Sigma数据 转换：理论、设计和模拟，New York；IEEE Press，1997，通过引用完整地结合到本文中。

[0018]在软件中模拟sigma-delta调制器400时，它生成包含原始输入信号x[n]和不需要的高频量化噪声的1比特输出波形。通过使sigma-delta调制器400的带宽匹配PLL 332的带宽，确保不需要的高频量化噪声位于PLL的抑止带，并因此不会通过PLL被传送到相位滤波输出信号324中。例如，由于大部分PLL具有二级相位响应，因此只需要在软件中模拟二级sigma-delta调制器。如果使用更高级PLL，可模拟匹配级的sigma-delta调制器。美国专利申请序号09/844,675中提供了使用循环存储器如循环存储器352模拟sigma-delta调制信号的说明。应该注意，如果可以容忍硬件障碍，可以使用完全合格的sigma-delta调制器(如图4中所示的sigma-delta调制器400)来替代循环存储器352。还应该注意，可以使用非循环存储器替代循环存储器352。在这种情况下，控制比特的重复序列(如图3中所示的比特序列356)可以互相串联在串行(或其他)存储器(未示出)中存储许多次。

[0019]时钟信号344的频率和循环存储器352的触发器358的时钟频率可以相同也可以互不相同。在它们相同的情况下，最小频率将由PLL 332的相位响应的带宽和所用sigma-delta调制器的质量决定。如果时钟频率太低，sigma-delta调制器的过抽样率将会低，并且相位信号(如正弦波)的质量会受到影响。相反，如果时钟频率高，编码信号的质量会提高，但图3中延迟360的最大大小会减小。因此，对于此方法，在延迟调制范围和延迟调制质量之间有一个折衷。(图7表示根据本发明制作的可减轻这种状况的备选测试仪700的实施例，如下文详细论述。)在备选实施例中，时钟信号344和循环存储器352的触发器358的频率可以互不相同。但是，它们需要同步。

[0020]参照图5，同时参照图3，图5简要说明了使用根据本公开制作的测试仪(如图3中的测试仪304)的重要优点。图5说明相位滤波信号(如图3中的相位滤波信号324)的示例前沿500。在此实例中，循环存储器352的控制比特356(图3)使用sigma-delta调制编码DC信号。也就是说，在软件中使用恒定输入信号模拟sigma-delta调制器。由于在通过恒定输入信号模拟时，sigma-delta调制器会表现出声音行为，在模拟阶段必须谨慎以确保所有输出谐波被PLL 332的频率响应充分抑制。如图所示，相位滤波信号324的前沿500(和后沿[未示出])表现出相对于相应未延迟前沿508的延迟504，该延迟是从未延迟前沿508到可使用当前技术实现的最小硬件延迟所延迟的硬件延迟信号520的前沿516的最小硬件延迟512的分数。显然，模拟的sigma-delta调制允许实现远远短于最小硬件延迟512的延迟(延迟504)。

[0010]接下来参照附图6，此图表示根据本公开制作的另一个高速抖动测试仪600。鉴于以上就图1和图3分别描述的测试仪104、304显示为每个只包含发射端口，图6中的测试仪600同时具有发射端口604和接收端口608，允许对高速收发信机(未示出)进行环回测试。更具体地说，DUT(未示出)的高速串行发射端口612发送串行数据流(以箭头616表示)到测试仪600的接收端口608。在所示实施例中，接收端口608包含用于恢复串行数据流616的计时的时钟恢复单元(CRU)620，以及用于去串行化串行数据流616至低频并行总线628的去串行化器624。此并行总线628循环连接到发射端口604处的数据传输串行化器632。在并行总线628上回送的信号比环回高速串行数据流616更不容易出错。

[0022]在其发射端口侧，测试仪600的数据传输串行化器632由抖动发生器636驱动，该抖动发生器可分别与图1、3和7中的抖动发生器128、328、700中的任一个相同或相似。分别像图1和3中的数据传输串行化器120、314一样，数据传输串行化器632输出高速抖动刺激模式(以箭头640表示)以输入DUT。抖动注入可分别以与图1和3中的测试仪104、304相同的方式应用于数据传输串行化器632。

[0023]本领域的技术人员应该清楚，测试仪600的环回不同于传统环回。通过从DUT发射端口612恢复时钟计时并完全去串行化高速串行数据流616，测试仪600完全分离了DUT发射性能与DUT接收性能。DUT接收端口644看到的是带有控制抖动轮廓的标称良好信号。因此，这一测试阶段的失败将仅仅归因于DUT接收端口644而不是DUT发射端口612。时钟计时恢复还允许测试仪600与DUT异步运行(当然，包括同步运行)。取决于应用，经常会需要测试两种操作模式(即同步和异步)的能力。

[0024]图7表示根据本公开制作的多比特抖动发生器700，它使用多比特控制数据708而不是图1、3、6分别所示的抖动发生器128、318、636的单比特控制数据生成相位滤波抖动信号704。本领域普通技术人员很容易理解，多比特抖动发生器700可用于测试仪104、304、600中的任何一个以替代相应的单比特抖动发生器128、328、636。

[0025]驱动抖动发生器700的多比特字符是具有两个(二进制)以上输入的复用器712。因此，需要多于单个比特才能从输入中进行各个选择。在所示实施例中，复用器712表示为具有四个输入，即时钟信号716和三个延迟的时钟信号720A-C。这样，每个选择需要控制数据708的两个比特。在备选实施例中，复用器712的输入数据可多于或少于四个，而控制数据708包含用于每个选择的适当数量的控制比特。

[0026]延迟时钟信号720A-C可以任何适当的方式来生成。例如，在所示实施例中，延迟时钟信号720A-C使用延迟724A-C的级联来创建，延迟724A-C中的每一个与图1中的延迟168相似。延迟724A-C的值可以全部相同或每个至少与其他一个不同。在备选实施例中，延迟724A-C不需要级联，而是互相并行配置。此外，应该注意，虽然控制数据708显示为驻留在循环存储器中，并非必须如此。例如，可以使用任一个上述备选方案将控制数据708传递到复用器712。控制数据708可使用上述单比特方案中使用的相同方法来生成。对于多比特抖动发生器的模拟sigma-delta调制器实施例，主要差别在于在软件中模拟的是多比特sigma-delta调制器，而不是单比特sigma-delta调制器。

[0027]以上公开并在附图中说明了示范实施例。本领域技术人员会理解，可以对本文具体公开的实施例进行各种变更、省略和添加，只要不背离本发明的精神和范围。

Claims (28)

1.一种高速数字测试仪，包含：

抖动发生器，其包含：

配置为接收第一时钟输入信号和第二时钟输入信号的复用器，所述第二时钟输入信号相对于所述第一时钟输入信号相移一个延迟，所述复用器具有复用器输出和复用器选择端口；

可操作地连接至所述复用器输出的相位滤波器；以及

与所述复用器选择端口有效通信并配置为生成相位选择信号以不断在所述第一时钟信号和所述第二时钟信号之间进行选择的相位选择信号发生器。

2.如权利要求1所述的高速数字测试仪，其中所述延迟在多个高速测试中的每一个期间是恒定的。

3.如权利要求2所述的高速数字测试仪，其中所述延迟是可编程的，从而允许所述延迟在所述多个测试中变化。

4.如权利要求1所述的高速数字测试仪，其中所述相位选择信号具有低频分量和高频分量，并且所述相位滤波器具有通带选择用于通过所述低频分量并阻止所述高频分量。

5.如权利要求1所述的高速数字测试仪，其中所述相位滤波器包含锁相环(PLL)。

6.如权利要求1所述的高速数字测试仪，其中所述相位滤波器具有滤波器输出，且所述数字测试仪还包含具有可操作地与所述滤波器输出通信的串行化器选择端口的并行数据串行化器。

7.如权利要求6所述的高速数字测试仪，其中所述数据串行化器包含多个数据输入端口，且所述测试仪还包含去串行化器，该去串行化器具有分别与所述串行化器的相应所述多个数据输入端口通信的多个数据输出端口。

8.如权利要求7所述的高速数字测试仪，其中所述去串行化器配置为接收具有时钟计时的串行数据流，且所述测试仪还包含用于从串行数据流恢复时钟计时的时钟恢复单元。

9.如权利要求1所述的高速数字测试仪，其中所述相位选择信号发生器包含循环存储器。

10.如权利要求9所述的高速数字测试仪，其中所述循环存储器包含由模拟sigma-delta调制器生成的复用器控制数据。

11.如权利要求1所述的高速数字测试仪，其中所述相位选择信号发生器包含sigma-delta调制器。

12.如权利要求1所述的高速数字测试仪，还包含粗延迟，配置为延迟所述第一时钟输入信号所述延迟，以创建所述第二时钟输入信号。

13.如权利要求1所述的高速数字测试仪，其中所述复用器接收至少三个不同定相的时钟输入信号。

14.如权利要求13所述的高速数字测试仪，其中所述相位选择信号发生器包含多比特宽循环存储器。

15.如权利要求13所述的高速数字测试仪，其中所述复用器配置为接收N个不同定相的时钟输入信号，并且所述数字测试仪还包含具有用于创建所述N个不同定相时钟输入信号的序列的N-1个粗延迟元件。

16.一种生成高速抖动测试模式的方法，包括：

生成快速变化的相位信号，其包含低频相位信号和至少一个高频分量；

过滤所述快速变化的相位信号以创建基本上缺失所述至少一个高频分量的滤波相位信号；以及

将并行数据串行化为所述滤波相位信号的函数，以创建高速抖动测试模式。

17.如权利要求16所述的方法，其中生成所述快速变化的相位信号的步骤包括从多个不同定相的时钟信号中轮流选择。

18.如权利要求17所述的方法，其中从所述多个不同定相的时钟信号中轮流选择的步骤使用相位选择信号执行。

19.如权利要求18所述的方法，还包括生成所述相位选择信号的步骤。

20.如权利要求19所述的方法，其中生成所述相位选择信号的步骤包括触发循环存储器。

21.如权利要求20所述的方法，其中生成所述相位选择信号的步骤包括触发多比特宽循环存储器。

22.如权利要求16所述的方法，其中生成所述快速变化的相位信号的步骤包括根据循环sigma-delta调制在时钟信号和延迟时钟信号之间进行选择。

23.如权利要求16所述的方法，其中过滤所述快速变化的相位信号的步骤包括将所述快速变化的相位信号输入锁相环。

24.一种测试具有串行接收端口和串行发射端口的被测装置的方法，生成包含低频相位信号和至少一个高频分量的快速变化的相位信号，包括：

生成快速变化的相位信号，其包含低频相位信号和至少一个高频分量；

过滤所述快速变化的相位信号，以创建基本上缺失所述至少一个高频分量的滤波相位信号；

将多个数据输入端口上的并行数据串行化为所述滤波相位信号的函数，以创建串行测试模式；

将所述串行测试模式输入被测装置的串行接收端口；

从被测装置的串行发射端口接收串行数据信号；

将所述串行数据信号去串行化为并行数据，以创建去串行化的数据信号；以及

将所述去串行化的数据信号重新串行化以输入被测装置的串行接收端口。

25.如权利要求24所述的方法，其中生成所述快速变化的相位信号的步骤包括从多个不同定相的时钟信号中轮流选择一个时钟信号。

26.如权利要求24所述的方法，其中过滤所述快速变化的相位信号的步骤包括将所述快速变化的相位信号输入锁相环。

27.如权利要求24所述的方法，其中所述串行数据信号包含时钟计时，并且所述方法还包括从所述串行数据信号接收所述时钟计时的步骤。

28.一种测试具有串行接收端口和串行发射端口的被测装置的方法，包括：

使被测装置能在其串行发射端口上发射串行数据信号；

从被测装置的串行发射端口接收所述串行数据信号；

将所述串行数据信号去串行化为并行数据；

将所述并行数据输入串行化器的多个数据输入端口；

生成快速变化的相位信号，其包含低频相位信号和至少一个高频分量；

过滤所述快速变化的相位信号以创建基本上缺失所述至少一个高频分量的滤波相位信号；

将所述多个数据输入端口上的数据串行化为所述滤波相位信号的函数，以创建串行测试信号；

将所述串行测试信号输入被测装置的串行接收端口；以及

使被测装置能对比接收的信号与所述串行数据信号。

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