CN1428749A - 控制和监视信号传输系统 - Google Patents

Abstract

主站输出部分改变其中控制数据信号处于低于电源电压Vx但高于在电路的其他部分中的高电平信号的电平(高电势低电平)的周期与其中所述控制数据信号处于电源电压Vx电平的下周期间的占空因数，以便根据在每个时钟周期中从控制器输入的控制数据信号中的每个数据值，将控制数据信号转换成串行脉冲电压信号并将所述电压信号输出到数据信号线D+和D－。

Description

控制和监视信号传输系统

技术领域

本发明涉及一种控制和监视信号传输系统，以及更具体地说，涉及一种控制和监视信号传输系统，其中将来自控制器的并行控制信号转换成串行信号，将串行信号传送给远程装置并在受控装置中串-并行转换以驱动该装置，串-并行转换用于检测该装置的状态的传感器部分的监视信号并提供给该控制器，以及将控制信号叠加在时钟信号上，在该时钟信号上还叠加电源信号，另外，将这些监视信号叠加在这些信号上。

背景技术

在自动控制领域中，广泛使用一种技术，其中将控制信号从诸如顺序控制器、可编程控制器、或计算机的控制器传输到多个远程受控装置(如，电动机、螺线管、电磁阀、中继器、半导体闸流管等等)，用于驱动和控制他们以及将监视信号从检测装置的状态(簧片开关、微动开关、按钮开关的开/关状态)的传感器传输到该控制器。

存在与上面描述的技术有关的问题，因为许多线，包括电源线、控制信号线以及地线均被用来将控制器与受控装置以及该控制器与传感器相连，因此，在高密度元件布局中提供布线变得日益困难而且减小了布线空间并且与当今受控装置的小型化呼应造价很高。

已经提出了两种方法：“Method for signal serial-parallelconversion”(日本专利申请序列号Sho62(1987)-229987)以及“Serial transmission system for parallel sensor signals”(日本专利申请序列号No.Sho62(1987)-247245)。根据这些方法，一个(1位)控制信号(或传感器信号)能叠加在包括电源的一个时钟信号线的每个时钟上，从而允许实现传输系统，其中降低了控制器与受控装置以及该控制器与传感器之间的布线。

根据另一种方法，“Control and supervisory signal transmissionmethod”(日本专利申请序列号No.Heil(1989)-140826)，将输入单元和输出单元连接到主站并且将主站输出叠加在电流信号上的时钟信号到公用数据信号线上，从而用一种简单的结构实现控制器与受控装置以及该控制器与传感器间的高速双向信号传输。即，传输系统能用较少线来构成，能降低布线的成本，能简化各单元间的连接配置，以及可灵活地给各单元分配地址，因此可删除该单元或添加到任何位置。

根据上面描述的现有技术的配置，能在控制器和受控装置间以及该控制器与传感器间提供高速双向信号传输。将由该控制器提供给受控装置的信号(以下称为控制信号)以及由传感器提供给该控制器的信号(以下称为监视信号)输出到公用数据信号线上。因此，不能手同时传输这两种信号。相反，能互斥地传输他们。必须为该公用数据信号线提供传输该控制信号期间的时间周期以及传输该监视信号期间的单独的时间周期。

另外，尽管电源被叠加在在公用数据信号线上传输的时钟信号上，该线传输大部分的时钟。因此，限制了在该公用数据线上传输的平均功率。如果能尽可能地增加可传输的平均功率，可消除两条电源线(24V和0V)以及可增加两条公用数据信号(D+和D)的长度，从而允许传输控制信号到或从在受控装置中的位置获得监视信号，在该受控装置中可用的布线空间很小。

发明内容

本发明的一个目的是提供一种控制和监视信号传输系统，该系统将由具有预定占空因数的二进制信号组成的第一和第二信号和电压信号叠加在时钟信号上，将能传输大的平均功率的电源叠加在该时钟信号上，以及将由电流信号组成的监视信号叠加在该时钟信号上。

根据本发明，一种控制和监视信号传输系统包括控制器以及多个受控装置，每个受控装置包括受控部分以及用于监视该受控部分的传感器部分。该系统将控制器提供的控制信号在公用数据信号线上传输给在多个受控装置中的控制部分并且还将传感器的监视信号传输给该控制器。另外，它还包括连接到该控制器的主站以及数据信号线以及与多个控制装置有关的并连接到该数据信号线和相关控制装置的多个子站。

根据本发明，控制和监视信号传输系统进一步包括在主站中的定时生成装置，用于生成瑟预定周期的时钟同步的预定定时信号、主站输出部分、以及主站输入部分。在定时信号的控制下根据在每个时钟周期中的控制数据信号的每个数据值，该主站输出部分改变由该控制器提供的控制数据信号处于比电源电压电平低但比在该电路的其他部分中的高电平信号高的电平的周期(“高电势低电平”周期)与该控制数据信号处于电源电压电平的下周期间的占空因数以将该控制数据信号转换成串行脉冲电压信号并将其提供到该数据信号线上。主站输入部分在该定时信号的控制下检测叠加在每个时钟周期在经该数据信号线传输的串行脉冲电压信号上的监视数据信号以便从串行监视信号抽取数据值，并将所抽取的数据值转换成监视信号并输入到该控制器中。多个子站的每一个具有子站输出部分和子站输入部分。该子站输出部分在定时信号的控制下识别在每个时钟周期中的串行脉冲电压信号不处于该电源电压电平(“高电势低电平”)的周期与该信号处于电源电压电平的下周期间的占空因数以便从该控制数据信号抽取每个数据值并将包括在数据值中的、与该子站相关的数据值提供给其相关的受控单元。子站输入部分根据与其相关的传感器的值在定时信号的控制下生成监视数据信号并将其叠加在串行脉冲电压信号的预定位置作为监视信号数据值。

根据本发明的控制和监视信号传输系统，由该控制器提供给受控部分的控制信号是预定占空率的二进制(电源电压电平以及“高电势低电平”)信号以及将由传感器提供给该控制器的监视信号检测为存在或不存在电流信号。这允许时钟信号叠加在该控制信号和监视信号上并消除对电源线的需要。因此，能实现在控制器和受控部分间以及在控制器与传感器间的高速双向信号传输。另外，控制信号和监视信号能被输出到公用数据线上并双向和同步传输。另外，能为子站提供足够的电源而不需要电源线。因此，能消除提供用于在该公用数据线上传输控制信号和监视信号的单独周期的需要以并与常规速率相比，能使该信号传输率加倍。另外，通过增加能被传输的平均电压，能省略该电源线，以及能延长仅用于该公用数据线的部分，以及能将该控制信号传输到该受控装置的小的布线空间以获得该监视信号。

附图说明

图1表示根据本发明的基本结构；

图2表示根据本发明，描述信号传输的图；

图3表示根据本发明的基本结构；

图4表示根据本发明的基本结构；

图5表示示例性主站的基本结构；

图6表示在图5中所示的主站中的信号的波形图；

图7表示示例性子站输出部分的结构；

图8表示在图7所示的子站输出部分中的信号的波形图；

图9表示示例性子站输入部分的结构；

图10表示在图9所示的子站输入部分中的信号的波形图；

图11表示根据本发明的另一基本结构；

图12表示根据本发明的另一基本结构。

具体实施方式

图1、3和4表示根据本发明的基本结构。图2表示根据本发明，描述信号传输的图。具体来说，图1表示本发明的一种控制和监视信号传输系统的结构，图3表示在该系统中的主站的结构，以及图4表示在该系统中子站的结构。

如图1所示，控制和监视信号传输系统包括控制器10以及多个受控装置12，每个受控装置包括受控部分16和用于监视该受控部分16的传感器部分17。该控制器10可是顺序控制器、可编程控制器、计算机等等。该受控部分16和传感器部分17被称为受控装置12。该受控部分16可是组成该受控装置12的任何一种元件，如激励器、(步进)电动机、螺线管、电磁阀、中继器、半导体闸流管、灯。传感器部分17根据与其相关的受控部分16来选择。它可是簧片开关、微动开关、按钮开关并输出开/关状态信号(二进制信号)。

控制和监视信号传输系统将来自该控制器10的输出单元102的控制信号经由多个受控装置12共享的数据信号线传输到该受控部分16，并且也将来自该传感器部分17的监视信号(传感器信号)传输到该控制器10的输入单元101。如图1所示，从该控制器10输入和输出的控制信号和监视信号是多位并行信号。另一方面，经该数据信号线传输的控制信号和监视信号是串行信号。主站13执行控制信号的并-串行转换以及监视信号的串-并行转换。该数据信号线包括第一和第二数据信号线D+和D-。第数据信号线D+和第二数据信号线D-间的间隙被用于提供电源电压Vx、时钟信号CK以及控制和监视信号的同步双向传输，这将在以后描述。

在该例子中，不提供用于将电源电压Vx提供给多个子站11的每一个和本地电源的电源线P(24伏电源线以及0伏电源线)。通过使用叠加在时钟信号上的电流信号来向多个子站提供电源，这将在以后描述。该电源信号的功率电容足以使每个子站11正常操作。

为实现这种信号传输，该控制和监视信号传输系统包括主站13以及多个子站11，如图1所示。将主站13连接到控制器10以及数据信号线。多个子站11与多个受控装置12有关并在任何位置被连接到该数据信号线和相关的受控装置12上。多个子站11的每一个包括子站输出部分14以及子站输入部分15。子站输出部分14和子站输入部分15被称为子站11。子站输出部分14和子站输入部分15分别与受控部分16和传感器部分17有关。如图1所示，从该子站输入部分15输入和该子站输出部分14输出的控制和监视信号是多位并行信号。子站输出部分14执行控制信号的串-并行转换以及子站输入部分15执行监视信号的并-串行转换。

主站13包括定时生成装置132、主站输出部分135以及主站输出部分139，如图3所示。尽管在图3中只示出了一个主站输入部分139以及一个主站输出部分135，但也可能提供n个(n≥1)个主站输入部分139以及m(m≥1)个主站输出部分135。相应地也可以提供m个子站输出部分14和n个子站输入部分15。

主站13包括振荡器(OSC)131、定时生成装置132以及主站地址设置装置133。定时生成装置132基于该振荡器131的振荡输出生成与预定周期的时钟CK同步的预定定时信号。定时生成装置132将电源电压Vx叠加在生成的时钟CK上。为此，定时生成装置132包括用于在预定的、固定电平生成电源电压Vx的电源部分1313。50％的占空因数可被用来在一个时钟CK的前半部分期间提供”高电势低电平”以及在该时钟CK的后半部分期间提供该电源电压Vx电平。包括该电源电压的该时钟CK经过电平转换，然后输出到终端13a和13b并提供给该第数据信号线D+以及该第二数据信号线D-，这将在以后描述。换句话说，它以这两条数据信号线间的相对电位差被输出。

包括从该定时生成装置132输出的电源电压的时钟CK实际上被输入到主站输出部分135。主站输出部分135包括控制数据信号生成装置136和线路驱动器137。输出数据部分134保存由该控制器10提供的并行控制数据信号并将它们转换成串行数据串输出。控制数据信号生成装置136将来自该输出数据部分134的串行数据串中的每个数据值叠加在包括该电源电压的时钟CK上。在图3中与主站输出部分135分开绘制的输出数据部分134也可被视为包括在主站输出部分135中。来自该控制数据信号生成装置136的输出经线路驱动器137被提供在第一和第二数据信号线D+和D-上，其中线路驱动器137是输出电路。

如图2所示，主站输出部分135在定时信号的控制下根据在时钟CK的每个周期中的控制信号中的数据值，改变由该控制器10提供的控制数据信号不是处于预定电源电压Vx电平的周期与该信号处于该预定电源电压Vx电平的下周期间的占空因数以便将该控制数据信号转换成串行脉冲电压信号并将其提供到数据信号线上。

不同于电源电压Vx的电平低于该电源电压(按绝对值来说)并高于在该电路的剩余部分中的高电平信号(按绝对值来说)。它可是如”高电势低电平”。如果Vx＝24V，该“高电势低电平”可能是如19V。这大大地超过在该电路的剩余部分(如CMOS逻辑电路部分)中的5V的CMOS高电平信号。该时钟的高和低电平间的电势差是为5V的脉冲电压。因此，中间值(21.5V，当D-被用作基准电平时)可被用作阀值来将该电平与电源电压电平区别开来。换句话说，电势差Vs等于在该电路的剩余部分(如CMOS逻辑电路部分)中的CMOS逻辑振幅。因此，该串行脉冲电压信号可被视为通过电平移动具有50％的占空因数和电势差Vs的时钟并根据该控制数据信号在该时钟上执行脉宽调制而生成的信号。如果该脉宽调制的时钟在高电势被限幅，则由所传输的平均功率提供的平均电源电压等于约为该振幅的中间值-21.5V，如图2中的另一长的和短的虚线所示。因此，足以使多个子站11的每一个正常操作的功率可被提供给该子站而不使用上面所述的电源线P。

为按以上所述改变在该数据信号线上的串行脉冲电压信号，可使用两种方法。在第一种方法中，第数据信号线D+的电势根据该控制数据信号的值在为最高电势的电源电压Vx＝24V和为“高电势低电平”的19V间被改变以及第二数据信号线D-的电势被保持在地电平。另外，第一数据线D+的电势可在0V和-5V间改变以及第二数据线D-的电势可被保持在为最低电势的-24V。在第二种方法中，第数据信号线D+的电势被保持在为最高电势的地电平以及第二数据信号线D-的电势根据该控制数据信号值在为最低电势的电源电压Vx＝24V和为“高电势低电平(具有高绝对值的低电平)的-19V间改变。另外，第数据信号线D+的电势可被保持在最高电势，+24V，以及第二数据信号线的电势D-可在+5V和0V间改变。图6表示根据该例子的波形。在这两种方法的任何一个中，第一和第二数据线D+和D-的电势间的相对差如上所述。

在现有技术中也已经使用24V的电源电压。然而，在现有技术中，调幅控制信号的振幅是12V和0V。因此，由现有技术的时钟负载的平均功率提供的平均电源电压是12V或更低。因此，如果在现有技术中消除电源线P，不限制该子站11的数量，则并非所有的子站11都有操作。因为限制子站11的数量是不切实际的，则不可避免要提供电源线P。

在图2中，当在控制数据信号的数据值为“0”时，主站输出部分135使该时钟的前3/4周期为高电势低电平以及该时钟的剩余1/4周期为电源电压Vx电平。当在该控制数据信号中的数据值为“1”时，它使该时钟的前1/4周期为“高电势低电平”以及该时钟的剩余3/4周期为电源电压Vx电平。即，它根据在该控制数据信号中的数据值来改变该时钟的占空因数。因此，主站输出部分135将并行控制数据信号转换成串行脉冲电压信号并将其提供到该数据信号线上。例如，如果在该控制数据信号中的数据值为“0011”，该控制数据信号生成装置136的输出将如图2所示(以后将描述不包括监视信号外的信号)。将地址指定给该时钟CK的每个周期。

有关第一和第二数据信号线D+和D-的信号被采用到该主站输入部分139中。主站输入部分139包括传输线分压器电流电路1312、监视信号检测装置1311、以及监视数据抽取装置1310。监视信号检测装置1311与该传输线分压器电流电路1312合作来捕获在该第一和第二数据信号线D+和D-上的电流信号、检测叠加在这儿的监视数据信号(电流信号)，并输出它。监视数据抽取装置1310使所检测的输出与由该定时生成装置132提供的并包括该电源电压的时钟CK同步，并输出波形信号。该输入数据部分138将由该检测的监视数据信号组成的串行数据串转换成并行监视数据信号并输出他们。在图3中分开画的输入数据部分138可被视为包括在主站输入部分139中。

如图2所示，主站输入部分139在定时信号的控制下检测在数据信号线上叠加在串行脉冲电压信号上的监视数据信号作为在该时钟的每个周期中存在或不存在电流信号Is＝(Ip+Iis)。它将从该串行监视信号抽取的每个数据值转换成监视信号并输出结果信号给控制器10。因此，如果在该监视数据信号中的数据值是“0101”，例如，从该监视信号检测装置1311的输出(检测电流)将如图2所示。符号IP表示在图5中的传输线分压器电流电路1312的恒定电流(20mA)，Ith表示在图5中的监视信号检测装置1311的阀值电流(35mA)，以及Iis表示监视数据信号(30mA)，这将在以后描述。Ith是Is和Ip间的中间值。

因为递送给多个子站11的控制信号是按串行信号(串行脉冲电压信号)从该单个主站13经数据信号线被传输，如上所述，地址计数被用于该递送。可预先知道将被发送(递送)给子站11的控制数据信号的数据块的总量。向所有控制数据信号的每个数据块分配地址。每个子站11从该串行脉冲电压信号抽取时钟CK并计算时钟。如果子站遇到该单个地址或分配给它应当接收的控制数据信号的数据的多个地址，它将在该串行脉冲电压信号中的数据捕获为控制信号。该最终地址被分配给主站13，用于生成结束信号。

为确定地址计数的开始和结尾，生成开始和结尾信号。在输出串行脉冲电压信号前，通过使用定时生成装置132，主站13生成开始信号并将其提供在第数据信号线D+上。开始信号比该时钟信号CK的一个周期长以便与控制信号区别开来。主站地址设置装置133保存由该主站13指定的地址。主站13计算从该串行脉冲电压信号抽取的时钟CK直到它抽取到指定给它的地址为止，然后将结束信号输出到第数据信号线D+上。结束信号比该时钟信号CK的一个周期长但比开始信号短。

如图4所示，子站输出部分14包括电源电压生成装置(CV)140、线路接收器141、控制数据信号抽取装置142、子站地址设置装置143、地址抽取装置144以及输出数据部分145。

电源电压部分(CV)140在来自该数据信号线的固定电平上生成电源电压。即，通过使用已知的装置来提供稳定的输出Vcg(17V)和Vcp(24V)，使在第一和第二数据信号线D+和D-上的电压平滑和稳定。当输出Vcp(24V)被用作基准电压时，输出Vcg(19V)变成5V电源电压(等于Vcc)。电源电压被用来电驱动与该子站输出部分14以及相关受控装置12的受控部分16有关的低功耗电路(如LED显示电路)。即，未示出的电源电压生成部分140向该受控部分16提供电源。

输入电路的线路接收器141在第一和第二数据信号线D+和D-捕获信号并将其提供给该控制数据信号抽取装置142。该控制数据信号抽取装置142从该信号抽取控制数据信号并将其提供给地址抽取装置144和输出数据部分145。子站地址设置装置143保存指定给该子站输出部分14的地址。该地址抽取装置144抽取与保存在子站地址设置装置143中的地址匹配的地址并将其提供给输出数据部分145。当该地址从该地址抽取装置144输入时，输出数据部分145输出正在第一和第二数据信号线D+和D-上传输的、目前被保存到相关受控部分16作为并行信号的(串行)信号中的一个或多个数据值。即，输出数据部分145在该控制信号上执行串并行转换。

如图2所示，子站输出部分14在定时信号的控制下识别在每个时钟周期中该串行脉冲电压信号处于不同于电源电压电平的电平(高电势低电平)的周期与该信号处于电源电压Vx电平的下周期间的占空因数。因此，它从该控制数据信号抽取每个数据值并将包括在数据值中与该子站相关的数据值提供给其相关的受控部分16。例如，当该时钟的前3/4周期处于“高电势低电平”，抽取数据值“0”作为该原始控制数据信号数据值。当1/4周期处于“高电势低电平”，抽取“1”作为原始控制数据信号值。因此，如果串行脉冲电压信号如图2所示，抽取控制数据信号数据值“0011”。子站输出部分14将在数据值中与该子站11相关的数据提供给与其相关的受控部分16。

子站输入部分15包括电源电压生成装置(CV)150、线路接收器151、控制数据信号抽取装置152、子站地址设置装置153、地址抽取装置154、输入数据部分155、监视数据信号生成装置156以及线路驱动器157，如图4所示。

如可从图4所看到的，从电源电压生成装置150开始到地址抽取装置154的部件的结构和操作与从电源电压生成装置140开始到地址抽取装置144的部件的结构和操作基本相同。如以上描述的电源电压生成装置140，电源电压生成装置150生成固定电平的电源电压，从第一和第二数据信号线D+和D-输出Vcg(19V)和输出Vcp(24V)，用于电驱动组成子站输入部分15和相关受控装置12的传感器部分17。

输入部分155保存由从与其相关的传感器部分17提供的一个或多个(位的)数据值组成的监视信号。当从该地址抽取装置154输入地址时，输入数据部分155以预定顺序输入它保存的一个或多个数据值给该监视数据信号生成装置156作为串行信号。即，输入数据部分155在该监视信号上执行并-串行转换。该监视数据信号生成装置156根据在该监视信号中的数据值输出监视数据信号。从该监视数据信号生成装置156输出的监视数据信号通过线路驱动器157提供到第一和第二数据信号线D+和D+上，该线路驱动器是输出电路。因此该监视数据信号被叠加在当前在第一和第二数据信号线D+和D-上的控制信号中的数据值上。即，监视数据信号被叠加在与该子站11有关的串行脉冲电压信号中的数据的位置上。换句话说，监视信号数据值被叠加在与该监视信号数据值地址相同的控制信号数据值上。

如图2所示，子站输入部分15在定时信号的控制下根据相关的传感器部分17的值产生由不同于该电源电压的两个值的电平组成的监视数据信号并将其叠加在串行脉冲电压信号中的预定位置上作为该监视信号的数据值。例如，如果在该监视数据信号中的数据值为“1”，生成监视数据信号并将其叠加在该时钟信号CK的一个周期中的预定位置上。如果该值为“0”，那么不生成和叠加监视数据信号。例如，如果在该监视数据信号中的数据值为“0101”，那么通过该线路驱动器157由该监视数据信号的叠加产生的监视信号检测装置1311的输出(检测电流)将如图2所示，这已经在前面描述过。

下面将参考图5至10来描述在该例子中从来自控制器10的控制信号的输出开始到该控制器10的监视信号的输入的特殊的装置和过程。图5表示主站13的示例性结构。图6表示如图5所示的主站13中的信号的波形图。图7表示子站输出部分14的示例性结构。图8表示在图7的子站输出部分14中的信号的波形图。图9表示子站输入部分15的示例性结构。图10表示在图9的子站输入部分15中的信号的波形图。在该例子中双向传输波形如图2所示。

首先描述主站输出部分135。在图5和6中，定时生成装置132输出开始信号ST、多个预定时钟CK信号以及结束信号END。例如，响应由该控制器10提供的预定命令(未示出)，输出(激励高)该开始信号ST。同样地，响应由该控制器10提供的另预定命令(未示出)的输入，禁用定时生成装置132。为将该开始信号ST与时钟CK区别开来，将该开始信号ST的输出持续时间设置为5t0，其中t0是该时钟CK的一个周期。分割从振荡器131输出的振荡频率以提供预定周期的时钟CK。如由输出Dck图所示，时钟CK的输出在开始信号ST后开始，与开始信号ST的下降沿同步。然后，输出多个时钟脉冲(地址)。为继续计数，定时生成装置132包括计数装置(未示出)。计数装置在开始信号ST的上升沿开始计数。当该计数装置输出的计数达到预定值时，则停止时钟CK的输出。继检测到预定数量的时钟CK脉冲(地址)后，则输出该结束信号END。为此，定时生成装置132包括比较装置(未示出)。比较装置将从该计数装置输出的计数与在该地址设置装置133中的地址集进行比较。如果它们匹配，则输出预定时间周期的结束信号END。为将该结束信号END与时钟CK区别开来，将该结束信号END的输出持续时间设置为1.5t0。该结束信号END复位该计数装置。为使与该结束信号END的输出端同步，重新开始该开始信号ST的输出以及重复上面描述的过程。在一个传输周期(从开始信号ST到下结束信号END)中传输的数据块的总量与最大地址值一致，该最大地址值是主站13的地址。一个数据块等于一个周期。

例如，如果地址(在该控制信号中的数据块的数量)是0至31，为32位并行数据的控制信号OUT0至OUT31(OUT0p至OUT31p)被从输出单元102提供到输出数据部分134。在这种情况下，输出数据部分134由具有该开始信号ST的结尾的32位寄存器形成为触发器，移动该控制信号OUT0至OUT31使与时钟CK同步并按那个顺序输出结果信号作为输出Dops。地址可是0至63、127、255，…。重新启动(更新)控制信号OUT0至OUT31的输入以使与开始信号ST同步。这允许将提供在信号线Pck上的结束信号END与在地址31完成处理控制信号数据同步。如图5所示，地址设置装置133从左关闭第一至第五个加权开关以产生高电平信号“111110”来设置地址31(该操作也应用到其他地址)。

根据在时钟基础上的控制信号OUT0至OUT31的数据值，输出Dops逼使到高电平(或“1”)或低电平(“0”)。用这种方法，提供如信号“0011….”。输出Dops被输入到控制数据信号生成装置136。开始信号ST和结束信号END也被输入到控制数据信号生成装置136。

定时生成装置132划分该振荡器131的振荡输出以产生具有高于该时钟CK的频率f0四倍的频率(4f0)的时钟4CK。控制数据信号生成装置136使用计数器(未示出)来数时钟4CK的数目。如果控制信号OUT0至OUT31的数值(信号Dops)是“1”，那么在时钟4CK的第一个周期期间向第一数据信号D+上提供”高电势低电平”信号以及在4CK的剩余三个周期期间提供高电平Vx。另一方面，如果该值为“0”，在时钟4CK的前三个周期期间提供“高电势低电平”信号以及在时钟4CK的剩余一个周期期间提供高电平Vx信号。用这种方法，控制数据信号生成装置136基于控制信号0UT0至OUT31在时钟CK上执行(PWM)调制。

传输线分压器电流电路1312包括晶体管T1和T2以及电阻R1至R4，连接如图5所示。传输线分压器电流电路1312提供恒定电流Ip给在该主站13中的元件。恒定电流IP的值通过适当地设置电阻器R1至R4的值被设置为如20mA。用这种方法在主站13中提供恒定电流Ip消除对将终端电阻连接到第一和第二数据信号线D+和D-的每一端的需要以及由于在该数据信号线上的寄生电容，防止该传输波形变圆。

电源电压Vx＝24V被从外部电源提供给该传输线分压器电流电路1312。外部电压值至少是振幅Vs(在该例子中是5V)，它可是在范围12V和24V间的电势。

控制数据信号生成装置136的输出是二进制信号(具有高电平5V以及低电平0V)并提供到单个信号线Pck上。提供到该信号线Pck上的信号被提供给线路驱动器137，然后提供到第一和第二数据信号线D+和D-上。该线路驱动器137由大晶体管Td形成，用于提供充电电流，这将在以后描述，并能低阻抗驱动。通过齐纳二极管ZD1(具有4.5V的击穿电压)将该线路驱动器137的输出的振幅限制到在范围0V到5V的值。线路驱动器137将在信号线Pck上的反信号提供到第二数据信号线D-上。第一数据线D+具有电源电压Vx＝24V。因此，在第一和第二数据信号线D+和D-间的信号是二进制信号(由电平Vx和“高电势低电平”构成。在第一和第二数据信号线D+和D-间，开始信号ST被规定为在电源电压Vx处的信号以及结束信号END被规定为“高电势低电平”信号。

下面将描述子站输出部分14。在图7和8中，在第一数据信号线D+上的信号被主要提供给线路接收器141。电源电压生成装置140是DC(直流电)-DC转换器，其使用公知装置来平滑和稳定在第一和第二数据信号线D+和D-上的电压以提供稳定的输出Vcg(19V)并使用二极管D0和电容器C0来产生输出Vcp(24V)。在第一和第二数据信号线D+和D-上设置脉宽调制的周期以便该输出Vcp能更好地维持24V电压。子站输出部分14(以及子站输入部分15)在输出Vcg(19V0和输出Vcp间的电压操作。

线路接收器141包括具有相同电阻值的分开的电阻R1和R2以及缓冲电路B。线路接收器141检测第一和第二数据信号线D+和D-间的电势差，更适当地说，是如上所述的脉冲电压的高和低电平间的电势差Vs。通过单独的电阻R1和R2将检测的电势差划分为两个信号，该电势差经该缓冲电路B输出。即，如果第一和第二数据信号线D+和D-间的电势并是24V，充电电容C0到该电势差，输出Vcp＝24V被提供给电阻R1的一端。24V的电压也被提供给电阻R2的一端。因此，在电阻R1和R2间没有电势差。另一方面，如果电势差改变到19V，则断开二极管D0，基于在第二数据信号线D-上的电势的电势Vcp通过电容C0被保持在24V。另一方面，在电阻R2的一端提供在第数据信号线D+上的19V的电势。在电阻R1和R2间提供的电势差5V被划分成两部分，以及结果值被输入到缓冲电路B。这些电势被整个移位以及作为基准电势的输出Vcp(24V)间的关系以及输出Vcg(19V)不改变。

正如从上述描述中所理解的，子站11是电路，其中在第一和第二数据信号线D+和D-间提供电容C0以及在电容C0侧D+端的终端和信号线D+间提供二极管D0。因此，在其中信号线D+和D-间的电势差等于电源电势Vx＝24V的周期中，充电电流经二极管D0从信号线D+流到信号线D-，从而充电该电容器C0以及驱动子站11和受控装置12的电路。另一方面，在电势差为(Vx-Vs)＝19V的周期期间，断开二极管D0，因此没有电容C0的充电电流从信号线D+流到信号线D-。在(Vx-Vs)周期期间，电容C0放电以便驱动子站11和受控装置12的电路以及如果提供的监视数据信号为“1”，例如，等于监视数据信号的值“1”的电流Iis被提供到信号线D-上。

假定将控制信号out0至out31(串行脉冲电压信号)叠加到时钟CK上，当上述电势差为24V时，该缓冲电路B输出高电平信号，否则则输出低电平信号。这是解调控制信号的数据值的信号“do”。这包含调相时钟CK。包括信号do的信号是基于该线路接收器141的输出产生的且被输入到预定正向计数器1432以及移位寄存器144中。信号d0的波形如图8中所示。这与基于该控制信号out0至out31的调制的PWM的时钟CK的波形相同。信号do的高电平值是5V。

在上面所述的过程前，开始信号ST也被检测为该信号do的高电平并输入到接通延迟定时器(on-delay timer)Ton中。该延迟被设置为3t0。即，输出st的上升沿被延迟3t0以及下降沿与起始信号ST同步。由于它们的高电平周期很短，因此输出st不出现在结束信号END和时钟CK中。输出st被提供给差动电路，差分信号在输出St的上升沿被输到该预定正向计数器1432和移位寄存器(SR)144中并用作用于复位它们的复位信号R。信号do(以及所抽取的时钟CK)也被输入到它们中。

在子站地址设置装置143的设置部分中设置指定给其子站14的地址0至3(在图7所示的例子中的地址0)。子站地址设置装置143的预定正向计数器1432通过在输出st的上升沿的差分信号被复位，然后开始计算在其上升沿抽取的时钟CK，并继续提供输出do同时该计数值与在设置部分1431中设置的地址匹配。即，使该信号为高电平以便与在前地址的周期中的该时钟CK的上升沿同步以及使该信号为低电平以便与在当前地址的周期中的时钟CK的上升沿同步。使地址0的信号为高电平以便与输出st的上升沿同步，如图8所示。为便于参考，在图8中用阴影部分表示用于地址4的信号。可以看出通过一个时钟来移位该定时。输出dc被提供给移位寄存器144。

另一方面，通过断开延迟定时器Toff将信号d1提供给输入信号do的装置。断开延迟定时器Toff仅延迟断开(低电平)期间的输出预定时间。即，它延迟输入do的下降沿并使上升沿与原始输入do同步。延迟时间被设置为/2t0。因此，在信号d1中，当控制数据信号的数据值是“1”时，在该时钟的前1/4周期中的信号d1的“高电势低电平”的断开周期太短而不出现(该信号仍然是高电平)。在信号d1中，当该数据值为“0”时，在该时钟的前3/4周期中的信号d1的“高电势低电平”的断开周期足够长来保持在那个电平。即，“高电势低电平”仅在(3/4-1/2)＝1/4周期中出现在信号d1中。

在该输出dc的高电平周期期间，移位寄存器144移位“1(或高电平)”以便与所抽取的时钟CK的上升沿同步。即，用那个顺序移位在该移位寄存器144的单元电路Sr1至Sr4中的“1”。因此，顺序地使移位寄存器144的输出dr1至dr4为高电平以便与该时钟CK的上升沿同步以及在该时钟CK周期保持在高电平直到下周期的上升沿。输出dr1至dr4被分别规定为D触发器电路FF1至FF4的时钟。

信号d1(即解调控制信号的数据值)被输入到均为输出数据部分145的触发器电路FF1至FF4。例如，触发器电路FF1获得并保持与输出dr1的上升沿同步的信号d1的值并输出它。在该例子中，它输出低电平信号。其他触发器电路FF2至FF4同样在那个时间捕获和保存信号d1的信号值以便输出它。因此，在地址0至3的控制信号的数据值“0011”被解调成信号out0至out3。

信号out0至out3被反转然后分别作为输出00至03经大的激励级晶体管T0至T3被输出给受控装置12的受控部分16以便控制负载L0和其他负载，激励级晶体管的发射极与电容C0相连。如前所述，电源从子站输出部分14提供给负载L0和其他负载。

下面将描述子站输入部分15。如从图4和图7的比较所看到的，在图9和10中从电源电压生成装置150至地址抽取装置154部分的结构与从电源电压生成装置140到地址抽取装置144部分的结构几乎相同。分配给子站输入部分15的地址与子站输出部分14的地址(即，在该例子中的地址0至3)是相同的。输入与抽取的控制信号数据块一样多(四个)的监视信号数据块。

输入数据部分155包括与分配的地址0至3的数量一样多的两个输入AND门的数量以及从AND门接收输出的OR门。输入到四个AND门中的是来自移位寄存器154的输出dr1至dr4，该移位寄存器是地址抽取装置154，如图9中所示。输出dr1至dr4被顺序地激励到高电平以便与该时钟CK的下降沿同步并在该时钟CK周期保持高电平(直到下周期的下降沿为止)，如前所述。因此，在输出dr1至dr4的高电平周期期间，四个AND门的每一个均打开以及监视信号in0至in3(基于由诸如开关SW0的传感器部分17的状态而定的信号“0”或“1”的输入的信号)经AND门从OR门按那个顺序被输出。监视信号in0至in3与在图7中的控制信号out1至out3一致。

来自该OR门的输出被输入到两个输入的NAND门1562。同时输入到NAND门1562的是来自反相器INV的输出，该输出是该信号do的反信号。NAND门1562构成监视信号生成装置156。在输出dr1至dr4的高电平周期期间，监视信号in0至in3采用值如“0101”，如图10所示。因此，在监视信号in0至in3被输出的周期期间，NADN门1562打开以便与该信号do的上升沿同步以及输出采用值“0101”的监视信号in0作为输出倾斜(output dip)。

经线路驱动器157，该输出倾斜经历电平转换，然后被提供给第一和第二信号线D+和D-。线路驱动器157包括晶体管T1和T2、二极管D以及电阻R3、R4以及Ris。经晶体管T1，该输出倾斜被输入到该大的晶体管T2中。即，如果监视信号为“1”，输出倾斜变为低电平以打开晶体管T2，从而使为监视信号的电流Iis流过第一和第二数据信号线D+和D-。这使是该监视信号的值“1”的电流信号Iis叠加在信号线D-上。晶体管T2适当地选择电阻R3、R4和Ris中的任何一个来限制流过它的电流。例如，该电流被限定到30mA(毫安)。

正如从上面的描述所理解的，在一个(抽取的)时钟do周期，从子站输入部分15提供的监视信号被叠加到第一和第二数据信号线D+和D-上。如前所述，在第一和第二数据信号线D+和D-间的电势差是(Vx-Vs)＝19V的一个周期期间，二极管D0被断开，否则从信号线D+到信号线D-的电容器C0的充电电流不会流动。因此，在充当电流和来自该主站13间没有冲突发生。

下面将描述主站输入部分139。回到图5和6，提供到第一和第二数据信号线D+和D-上的第一监视信号被输入到监视信号检测装置1311中，在此对其进行检测。检测信号被反转并输出为信号Diip。信号Diip呈现包含该监视信号的波形。在信号Diip中，与该监视信号数据的地址位置一致的监视数据位于地址位置中，一个地址位置在控制信号数据的地址位置之后。

主站输入部分139包括晶体管T3，以及齐纳二极管ZD1和ZD2以及作为监视信号检测装置1311的电阻R5、R6和R7，该晶体管T3是电流检测电路，检测在第一和第二数据信号线D+和D-上的电流中的变化并输出结果。具有4.5伏的击穿电压的齐纳二极管ZD1和电阻R5将信号的振幅限制到5V＝Vs。晶体管T3检测如图5中所示的电流Is。即，在信号线D+和D-间的电势差是(Vx-Vx)＝19V期间的周期中，如上所述，否则从信号线D+流到信号号D-的电容器C0的充电电流不流动，但检测电流Is流向监视信号检测装置1311。如果在该点上，监视信号是“1”，监视信号具有叠加在其上的电流Iis。因此，(恒定电流Ip＝20mA)+(电流Iis＝30mA)＝50mA作为监视信号检测电流Is流动。齐纳二极管ZD2在35mA或更高的电流击穿。这是用于检测电流Is的阀值。因此，由监视数据信号“1”提供的检测电流Is＝50mA使晶体管T3接通。当监视数据信号是“0”时，监视信号不具有叠加在其上的电流Iis。因此，恒定电流Ip(＝20mA)作为监视信号检测电流Is流动。因此，齐纳二极管ZD2不击穿以及监视数据信号“0”使该晶体管T3断开。

响应在校正器电阻R7中的电压降，为监视数据信号“1”的检测电流Is(＝50mA)被转换成电压信号并被输入到监视信号抽取装置1310。基于该检测电流Is通过反相器INV形成信号Diip并输入到监视数据抽取装置1310的RS触发器FF中。从时钟CK延迟一个周期的时钟信号Dick从定时生成装置132被输入到该RS触发器FF作为其时钟。因此，从该触发器输出的信号Diis在原始时钟CK后以及周期等于该时钟CK的1/4周期或3/4周期期间仅提供在一个周期的定时中的单触的监视信号值。信号Diis被输入到输入数据部分138中。

包括32位寄存器的输入数据部分138接收在预定位中的输入信号Diis，保存它直到输入新的数据值，然后输出它。为此，信号Dick被输入到输入数据部分138中，该信号Dick是从时钟CK延迟一个周期的时钟。这使得信号Diis在原始时钟CK的下周期中被用到输入数据部分138的寄存器中。最后，在地址0至31均为32位串并转换的并行数据的监视信号IN0至IN31(IN0i至IN31i)从输入数据部分138被输入到输入单元101中。因此，监视信号被输入为如“0101….，”。

本发明已经就其实施例描述过，在本发明的精神中可预料各种变化。

例如，在主站13中的线路驱动器137的结构可改变为如图11所示。图11仅示出了主站13的一部分。在图11中，形成线路驱动器137的晶体管Td从NPN晶体管被改变成PNP晶体管，代替在上面描述的实施例中使用的NPN晶体管。另外，在子站11(子站输出部分14和子站输入部分15)中的连接的极性也被改变成如图11所示。该结构提供与上面描述的实施例相同的优点。

子站输出部分14的结构可被改变成如图12所示。图12仅示出了子站14的一部分。在图12中，对数据信号线的正确连接是用实线表示的连接A。如果因为人为错误，它们是如用虚线表示连接B中的不正确连接，子站输出部分14可被损坏或变成不起作用。为保证不出现这种情况，在该子站输出部分14中提供极性转换器146。在该极性转换器146中的全波整流器SR将经连接B输入的信号转换成等于经连接A输入的信号的信号。这能保护子站输出部分14并确保在线路是象连接B那样的不正确连接的情况下子站输出部分14的正确操作。

这也能应用于子站输入部分15和输出部分14。仅当子站输出部分14如图12所示时，相似的极性转换器也可被提供到子站输入部分15中。

线路接收器141可被构造为如图12所示。即，两个输入OR门电路的两个输入端被连接到第一和第二数据线D+和D-。这允许检测控制信号，无论连接A和B中的哪一个被用来连接到数据线上。

当在上面所述的实施例中，一个(单通道)控制信号或一个监视信号被叠加在包括电源电压的时钟上时，也可叠加两个控制信号和一个监视信号。即，多路(双工)控制信号以及(非多路)监视信号被提供在公用数据线上并在两个方向中同时传输。另外，可叠加两个控制信号和两个监视信号。那是多路(双工)控制信号以及多路(双工)信号被提供到公用数据信号线上并在两个方向中同时传输。

另外，可在主站13中提供差错检测电路。差错检测电路监视第数据信号线D+来检验该线的状态(对故障如短路)。差错检测电路的结构可是如在日本专利申请序列号Heil(1989)-140826中公开的结构。

如在日本专利申请序列号Heil(1989)-140826中所描述的，可提供多个主站输出部分135和主站输入部分139并与特定的子站关联。在那种情况下，提供m(m≥1)个主站输出部分135和m个子站输出部分14，以一对一的关系彼此关联，以预定顺序连接到数据信号线上。另一方面，提供n(n≥1)个主站输入部分139和n个子站输入部分1115，以一对一的关系彼此关联并以预定顺序连接到数据信号线上。相关对在定时信号的控制下顺序操作以便将控制数据传输到受控部分16以及从传感器部分17传输监视信号。另外，可提供如上所述构造的多个组站。每个组的站的数量可不相同。

另外，在主站和子站中提供CPU(中央处理单元)(未示出)可执行如上所述的过程的程序来实现在主站13和子站11中的操作。

根据本发明，在一种控制和监视信号传输系统中，使用具有预定占空因数的两个值(电源电压电平以及“高电势低电平”)控制信号以及检测监视信号为存在或不存在电流信号。这允许控制信号和监视信号叠加在时钟信号上以及消除电源线。因此，可实现高速双向信号传输，控制信号和监视信号可提供到公用数据信号线上并同时和双向传输。另外，可向子站提供足够的电源而不使用电源线。因此，可消除用于为单独在公用数据信号线上传输控制信号和监视信号的单触的周期的需要，从而提高信号传输速度。另外，可增加传输的平均功率来消除电源线和增加公用数据信号线的长度，从而允许将该控制信号传输到在受控装置的小布线区域中以及从受控装置的小布线区域中获得监视信号。

Claims (11)

1、一种控制和监视信号传输系统，包括：

控制器；

多个受控装置，每个受控装置具有受控部分和用于监视所述受控部分的传感器部分；

主站，连接到所述控制器和多个受控装置公用的数据信号线上；以及

多个子站，与多个受控装置有关，并且连接到所述数据信号线和相关的受控装置上，

其中将所述控制器的控制信号传输到所述受控部分以及将所述传感器部分的监视信号经数据信号线传输到所述控制器，

其中所述主站进一步包括：

定时生成装置，用于生成与具有预定周期的时钟同步的预定定时信号；

主站输出部分，在所述定时信号的控制下，根据在每个时钟周期从所述控制器输入的控制信号中每个数据值，改变其中所述控制数据信号处于低于电源电压且高于在电路的其他部分中的高电平信号的非电源电压电平的周期与其中所述控制信号处于所述电源电压的下周期间的占空因数以便将所述控制数据信号转换成串行脉冲电压信号并将所述串行脉冲电压信号输出到所述数据信号线上，以及

主站输入部分，用于在所述定时信号的控制下，检测在每个时钟周期中经所述数据信号线传输的叠加在所述串行脉冲电压信号的监视数据信号以便从所述串行监视信号抽取每个数据值，将抽取的信号转换成所述监视信号并将所述监视信号输入到所述控制器中，以及

其中多个子站的每一个进一步包括：

子站输出部分，用于在定时信号的控制下，识别在每个时钟周期中所述控制信号处于不同于所述串行脉冲电压信号的电源电压的电平的周期和所述控制信号处于所述电源电压电平的下一周期间的所述占空因数以便从所述控制数据信号抽取数据值并将在所述数据值中与所述子站相关的数据提供给所述受控部分；以及

子站输入部分，用于在所述定时信号的控制下，根据在相关传感器部分中的值生成监视数据信号并将所述监视数据信号叠加在所述串行脉冲电压信号的预定位置上。

2、如权利要求1所述的控制和监视信号传输系统，

其中所述监视数据信号包括两种不同的电流值电平，以及

其中所述主站输入部分检测所述监视数据信号作为电流信号以便从所述监视信号抽取每个数据值。

3、如权利要求1所述的控制和监视信号传输系统，其中所述主站输出部分将充电电流经所述数据信号线发送给所述子站输出部分和子站输入部分。

4、如权利要求3所述的控制和监视信号传输系统，其中在非电源电压电平期间，所述子站输出部分和所述子站输入部分阻塞流过所述数据信号线的所述充电电流。

5、如权利要求4所述的控制和监视信号传输系统，其中所述子站输入部分输出所述监视数据信号同时在非电源电压电平周期期间，阻塞流过所述数据信号线的所述充电电流。

6、如权利要求5所述的控制和监视信号传输系统，

其中所述监视数据信号包括表示存在或不存在电流的电流信号；以及

其中所述主站输入部分检测在非电源电压电平周期期间的电平以便检测所述监视信号，所述电平是流过所述数据信号线的分压器电流和是监视数据信号的电流信号的电流之和。

7、如权利要求3所述的控制和监视信号传输系统，其中所述子站输出部分和子站输入部分包括用所述充电电流充电的充电装置，以及在非电源电压电平周期期间阻塞流过所述数据信号线的所述充电电流并放电所述充电装置。

8、如权利要求1所述的控制和监视信号传输系统，其中所述数据信号线进一步包括第一和第二数据信号线，所述第二数据信号线处于最低和基准电势，所述第数据信号线处于所述非电源电压电平或为最高电势电平的所述电源电压电平。

9、如权利要求1所述的控制和监视信号传输系统，其中所述数据信号线进一步包括第一和第二数据信号线，所述第数据信号线处于最高和基准电势，所述第二数据信号线处于所述非电源电压电平或为最低电势的所述电源电压电平。

10、如权利要求1所述的控制和监视信号传输系统，其中所述子站输出部分和子站输入部分的每一个转换从所述数据信号线获得的信号而不管与所述数据信号线的连接的极性。

11、如权利要求10所述的控制和监视信号传输系统，其中将所述子站输出部分和子站输入部分的每一个连接到每条数据信号线上以获得和输出经所述数据信号线传输的信号并计算所述输出的逻辑OR。

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