KR100938356B1

KR100938356B1 - 제어ㆍ감시 신호 전송 시스템

Info

Publication number: KR100938356B1
Application number: KR1020020083311A
Authority: KR
Inventors: 사이토우요시타네; 니시키도켄지; 유카와코우지; 모리야스시
Original assignee: 애니와이어 가부시키가이샤
Priority date: 2001-12-28
Filing date: 2002-12-24
Publication date: 2010-01-22
Also published as: EP1326147A3; JP3795392B2; JP2003199178A; DE60225662T2; HK1054609A1; CN1428749A; EP1326147B1; CN1252658C; US20030123590A1; DE60225662D1; KR20030057355A; US7146450B2; EP1326147A2

Abstract

친국(親局) 출력부는 클록의 1주기마다 제어부에서 입력되는 제어 데이터 신호의 각 데이터 값에 따라서, 전원 전압(Vx) 이외의 레벨로 전원 전압보다는 작고 다른 회로 부분에 있어서의 하이 레벨 신호보다도 큰 레벨(고전위의 로우 레벨) 기간과 이것에 계속되는 전원 전압(Vx)의 레벨 기간과의 듀티비를 변경함으로써, 제어 데이터 신호를 직렬 펄스형 전압 신호로 변환하여, 데이터 신호선(D+, D-)에 출력한다.

친국 출력부, 전원 전압, 데이터 신호선

Description

제어ㆍ감시 신호 전송 시스템{Control and supervisory signal transmission system}

도 1은 본 발명의 기본 구성도.

도 2는 본 발명의 신호 전송 설명도.

도 3은 본 발명의 기본 구성도.

도 4는 본 발명의 기본 구성도.

도 5는 친국의 일례 구성도.

도 6은 도 5의 친국에 있어서의 파형도.

도 7은 자국(子局) 출력부의 일례 구성도.

도 8은 도 7의 자국 출력부에 있어서의 파형도.

도 9는 자국 입력부의 일례 구성도.

도 10은 도 9의 자국 입력부에 있어서의 파형도.

도 11은 본 발명의 다른 기본 구성도.

도 12는 본 발명의 다른 기본 구성도.

본 발명은 제어ㆍ감시 신호 전송 시스템에 관한 것이며, 특히, 제어부로부터의 병렬인 제어 신호를 직렬 신호로 변환하여 전송하여 떨어진 위치에 있는 기기의 피제어부 측에서 직·병렬 변환하여 기기를 구동하고, 기기의 상태를 검출하는 센서부의 감시 신호를 병·직렬 변환하여 제어부 측에 전송하여 직·병렬 변환하여 제어부로 공급하며, 전원 신호를 중첩한 클록 신호에 상기 제어 신호를 중첩하고, 더욱이 이것들에 상기 감시 신호도 중첩하는 제어ㆍ감시 신호 전송 시스템에 관한 것이다.

시퀀스 컨트롤러, 프로그래머블 컨트롤러, 컴퓨터 등의 제어부로부터 제어 신호를 송신하여 떨어진 위치에 있는 다수의 피제어 기기(예를 들면, 모터, 솔레노이드, 전자 밸브, 릴레이, 사일리스터, 램프 등)를 구동 제어함과 동시에 각 기기의 상태를 검출하는 센서부(리드 스위치, 마이크로 스위치, 버튼 스위치 등의 온, 오프 상태)로부터의 감시 신호를 전송하여 제어부에 공급하는 것은 널리 자동 제어의 기술 분야에 있어서 사용되고 있다.

그러한 기술에 있어서, 제어부와 피제어부 사이 및 제어부와 센서부의 상호 접속을 위해 종래는 전원선, 제어 신호선, 어스선 등의 복수의 선을 사용하여 배선하였기 때문에, 최근의 피제어 장치의 소형화에 따라 기기의 고밀도 배치를 하는 가운데 배선 작업이 곤란해져, 배선 스페이스가 적어지고, 코스트가 걸린다는 문제가 있었다.

이 문제를 해결하기 위한 방식으로서, 「신호의 직병렬 변환 방식」(특원소 62-229978호) 및 「병렬 센서 신호의 직렬 전송 시스템」(특원소 62-247245호) 2개 발명이 있다. 이들 방식에 의하면, 전원을 포함하는 클록 신호의 선로에 각 클록 대응에 1개(1비트)의 제어 신호(또는 센서 신호)를 중첩할 수 있기 때문에, 제어 장치와 피제어 장치 사이의 전송 시스템이나, 제어 장치와 센서 장치 사이의 전송 시스템의 배선이 적은 선로에 의해 실현할 수 있었다.

더욱이, 「제어ㆍ감시 신호 전송 방식」(특원평 1-140826호)의 발명에 의하면, 친국에 입력 유닛과 출력 유닛을 접속하여, 친국으로부터 전원에 중첩한 클록 신호를 공통된 데이터 신호선에 출력함으로써 제어부와 피제어부 및 센서부간의 쌍방향의 고속 신호 전송을 간단한 구성으로 실현할 수 있었다. 즉, 적은 선로에 의해 구성할 수 있어 배선의 코스트가 염가가 되어, 유닛 상의 접속 배치를 간단히 할 수 있고, 각 유닛에 대한 어드레스의 할당을 임의로 행할 수 있으며, 따라서, 유닛 추가, 삭제를 필요한 위치에서 자유롭게 행할 수 있었다.

상기한 종래의 구성에 의하면, 제어부와 피제어부 및 센서부간의 쌍방향의 고속 신호 전송을 실현할 수 있었다. 그러나, 제어부에서 피제어부로의 신호(이하, 제어 신호)와 센서부에서 제어부로의 신호(이하, 감시 신호)가 공통된 데이터 신호선에 출력되기 때문에, 이들을 동시에 전송할 수 없었다. 즉, 제어 신호와 감시 신호는 서로 배타적으로 밖에 전송할 수 없으며, 동시에 쌍방향에 전송할 수는 없었다. 따라서, 공통된 데이터 신호선에 있어서의 전송 시간으로서, 제어 신호를 전송하는 기간과 감시 신호를 전송하는 기간을 각각 설치할 필요가 있었다.

또한, 공통된 데이터 신호선을 통해 전송되는 클록 신호에 전원을 중첩하고 있다고는 해도, 어디까지나도 클록 전송이 중심이기 때문에, 전송할 수 있는 평균 전력은 한정되어 있었다. 따라서, 조금이라도 전송할 수 있는 평균 전력을 크게 할 수 있으면, 2개(24V 및 0V)의 전력선을 생략하여, 2개(D+, D-)의 공통된 데이터 신호선만의 구간을 길게 할 수 있어, 피제어 장치가 작은 배선 공간 밖에 없는 개소에도 제어 신호를 전송하여 감시 신호를 얻을 수 있다.

본 발명은 전송하는 평균 전력이 큰 전원을 중첩한 클록 신호에, 소정의 듀티비의 2치 신호 및 전압 신호로 이루어지는 제 1 및 제 2 제어 신호를 중첩하여, 전류 신호로 이루어지는 감시 신호를 중첩하는 제어ㆍ감시 신호 전송 시스템을 제공하는 것을 목적으로 한다.

본 발명의 제어ㆍ감시 신호 전송 시스템은 제어부와, 각각이 피제어부 및 피제어부를 감시하는 센서부를 포함하는 복수의 피제어 장치로 이루어지며, 복수의 피제어 장치에 공통된 데이터 신호선을 개재시켜 제어부로부터의 제어 신호를 피제어부에 전송하고 또한 센서부로부터의 감시 신호를 제어부에 전송한다. 그리고, 제어부 및 데이터 신호선에 접속되는 친국과, 복수의 피제어 장치에 대응하여 설치되어 데이터 신호선 및 대응하는 피제어 장치에 접속되는 복수의 자국을 구비한다.

본 발명의 제어ㆍ감시 신호 전송 시스템은 상술한 구성과 더불어, 더욱이, 친국이 소정 주기의 클록에 동기한 소정의 타이밍 신호를 발생하기 위한 타이밍 발생 수단과, 친국 출력부와, 친국 입력부를 구비한다. 친국 출력부는 타이밍 신호의 제어 하에서, 클록의 1주기마다 제어부로부터 입력되는 제어 데이터 신호의 각 데이터 값에 따라서, 전원 전압 이외의 레벨로 전원 전압보다는 작고 다른 회로 부분에 있어서의 하이 레벨 신호보다도 큰 레벨(「고전위의 로우 레벨」) 기간과 이것에 계속되는 전원 전압의 레벨 기간과의 듀티비를 변경함으로써, 제어 데이터 신호를 직렬 펄스형 전압 신호로 변환하여, 데이터 신호선에 출력한다. 친국 입력부는 타이밍 신호의 제어 하에서, 클록의 1주기마다 데이터 신호선을 통해 전송되는 직렬 펄스형 전압 신호에 중첩된 감시 데이터 신호를 검출함으로써, 직렬 감시 신호의 각 데이터 값을 추출하여, 이것을 감시 신호로 변환하여 제어부에 입력한다. 또한, 복수의 자국이 각각 자국 출력부와 자국 입력부를 구비한다. 자국 출력부는 타이밍 신호의 제어 하에서, 클록의 1주기마다 직렬 펄스형 전압 신호의 전원 전압 이외의 레벨(「고전위의 로우 레벨」) 기간과 이것에 계속되는 전원 전압의 레벨 기간과의 듀티비를 식별함으로써, 제어 데이터 신호의 각 데이터 값을 추출하여, 상기 각 데이터 값 중의 상기 자국에 대응하는 데이터를 대응하는 피제어부에 공급한다. 자국 입력부는 타이밍 신호의 제어 하에서, 대응하는 센서부의 값에 따라서 감시 데이터 신호를 형성하여, 이것을 감시 신호의 데이터 값으로 하여, 직렬 펄스형 전압 신호의 소정 위치에 중첩한다.

본 발명의 제어ㆍ감시 신호 전송 시스템에 의하면, 제어부에서 피제어부로의 제어 신호를 소정 듀티비의 2치(전원 전압의 레벨과 이 이외의 「고전위의 로우 레벨」) 신호로 함과 동시에, 센서부에서 제어부로의 감시 신호를 전류 신호의 유무로서 검출한다. 이로써, 클록 신호에 제어 신호 및 감시 신호를 중첩함과 동시에, 전력선을 불필요하게 할 수 있다. 따라서, 제어부와 피제어부 및 센서부간의 쌍방 향 고속 신호 전송을 실현할 수 있음과 동시에, 제어 신호와 감시 신호를 공통된 데이터 신호선에 출력하고, 또한, 이들을 동시에 쌍방향에 전송할 수 있으며, 그러한 가운데, 전력선 없이 자국에 충분한 전력을 공급할 수 있다. 이 결과, 공통된 데이터 신호선에 있어서 제어 신호 또는 감시 신호를 전송하는 기간을 별도로 설치할 필요를 없앨 수 있고, 신호 전송의 속도(레이트)를 종래의 2배로 고속화할 수 있으며, 또한, 전송할 수 있는 평균 전력을 크게 하여 전력선을 생략하여 공통된 데이터 신호선만의 구간을 길게 할 수 있어, 피제어 장치가 작은 배선 공간에도 제어 신호를 전송하여 감시 신호를 얻을 수 있다.

도 1, 도 3 및 도 4는 본 발명의 기본 구성도이고, 도 2는 본 발명의 신호 전송 설명도이다. 특히, 도 1은 본 발명의 제어ㆍ감시 신호 전송 시스템의 구성을 도시하며, 도 3은 그 친국의 구성을 도시하며, 도 4는 그 자국의 구성을 도시한다.

제어ㆍ감시 신호 전송 시스템은 도 1에 도시하는 바와 같이, 제어부(10)와, 각각이 피제어부(16) 및 피제어부(16)를 감시하는 센서부(17)를 포함하는 복수의 피제어 장치(12)로 이루어진다. 제어부(10)는 예를 들면 시퀀스 컨트롤러, 프로그래머블 컨트롤러, 컴퓨터 등으로 이루어진다. 피제어부(16)와 센서부(17)를 피제어 장치(12)라고 한다. 피제어부(16)는 피제어 장치(12)를 구성하는 각종 부품, 예를 들면, 엑추에이터, (스텝핑) 모터, 솔레노이드, 전자 밸브, 릴레이, 사일리스터, 램프 등으로 이루어진다. 센서부(17)는 대응하는 피제어부(16)에 따라서 선택되며, 예를 들면, 리드 스위치, 마이크로 스위치, 버튼 스위치 등으로 이루어지며, 온, 오프의 상태(2치 신호)를 출력한다.

제어ㆍ감시 신호 전송 시스템은 복수의 피제어 장치(12)에 공통된 데이터 신호선을 개재시켜 제어부(10)의 출력 유닛(102)으로부터의 제어 신호를 피제어부(16)에 전송하고, 또한, 센서부(17)로부터의 감시 신호(센서 신호)를 제어부(10)의 입력 유닛(101)에 전송한다. 도 1에 도시하는 바와 같이, 제어부(10)에 입출력되는 제어 신호 및 감시 신호는 복수 비트의 패럴렐(병렬) 신호이다. 한편, 데이터 신호선을 통해 전송되는 제어 신호 및 감시 신호는 시리얼(직렬) 신호이다. 친국(주국)(13)이 제어 신호에 대한 병렬/직렬 변환을 하여, 감시 신호에 대한 직렬/병렬 변환을 한다. 데이터 신호선은 제 1 및 제 2 데이터 신호선(D+, D-)으로 이루어진다. 제 1 데이터 신호선(D+)과 제 2 데이터 신호선(D-)의 선간은 후술하는 바와 같이, 전원 전압(Vx)의 공급, 클록 신호(CK) 공급 및 제어 신호 및 감시 신호의 쌍방향의 동시 전송에 사용된다.

이 예는 복수의 자국(11) 각각으로의 전원 전압(Vx) 공급을 위한 전력선(P)(24V의 전력선 및 0V의 전력선) 및 로컬 전원을 구비하고 있지 않다. 후술하는 바와 같이, 복수의 자국(11)의 전원 공급은 클록 신호에 중첩된 전원 신호에 의한다. 이 전원 신호의 전력 용량은 복수의 자국(11) 각각이 충분히 동작할 수 있는 것이 된다.

이러한 신호 전송을 위해, 도 1에 도시하는 바와 같이, 제어ㆍ감시 신호 전송 시스템은 친국(13)과, 복수의 자국(11)을 구비한다. 친국(13)은 제어부(10) 및 데이터 신호선에 접속된다. 복수의 자국(11)은 복수의 피제어 장치(12)에 대응하여 설치되고, 임의의 위치에서 데이터 신호선에 접속되며, 또한, 대응하는 피제어 장 치(12)에 접속된다. 복수의 자국(11)은 각각 자국 출력부(14)와 자국 입력부(15)를 구비한다. 자국 출력부(14)와 자국 입력부(15)를 자국(11)이라 한다. 자국 출력부(14) 및 자국 입력부(15)는 각각 피제어부(16) 및 센서부(17)에 대응한다. 도 1에 도시하는 바와 같이, 자국 입력부(15) 및 자국 출력부(14)에 입출력되는 제어 신호 및 감시 신호는 복수 비트의 패럴렐(병렬) 신호이다. 자국 출력부(14)가 제어 신호에 대한 직렬/병렬 변환을 하고, 자국 입력부(15)가 감시 신호에 대한 병렬/직렬 변환을 한다.

친국(13)은 도 3에 도시하는 바와 같이, 타이밍 발생 수단(132)과, 친국 출력부(135)와, 친국 입력부(139)를 구비한다. 도 3에는 친국 입력부(139) 및 친국 출력부(135)는 1개만 도시하지만, 친국 입력부(139)는 복수 개 즉 n개(n≥1) 설치할 수 있으며, 친국 출력부(135)도 마찬가지로 복수 개 즉 m개(m≥1) 설치할 수 있다. 또한, 이것에 대응하여, 자국 출력부(14)는 m개, 자국 입력부(15)는 n개 설치하도록 하여도 된다.

친국(13)은 발진기(OSC)(131), 타이밍 발생 수단(132), 친국 어드레스 설정 수단(133)을 구비한다. 타이밍 발생 수단(132)은 발진기(131)가 출력하는 발진 출력에 근거하여, 소정 주기의 클록(CK)에 동기한 소정의 타이밍 신호를 발생한다. 즉, 타이밍 발생 수단(132)은 발생한 클록(CK)에 전원 전압(Vx)을 중첩한다. 이 때문에, 타이밍 발생 수단(132)은 미리 정해진 일정한 레벨의 전원 전압(Vx)을 발생하기 위한 전원 수단(1313)을 구비한다. 예를 들면, 듀티비 50%로, 클록(CK)의 1주기의 전반이 「고전위의 로우 레벨」이 되고, 후반이 전원 전압(Vx)의 레벨이 된 다. 이 전원 전압을 포함하는 클록(CK)은 후술하는 바와 같이, 레벨 변환된 가운데, 단자(13a 및 13b)에 출력되어, 제 1 데이터 신호선(D+) 및 제 2 데이터 신호선(D-)에 공급된다. 즉, 양자간의 상대적인 전위차로서 출력된다.

타이밍 발생 수단(132)이 출력하는 전원 전압을 포함하는 클록(CK)은 실제로는 친국 출력부(135)에 입력된다. 친국 출력부(135)는 제어 데이터 신호 발생 수단(136), 라인 드라이버(137)를 구비한다. 출력 데이터부(134)는 제어부(10)로부터 입력되는 병렬의 제어 데이터 신호를 유지하여, 이것을 직렬의 데이터열로 변환하여 출력한다. 제어 데이터 신호 발생 수단(136)은 출력 데이터부(134)로부터의 직렬 데이터열의 각 데이터 값을 전원 전압을 포함하는 클록(CK)에 중첩한다. 도시와는 다르지만, 출력 데이터부(134)는 친국 출력부(135)에 포함된다고 생각하여도 된다. 제어 데이터 신호 발생 수단(136)의 출력은 출력 회로인 라인 드라이버(137)를 개재시켜, 제 1 및 제 2 데이터 신호선(D+, D-) 상에 출력된다.

도 2에 도시하는 바와 같이, 친국 출력부(135)는 타이밍 신호의 제어 하에서, 클록(CK)의 1주기마다 제어부(10)로부터 입력되는 제어 데이터 신호의 각 데이터 값에 따라서, 소정의 전원 전압(Vx)의 레벨 이외의 레벨 기간과 이것에 계속되는 전원 전압(Vx)의 레벨 기간과의 듀티비를 변경함으로써, 제어 데이터 신호를 직렬 펄스형 전압 신호로 변환하여 데이터 신호선에 출력한다.

전원 전압(Vx)의 레벨 이외의 레벨은 전원 전압보다는 (절대치가) 작고 다른 회로 부분에 있어서의 하이 레벨 신호보다도 (절대치가) 큰 레벨, 예를 들면 「고전위의 로우 레벨」이다. Vx=24V의 경우에 있어서, 「고전위의 로우 레벨」은 예를 들면 19V이다. 즉, 다른 회로 부분(예를 들면 CMOS 논리의 회로 부분)에 있어서의 CMOS 하이 레벨 신호 5V보다도 충분히 크다. 클록 즉 펄스형 전압의 하이 레벨과 로우 레벨과의 전위차(Vs)는 5V 있기 때문에, 임계치를 그 중간치(D-를 기준 레벨로 하면 21.5V)로 함으로써, 이것들은 충분히 식별할 수 있다. 바꾸어 말하면, 전위차(Vs)는 다른 회로 부분(예를 들면 CMOS 논리의 회로 부분)에 있어서의 CMOS 논리 진폭과 같다. 따라서, 직렬 펄스형 전압 신호는 듀티비 50%로 전위차(Vs)의 클록을 그대로 레벨 시프트하여, 제어 데이터 신호에 따라서 펄스 폭 변조한 것으로 생각하여도 된다. 한편, 이 펄스 폭 변조되어 고전위로 진폭 제한된 클록에 의하면, 전송되는 평균 전력에 의해 실현되는 평균 전원 전압은 도 2에 일점쇄선으로 도시하는 바와 같이, 대략 상기 진폭의 중심치인 +21.5V라는 대단히 높은 값이 된다. 따라서, 상술한 바와 같이 전력선(P) 등을 생략하여도, 복수의 자국(11) 각각이 동작하는 데 충분한 전력 용량을 이것들에 전송할 수 있다.

데이터 신호선 상의 직렬 펄스형 전압 신호를 이렇게 변화시키는 데는 2개의 수단이 있다. 제 1 수단에 의하면, 제어 데이터 신호값에 따라서, 제 1 데이터 신호선(D+)의 전위는 최고 전위의 전원 전압 Vx=24V와 「고전위의 로우 레벨」인 19V와의 사이에서 진동시켜지며, 제 2 데이터 신호선(D-)의 전위는 그랜드 레벨이 된다. 또한, 제 1 데이터 신호선(D+)의 전위를 0V와 -5V와의 사이에서 진동시켜져, 제 2 데이터 신호선(D-)의 전위를 최저 전위의 -24V로 하여도 된다. 제 2 수단에 의하면, 제어 데이터 신호값에 따라서, 제 1 데이터 신호선(D+)의 전위는 최고 전위의 그랜드 레벨이 되고, 제 2 데이터 신호선(D-)의 전위는 최저 전위의 전원 전 압 Vx=-24V와 「고전위의(절대치가 큰) 로우 레벨」인 -19V와의 사이에서 진동시켜진다. 또한, 제 1 데이터 신호선(D+)의 전위를 최고 전위의 +24V로 하고, 제 2 데이터 신호선(D-)의 전위를 +5V와 0V와의 사이에서 진동시켜도 된다. 도 6의 파형도는 이 예에 의한다. 어쨌든, 제 1 및 제 2 데이터 신호선(D+, D-) 사이의 상대적인 전위차는 상술한 바와 같이 된다.

또한, 종래는 전원 전압(Vx)은 마찬가지로 24V였지만, 제어 신호를 진폭 변조한 진폭이 12V와 0V의 2치였다. 이 때문에, 종래의 클록에 의해 전송되는 평균 전력에 의해 실현되는 평균 전원 전압은 12V 이하라는 낮은 값이 된다. 따라서, 종래는 전력선(P) 등을 생략하여버리면, 모든 자국(11)을 동작시킬 수 없어, 자국(11)의 수를 제한하는 수 밖에 없었다. 그러나, 이것은 현실적이지 않기 때문에, 실제로는 자국(11)의 수를 제한하지 않고, 전력선(P) 등을 설치할 수 밖에 없었다.

도 2에 있어서, 친국 출력부(135)는 예를 들면, 제어 데이터 신호의 데이터의 값이 「0」인 경우에는 상기 클록 전의 3/4 주기를 「고전위의 로우 레벨」로 하고, 상기 클록 후의 1/4 주기를 전원 전압(Vx)의 레벨로 한다. 또한, 「1」인 경우에는 상기 클록 전의 1/4 주기를 「고전위의 로우 레벨」로 하고, 상기 클록 후의 3/4 주기를 전원 전압(Vx)의 레벨로 한다. 즉, 제어 데이터 신호의 데이터 값에 따라서, 클록의 듀티비가 변경된다. 이로써, 병렬의 제어 데이터 신호를 직렬 펄스형 전압 신호로 변환하여, 데이터 신호선에 출력한다. 따라서, 예를 들면 제어 데이터 신호의 데이터 값이 「0011」인 경우, 제어 데이터 신호 발생 수단(136)의 출 력은 도 2와 같이 된다(후술하는 감시 데이터 신호를 제외한 것이 된다). 또한, 어드레스는 클록(CK)의 1주기마다 할당된다.

한편, 제 1 및 제 2 데이터 신호선(D+, D-) 상의 신호는 친국 입력부(139)에 들어간다. 친국 입력부(139)는 전송 라인 브리더 전류 회로(1312), 감시 신호 검출 수단(1311), 감시 데이터 추출 수단(1310)을 구비한다. 감시 신호 검출 수단(1311)은 전송 라인 브리더 전류 회로(1312)에서, 제 1 및 제 2 데이터 신호선(D+, D-) 상의 전류 신호를 넣어, 이것에 중첩되어 있는 감시 데이터 신호(전류 신호)를 검출하여 출력한다. 감시 데이터 추출 수단(1310)은 이 검출 출력을 타이밍 발생 수단(132)으로부터의 전원 전압을 포함하는 클록(CK)에 동기시켜(파형 정형하여) 출력한다. 입력 데이터부(138)는 검출된 감시 데이터 신호로 이루어지는 직렬의 데이터열을 병렬의 감시 데이터 신호로 변환하여 출력한다. 도시와는 다르지만, 입력 데이터부(138)는 친국 입력부(139)에 포함된다고 생각하여도 된다.

도 2에 도시하는 바와 같이, 친국 입력부(139)는 타이밍 신호의 제어 하에서, 클록(CK)의 1주기마다 데이터 신호선을 통해 전송되는 직렬 펄스형 전압 신호에 중첩된 감시 데이터 신호를 전류 신호 Is=(Ip+Iis)의 유무로서 검출한다. 이로써, 직렬의 감시 신호의 각 데이터 값을 추출하여, 이것을 감시 신호로 변환하여, 제어부(10)에 입력한다. 따라서, 예를 들면 감시 데이터 신호의 데이터 값이 「0101」인 경우, 감시 신호 검출 수단(1311)의 출력(검출 전류)은 도 2와 같이 된다. 또한, 후술하는 바와 같이, Ip는 도 5의 전송 라인 브리더 전류 회로(1312)의 정전류(20mA), Ith는 도 5의 감시 신호 검출 수단(1311)의 스레스홀드(threshold) 전류로 35mA, Iis(30mA)는 감시 데이터 신호이다. Ith는 Is와 Ip와의 중간치가 된다.

이상과 같이, 복수의 자국(11)에 분배되어야 하는 제어 신호를 1개의 친국(13)으로부터 시리얼 신호(직렬 펄스형 전압 신호)로서 데이터 신호선을 통해 전송하기 때문에, 상기 분배 수단으로서, 어드레스 카운트 방식이 사용된다. 즉, 자국(11)에 송신(분배)해야 할 제어 데이터 신호의 데이터 총수는 미리 알 수 있다. 그래서, 모든 제어 데이터 신호의 데이터 각각에 1개의 어드레스가 할당된다. 자국(11)은 직렬 펄스형 전압 신호로부터 클록(CK)을 추출하여 그 수를 카운트하여, 자국이 수신해야 할 제어 데이터 신호의 데이터에 할당된 (1 또는 복수의) 어드레스의 경우에, 그 시점의 직렬 펄스형 전압 신호의 데이터 값을 제어 신호로서 넣는다. 또한, 친국(13)에도 엔드 신호 형성을 위해 최종 어드레스가 할당된다.

어드레스의 카운트를 위한 처음 및 마지막을 결정하기 위해, 각각 스타트 신호 및 엔드 신호가 형성된다. 친국(13)은 타이밍 발생 수단(132)에 의해, 직렬 펄스형 전압 신호 출력에 앞서, 스타트 신호를 형성하여 제 1 데이터 신호선(D+)에 출력한다. 스타트 신호는 제어 신호와 식별 가능하도록 클록(CK)의 1주기보다 긴 신호가 된다. 또한, 친국 어드레스 설정 수단(133)은 상기 친국(13)에 할당된 어드레스를 유지한다. 친국(13)은 직렬 펄스형 전압 신호로부터 추출한 클록(CK)을 카운트하여 미리 자기에게 할당된 어드레스를 추출하여, 그 시점에서 엔드 신호를 제 1 데이터 신호선(D+)에 출력한다. 엔드 신호는 클록(CK)의 1주기보다 길고 스타트 신호보다 짧은 신호가 된다.

자국 출력부(14)는 도 4에 도시하는 바와 같이, 전원 전압 발생 수단(CV)(140), 라인 리시버(141), 제어 데이터 신호 추출 수단(142), 자국 어드레스 설정 수단(143), 어드레스 추출 수단(144), 출력 데이터부(145)를 구비한다.

전원 전압 발생 수단(CV)(140)은 일정 레벨의 전원 전압을 데이터 신호선으로부터 발생한다. 즉, 제 1 및 제 2 데이터 신호선(D+, D-)의 전압을 주지의 수단에 의해 평활하게 안정화함으로써, 안정화된 출력 Vcg(19V) 및 Vcp(24V)를 얻는다. 출력 Vcg(19V)는 출력 Vcp(24V)를 기준 전압으로 한 경우에, 이에 대하여, 5V의 전원 전압(Vcc에 상당한다)이 된다. 이 전원 전압은 상기 자국 출력부(14)에 부수하는 적은 소비 전력의 회로(예를 들면, LED 표시 회로)를 전기적으로 구동하기 때문에 및 대응하는 피제어 장치(12)의 피제어부(16)를 전기적으로 구동하기 위해 사용된다. 즉, 도시하지 않지만, 전원 전압 발생 수단(140)이 피제어부(16)에 그 전원을 공급한다.

입력 회로인 라인 리시버(141)는 제 1 및 제 2 데이터 신호선(D+, D-)을 통해 전송되는 신호를 넣어 제어 데이터 신호 추출 수단(142)으로 출력한다. 제어 데이터 신호 추출 수단(142)은 상기 신호로부터 제어 데이터 신호를 추출하여, 어드레스 추출 수단(144) 및 출력 데이터부(145)에 출력한다. 자국 어드레스 설정 수단(143)은 상기 자국 출력부(14)에 할당된 자국 어드레스를 유지한다. 어드레스 추출 수단(144)은 자국 어드레스 설정 수단(143)으로 유지된 자국 어드레스와 일치하는 어드레스를 추출하여, 출력 데이터부(145)에 출력한다. 출력 데이터부(145)는 어드레스 추출 수단(144)으로부터 어드레스가 입력되면, 제 1 및 제 2 데이터 신호선(D+, D-)을 통해 전송되는 (직렬) 신호 중에서 상기 시점에서 유지하고 있는 1 또는 복수의 데이터 값을 병렬 신호로서 대응하는 피제어부(16)에 출력한다. 즉, 출력 데이터부(145)는 제어 신호에 대한 직렬/병렬 변환을 한다.

도 2에 도시하는 바와 같이, 자국 출력부(14)는 타이밍 신호의 제어 하에서, 클록(CK)의 1주기마다 직렬 펄스형 전압 신호의 전원 전압의 레벨 이외의 레벨( 「고전위의 로우 레벨」) 기간과 이것에 계속되는 전원 전압(Vx)의 레벨 기간과의 듀티비를 식별한다. 이로써, 제어 데이터 신호의 각 데이터 값을 추출하여, 상기 각 데이터 값 중 상기 자국에 대응하는 데이터를 대응하는 피제어부(16)에 공급한다. 예를 들면, 상기 클록(CK) 전의 3/4 주기가 「고전위의 로우 레벨」인 경우에는 원래의 제어 데이터 신호의 데이터 값으로서 「0」이, 1/4가 「고전위의 로우 레벨」의 경우에는 원래의 제어 데이터 신호의 데이터 값으로서 「1」이 각각 추출된다. 따라서, 예를 들면 직렬 펄스형 전압 신호가 도 2와 같은 경우, 제어 데이터 신호의 데이터 값 「0011」이 추출된다. 그리고, 자국 출력부(14)는 상기 각 데이터 값 중의 상기 자국(11)에 대응하는 데이터를 대응하는 피제어부(16)에 공급한다.

한편, 자국 입력부(15)는 도 4에 도시하는 바와 같이, 전원 전압 발생 수단(CV)(150), 라인 리시버(151), 제어 데이터 신호 추출 수단(152), 자국 어드레스 설정 수단(153), 어드레스 추출 수단(154), 입력 데이터부(155), 감시 데이터 신호 발생 수단(156), 라인 드라이버(157)를 구비한다.

전원 전압 발생 수단(150) 내지 어드레스 추출 수단(154)은 도 4로부터도 알 수 있는 바와 같이, 전원 전압 발생 수단(140) 내지 어드레스 추출 수단(144)과 거 의 동일한 구성으로, 거의 동일한 동작을 한다. 전원 전압 발생 수단(150)은 상술한 전원 전압 발생 수단(140)과 마찬가지로, 상기 자국 입력부(15)를 구성하는 회로를 전기적으로 구동하여, 대응하는 피제어 장치(12)의 센서부(17)를 전기적으로 구동하는 일정 레벨의 전원 전압, 즉, 출력 Vcg(19V) 및 출력 Vcp(24V)를 제 1 및 제 2 데이터 신호선(D+, D-)으로부터 발생한다.

입력 데이터부(155)는 대응하는 센서부(17)로부터 입력된 1 또는 복수의 (비트의) 데이터 값으로 이루어지는 감시 신호를 유지한다. 입력 데이터부(155)는 어드레스 추출 수단(154)으로부터 어드레스가 입력되면, 유지하고 있는 1 또는 복수의 데이터 값을 미리 정해진 순서대로 직렬 신호로서 감시 데이터 신호 발생 수단(156)에 출력한다. 즉, 입력 데이터부(155)는 감시 신호에 대한 병렬/직렬 변환을 한다. 감시 데이터 신호 발생 수단(156)은 감시 신호의 데이터 값에 따라서, 감시 데이터 신호를 출력한다. 감시 데이터 신호 발생 수단(156)이 출력하는 감시 데이터 신호는 출력 회로인 라인 드라이버(157)에 의해, 제 1 및 제 2 데이터 신호선(D+, D-) 상에 출력된다. 따라서, 감시 데이터 신호는 그 시점에서 제 1 및 제 2 데이터 신호선(D+, D-) 상에 출력되어 있는 제어 신호의 데이터 값에 중첩된다. 즉, 감시 데이터 신호는 직렬 펄스형 전압 신호의 상기 자국(11)에 대응하는 데이터의 위치에 중첩된다. 바꾸어 말하면, 동일 어드레스의 제어 신호의 데이터 값에, 동일 어드레스의 감시 신호의 데이터 값이 중첩된다.

도 2에 도시하는 바와 같이, 자국 입력부(15)는 타이밍 신호의 제어 하에서, 대응하는 센서부(17)의 값에 따라서, 전원 전압과 다른 2치 레벨로 이루어지는 감 시 데이터 신호를 형성하여, 이것을 감시 신호의 데이터 값으로 하여, 직렬 펄스형 전압 신호의 소정 위치에 중첩한다. 예를 들면, 감시 데이터 신호의 데이터 값이 「1」인 경우에는, 상기 클록(CK)의 1주기에 있어서 소정 위치에 감시 데이터 신호가 형성되어 중첩되고, 「0」인 경우에는 감시 데이터 신호가 형성되지 않아 중첩되어 있지 않다. 따라서, 예를 들면 감시 데이터 신호의 데이터 값이 「0101」인 경우, 라인 드라이버(157)에 의한 감시 데이터 신호의 중첩 결과, 상술한 바와 같이, 감시 신호 검출 수단(1311)의 출력(검출 전류)은 도 2와 같이 된다.

이하, 도 5 내지 도 10에 의해, 이 예의 구체적인 구성 및 동작에 대해서, 제어부(10)로부터의 제어 신호의 출력으로부터 제어부(10)로의 감시 신호의 입력까지를 순서대로 설명한다. 도 5는 친국(13)의 일례의 구성도이다. 도 6은 도 5의 친국(13)에 있어서의 파형도이다. 도 7은 자국 출력부(14)의 일례의 구성도이다. 도 8은 도 7의 자국 출력부(14)에 있어서의 파형도이다. 도 9는 자국 입력부(15)의 일례의 구성도이다. 도 10은 도 9의 자국 입력부(15)에 있어서의 파형도이다. 또한, 이 예에 있어서의 쌍방향 전송의 파형은 도 2에 도시하는 것이 된다.

최초에, 친국 출력부(135)에 대해서 설명한다. 도 5 및 도 6에 있어서, 타이밍 발생 수단(132)이 스타트 신호(ST), 소정 수의 클록(CK), 엔드 신호(END)를 출력한다. 스타트 신호(ST)는 예를 들면 제어부(10)로부터의 소정의 커맨드(도시하지 않음)의 입력에 따라서, 출력된다(하이 레벨이 된다). 또한, 마찬가지로, 제어부(10)로부터의 소정의 다른 커맨드(도시하지 않음)의 입력에 의해, 타이밍 발생 수단(132)이 정지된다. 스타트 신호(ST)는 클록(CK)과의 구별을 위해, 그 출력 의 기간이 5t0이 된다. t0는 클록(CK)의 1주기의 시간이다. 클록(CK)은 발진기(131)로부터의 발진 출력을 분주하여, 소정의 주기로 형성한다. 클록(CK)은 출력 Dck에 도시하는 바와 같이, 스타트 신호(ST)에 연속하고, 이 후에 그 하강에 동기하여 출력이 개시되며, 소정의 수(어드레스 수)만큼 출력된다. 이 때문에, 타이밍 발생 수단(132)은 카운터 수단(도시하지 않음)을 구비한다. 즉, 카운트 수단은 스타트 신호(ST)의 상승으로 카운트를 개시한다. 카운트 수단의 카운트 출력이 소정의 값이 되면, 클록(CK)의 출력은 정지된다. 엔드 신호(END)는 소정 수(어드레스 수)의 클록(CK)을 검출하여, 그 후 이것에 연속하여 출력된다. 이 때문에, 타이밍 발생 수단(132)은 비교 수단을 구비한다(도시하지 않음). 즉, 비교 수단은 카운트 수단의 카운트 출력과 어드레스 설정 수단(133)에 설정된 어드레스를 비교하여, 양자가 일치한 경우에 소정의 기간, 엔드 신호(END)를 출력한다. 엔드 신호(END)는 클록(CK)과의 구별을 위해, 그 출력 기간이 1.5t0이 된다. 엔드 신호(END)에 의해, 카운트 수단은 리셋된다. 또한, 엔드 신호(END)의 종료에 동기하여, 다시 스타트 신호(ST)가 출력되어, 동일한 동작이 반복된다. 1회의 전송 주기(1개의 스타트 신호(ST)로부터 그 직후의 엔드 신호(END)까지)에 있어서 전송되는 데이터수에 대응한 수치가 어드레스의 최대치로, 친국(13)의 어드레스이다. 1개의 데이터가 1클록에 대응한다.

예를 들면, 어드레스(즉, 상술한 제어 신호의 데이터 수)가 0 내지 31번지까지라고 하면, 32비트의 패럴렐 데이터인 제어 신호 OUT0 내지 OUT31(OUT0p 내지 OUT31p)이 출력 유닛(102)으로부터 출력 데이터부(134)에 입력된다. 이 경우, 출력 데이터부(134)는 32비트의 시프트 레지스터로 이루어지며, 스타트 신호(ST)의 하강을 계기로 하여, 클록(CK)에 동기하여 제어 신호 OUT0 내지 OUT31을 시프트하여, 이 순서대로 출력 Dops로서 출력한다. 또한, 어드레스는 0 내지 63, 127, 255, …이어도 된다. 제어 신호 OUT0 내지 OUT31의 입력은 예를 들면 스타트 신호(ST)에 동기하여 전환된다(갱신된다). 최대의 어드레스(31번지)가 어드레스 설정 수단(133)에 설정된다. 이로써, 제어 신호의 31번지의 데이터 처리 종료에 맞추어, 엔드 신호(END)가 신호선(Pck)에 출력된다. 또한, 어드레스 설정 수단(133)은 도 5에 도시하는 바와 같이, 가중된 스위치를 왼쪽으로부터 5자리수분만큼 닫음으로써, 하이 레벨 신호 「111110」이 형성되어, 31번지가 설정된다(그 밖에 있어서도 동일하다).

출력 Dops는 제어 신호 OUT0 내지 OUT31의 데이터치에 따라서, 1클록마다 하이 레벨(또는 「1」) 또는 로우 레벨(또는 「0」)이 된다. 이로써, 예를 들면, 「0011 …」과 같이 출력된다. 출력 Dops는 제어 데이터 신호 발생 수단(136)에 입력된다. 스타트 신호(ST), 엔드 신호(END)도 제어 데이터 신호 발생 수단(136)에 입력된다.

타이밍 발생 수단(132)은 발진기(131)의 발진 출력을 분주함으로써, 클록(CK)의 주파수(f0)의 4배 주파수(4f0)의 클록(4CK)을 형성한다. 제어 데이터 신호 발생 수단(136)은 클록(4CK)을 카운터(도시하지 않음)에 의해 카운트하여, 제어 신호 OUT0 내지 OUT31의 값(신호 Dops)이 「1」인 경우, 제 1 데이터 신호선(D+) 상에는 최초의 1개 클록(4CK)의 주기만 「고전위의 로우 레벨」을 출력 하고, 나머지 3개의 클록(4CK) 주기에는 하이 레벨(Vx)을 출력한다. 반대로, 「0」인 경우, 처음의 3개 클록(4CK)의 주기에는 「고전위의 로우 레벨」을 출력하고, 나머지 1개의 클록(4CK) 주기만 하이 레벨(Vx)을 출력한다. 이로써, 제어 데이터 신호 발생 수단(136)은 클록(CK)을 제어 신호 OUT0 내지 OUT31에 근거하여 (PWM) 변조한다.

전송 라인 브리더 전류 회로(1312)는 도시와 같이 접속된 트랜지스터(T1 및 T2)와 저항(R1 내지 R4)으로 이루어진다. 이로써, 전송 라인 브리더 전류 회로(1312)는 친국(13) 내에서 정전류(Ip)를 공급한다. 정전류(Ip)의 값은 저항(R1 내지 R4)의 값을 적당히 설정함으로써, 예를 들면 20mA(밀리암페어)가 된다. 이렇게, 친국(13) 측에 있어서 정전류(Ip)를 흘림으로써, 제 1 및 제 2 데이터 신호선(D+, D-)의 양단에 종단 저항을 접속할 필요가 없으며, 또한, 데이터 신호선의 부유 용량의 영향에 의한 전송 파형 약화를 방지할 수 있다.

또한, 전송 라인 브리더 전류 회로(1312)에는 외부로부터 전원 전압 Vx=24V가 공급된다. 이 외부 전압의 값은 진폭(Vs)(이 예에서는 5V) 이상이면 되며, 예를 들면 12V 내지 24V 범위의 전위이면 된다.

제어 데이터 신호 발생 수단(136)의 출력은 2치(5V의 하이 레벨과 0V의 로우 레벨)의 신호로, 1개의 신호선(Pck)에 출력된다. 신호선(Pck)에 출력된 신호는 라인 드라이버(137)에 입력되고, 제 1 및 제 2 데이터 신호선(D+, D-)에 출력된다. 라인 드라이버(137)는 후술하는 충전 전류를 공급하기 위한 큰 트랜지스터(Td)에 의해 구성되며, 저임피던스인 구동을 가능하게 한다. 라인 드라이버(137)는 그 출 력의 진폭이 제너 다이오드(zener diode)(ZD1)(4.5V의 항복 전압)에 의해 0V 내지 5V로 제한되며, 신호선(Pck)의 반전 신호를 제 2 데이터 신호선(D-) 상에 출력한다. 제 1 데이터 신호선(D+)에는 전원 전위 Vx=24V가 공급된다. 따라서, 제 1 및 제 2 데이터 신호선(D+, D-) 상의 사이 신호는 2치(레벨(Vx)과 「고전위의 로우 레벨」)의 신호이다. 제 1 및 제 2 데이터 신호선(D+, D-) 상의 사이에 스타트 신호(ST)는 전원 전위(Vx)의 레벨 신호로서 출력되고, 엔드 신호(END)는 「고전위의 로우 레벨」의 신호로서 출력된다.

다음으로, 자국 출력부(14)에 대해서 설명한다. 도 7 및 도 8에 있어서, 제 1 데이터 신호선(D+) 상의 신호는 주로 라인 리시버(141)에 입력된다. 전원 전압 발생 수단(140)은 DC(직류)-DC 컨버터로, 제 1 및 제 2 데이터 신호선(D+, D-)의 전압을 주지의 수단에 의해 평활하게 안정화함으로써 안정화된 출력 Vcg(19V)를 얻음과 동시에, 다이오드(D0) 및 콘덴서(C0)에 의해 출력 Vcp(24V)를 형성한다. 또한, 제 1 및 제 2 데이터 신호선(D+, D-) 상의 펄스 폭 변조된 클록의 주기는 출력 Vcp가 충분히 24V를 유지할 수 있게 된다. 또한, 자국 출력부(14)(및 자국 입력부(15))는 출력 Vcg(19V)와 출력 Vcp 사이에서 동작한다.

라인 리시버(141)는 저항치가 같은 분할 저항(R1 및 R2)과 버퍼 회로(B)로 이루어진다. 라인 리시버(141)는 제 1 및 제 2 데이터 신호선(D+, D-) 사이의 전위차, 정확하게는 상술한 펄스형 전압의 하이 레벨과 로우 레벨의 전위차(Vs)를 검출하여, 이것을 분할 저항(R1 및 R2)에 의해 2분할한 신호를 버퍼 회로(B)로부터 출력한다. 즉, 제 1 및 제 2 데이터 신호선(D+, D-) 사이의 전위차가 24V인 경우, 제 1 데이터 신호선(D+)의 24V의 전위에 의해 다이오드(D0)가 온하여, 콘덴서(C0)가 상기 전위차에 충전되며, 출력 Vcp=24V가 저항(R1)의 한쪽 끝에 주어지며, 한편, 저항(R2)의 한쪽 끝에도 제 1 데이터 신호선(D+)의 24V가 주어진다. 따라서, 저항(R1 및 R2)의 양단 사이의 전위차는 없다. 한편, 상기 전위차가 19V로 변화한 경우, 다이오드(D0)가 오프하여, 제 2 데이터 신호선(D-)의 전위를 기준으로 한 Vcp의 전위는 콘덴서(C0)에 의해 24V를 유지한다. 한편, 저항(R2)의 한쪽 끝인 제 1 데이터 신호선(D+)의 19V가 주어진다. 따라서, 저항(R1 및 R2)의 양단 사이에 5V의 전위차가 주어져, 이것을 2분할한 값이 버퍼 회로(B)에 입력된다. 또한, 전체적인 전위의 시프트에 의한 것으로, 기준 전위인 출력 Vcp(24V)와 출력 Vcg(19V)와의 관계가 변동하는 것은 아니다.

이렇게, 자국(11)의 회로는 제 1 및 제 2 데이터 신호선(D+, D-) 사이에, 콘덴서(C0)가 병렬로 삽입되고, 콘덴서(C0)의 D+측 단자와 신호선(D+) 사이에 다이오드(D0)가 삽입되어 있는 것과 같다. 따라서, 신호선(D+, D-) 사이의 전위차가 전원 전위 Vx=24V의 기간에 있어서는 신호선(D+)으로부터 다이오드(D0)를 개재시켜 신호선(D-)으로 충전 전류가 흘러, 콘덴서(C0)를 충전함과 동시에, 자국(11) 및 피제어 장치(12)의 회로를 구동한다. 상기 전위차가 (Vx-Vs)=19V의 기간에 있어서는 다이오드(D0)가 오프하여 신호선(D+)으로부터 신호선(D-)으로 콘덴서(C0)로의 충전 전류는 흐르지 않는다. (Vx-Vs)의 기간에 있어서, 콘덴서(C0)가 방전하여 자국(11) 및 피제어 장치(12)의 회로를 구동함과 동시에, 후술하는 바와 같이, 예를 들면 감시 데이터 신호가 예를 들면 「1」인 경우에, 전류 신호를 중첩한다. 즉, 감시 데 이터 신호가 「1」인 전류 Iis를 신호선(D-)으로 출력한다.

클록(CK)이 중첩된 제어 신호 out0 내지 out31(직렬 펄스형 전압 신호)를 생각하면, 버퍼 회로(B)는 상기 전위차가 24V인 경우에 하이 레벨 신호를 출력하고, 이 이외의 경우에 로우 레벨 신호를 출력한다. 이것이 신호 do이다. 즉, 복조된 제어 신호의 데이터 값이다. 이것은 위상 변조된 클록(CK)을 포함한다고 생각하여도 된다. 라인 리시버(141)의 출력에 근거하여 형성된 신호 do 등이 프리 셋 가산 카운터(1432) 및 시프트 레지스터(144)에 입력된다. 신호 do의 파형은 도 8에 도시하는 바와 같이, 제어 신호 out0 내지 out31에 근거하여 (PWM) 변조된 클록(CK)의 파형이 된다. 또한, 신호 do의 하이 레벨 신호의 값은 5V이다.

이것에 앞서, 스타트 신호(ST)가 동일하게 신호 do의 하이 레벨로서 검출되어, 온 딜레이 타이머(Ton)에 입력된다. 상기 지연은 3t0이 된다. 즉, 출력 st의 상승을 3t0만큼 지연시켜, 하강은 원래의 신호(ST)에 동기시킨다. 따라서, 엔드 신호(END)나 클록(CK)에 대해서는 하이 레벨의 시간이 짧기 때문에, 출력 st는 나타나지 않는다. 출력 st는 미분 회로(∂)에 입력되어, 출력 St의 상승으로 미분 신호가 프리 셋 가산 카운터(1432) 및 시프트 레지스터(SR)(144)에 입력되어, 그 리셋 신호(R)로서 사용된다. 이것들에는 신호 do(따라서, 추출된 클록(CK))도 입력된다.

자국 어드레스 설정 수단(143)의 설정부(1431)에는 상기 자국 출력부(14)에 할당된 어드레스, 예를 들면 0 내지 3번지(도 7은 0번지를 도시한다)가 설정된다. 자국 어드레스 설정 수단(143)의 프리 셋 가산 카운터(1432)는 출력 st의 상승 미분 신호에 의해 리셋된 후, 추출된 클록(CK)을 그 상승으로 카운트하여, 카운트치 가 설정부(1431)의 어드레스와 일치하고 있는 동안, 출력 dc를 출력한다. 즉, 1개 전의 어드레스 주기에 있어서의 클록(CK)의 상승에 동기하여 하이 레벨이 되고, 상기 어드레스의 주기에 있어서의 클록(CK)의 상승에 동기하여 로우 레벨이 된다. 또한, 0번지에 대해서는, 출력 st의 상승에 동기하여 하이 레벨이 되기 때문에, 도 8과 같이 된다. 또한, 어드레스가 4번지인 경우에 대해서, 참고를 위해 사선을 붙여 도시하였다. 타이밍이 1클록씩 어긋나 있는 것을 알 수 있다. 출력 dc는 시프트 레지스터(144)에 입력된다.

한편, 신호 d1이 신호 do가 입력된 오프 딜레이 타이머(Toff)에 의해 출력된다. 오프 딜레이 타이머(Toff)는 오프(로우 레벨) 기간만을 정해진 지연으로 출력한다. 즉, 입력 do의 하강을 지연시켜, 상승은 원래의 입력 do에 동기시킨다. 상기 지연은 1/2t0이 된다. 따라서, 신호 d1에 있어서, 제어 데이터 신호의 데이터 값이 「1」인 경우에 있어서의 상기 클록 전의 1/4 주기의 「고전위의 로우 레벨」은 그 오프 시간이 짧기 때문에, 나타나지 않게 된다(하이 레벨인 채로가 된다). 또한, 「0」인 경우에 있어서의 상기 클록 전의 3/4 주기의 「고전위의 로우 레벨」은 그 오프 시간이 길기 때문에, 상기 레벨 부분이 남는다. 즉, (3/4-1/2)=1/4 주기만큼 「고전위의 로우 레벨」이 신호 d1에 나타난다.

시프트 레지스터(144)는 출력 dc가 하이 레벨 기간 중에 있어서, 추출된 클록(CK)의 상승에 동기하여, 「1(또는 하이 레벨)」을 시프트한다. 즉, 「1」이 시프트 레지스터(144)의 단위 회로(Sr1 내지 Sr4)에 있어서, 이 순서대로 시프트된다. 따라서, 시프트 레지스터(144)의 출력 dr1 내지 dr4가 상기 클록(CK)의 주기에 있어서, 그 상승에 동기하여, 순서대로(다음 주기의 상승까지) 하이 레벨이 된다. 출력 dr1 내지 dr4는 각각, D형 플립 플롭 회로(FF1 내지 FF4)에 클록으로서 입력된다.

출력 데이터부(145)인 플립 플롭 회로(FF1 내지 FF4)에는 신호 d1(즉, 복조된 제어 신호의 데이터 값)이 입력된다. 따라서, 예를 들면 플립 플롭 회로(FF1)는 출력 dr1의 상승에 동기하여, 그 시점의 신호 d1의 값을 넣어 유지하여, 이것을 출력한다. 이 경우, 로우 레벨을 출력한다. 다른 플립 플롭 회로(FF2 내지 FF4)도 동일하게 하여, 그 시점의 신호 d1 값을 넣어 유지하여, 이것을 출력한다. 이로써, 어드레스 0 내지 3번지의 제어 신호의 데이터 값 「0011」이 신호 out0 내지 out3으로서 복조된다.

신호 out0 내지 out3은 각각 반전된 후, 콘덴서(C0)에 이미터가 접속된 구동용 큰 트랜지스터(T0 내지 T3)를 개재시켜 피제어 장치(12)의 피제어부(16)에 출력 O0 내지 O3으로서 출력되어, 그 부하(L0) 등을 제어한다. 상술한 바와 같이, 부하(L0) 등으로의 전원이 자국 출력부(14)로부터 공급된다.

다음으로, 자국 입력부(15)에 대해서 설명한다. 도 9 및 도 10에 있어서, 도 4로부터 및 도 7과의 비교로부터 알 수 있는 바와 같이, 전원 전압 발생 수단(150) 내지 어드레스 추출 수단(154)은 전원 전압 발생 수단(140) 내지 어드레스 추출 수단(144)과 거의 동일한 구성이다. 또한, 할당되는 어드레스는 예를 들면, 자국 출력부(14)와 동일(즉, 이 경우, 0 내지 3번지)하다. 또한, 추출되는 제어 신호의 데이터 수(4개)와 동일한 수의 감시 신호의 데이터가 입력된다.

입력 데이터부(155)는 할당된 어드레스 0 내지 3번지와 동일 개수의 4개(복수)의 2입력 AND 게이트와, 이들 출력을 받는 OR 게이트로 이루어진다. 4개의 AND 게이트 각각에 도 9에 도시하는 바와 같이, 어드레스 추출 수단(154)인 시프트 레지스터(154)의 출력 dr1 내지 dr4가 입력된다. 출력 dr1 내지 dr4는 상술한 바와 같이, 상기 클록(CK)의 주기에 있어서, 그 하강에 동기하여, 순서대로 (다음 주기의 하강까지) 하이 레벨이 된다. 따라서, 출력 dr1 내지 dr4의 하이 레벨의 기간 중에, 4개의 AND 게이트 각각이 열려, 감시 신호 in0 내지 in3(스위치 SW0 등으로 대표적으로 나타나는 센서부(17)의 형태에 의존하는 신호 「0」 또는 「1」의 입력에 근거하는 신호)가 이 순서대로 AND 게이트를 지나 OR 게이트로부터 출력된다. 감시 신호 in0 내지 in3은 도 7의 제어 신호 out0 내지 out3에 대응한다.

OR 게이트의 출력은 2입력 NAND 게이트(1562)에 입력된다. NAND 게이트(1562)에는 인버터 INV의 출력, 즉, 신호 do의 반전 신호가 입력된다. NAND 게이트(1562)는 감시 데이터 신호 발생 수단(156)을 구성한다. 감시 신호 in0 내지 in3은 예를 들면, 출력 dr1 내지 dr4의 하이 레벨 기간 중에 도 10에 도시하는 바와 같은 값 「0101」을 채용한다. 따라서, 감시 신호 in0 내지 in3이 출력되고 있는 기간 중에, 신호 do의 하강에 동기하여 NAND 게이트(1562)가 열려, 값 「0101」을 채용하는 감시 신호 in0 내지 in3이 출력 dip로서 출력된다.

출력 dip는 라인 드라이버(157)를 개재시켜, 레벨 변환된 후에 제 1 및 제 2 데이터 신호선(D+, D-)에 출력된다. 라인 드라이버(157)는 트랜지스터(T1 및 T2), 다이오드(D), 저항(R3, R4) 및 Ris로 이루어진다. 출력 dip는 트랜지스터(T1)를 개 재시켜 큰 트랜지스터(T2)에 입력된다. 즉, 감시 데이터 신호가 예를 들면 「1」인 경우, 출력 dip의 로우 레벨에 의해 트랜지스터(T2)가 온하여, 감시 데이터 신호인 전류 Iis가 제 1 및 제 2 데이터 신호선(D+, D-)에 흐른다. 이로써, 감시 데이터 신호가 「1」인 전류 신호 Iis를 신호선(D-)으로 중첩한다. 또한, 트랜지스터(T2)는 저항(R3, R4) 및 Ris를 적당히 선택함으로써, 그것을 흐르는 전류가 제한된다. 예를 들면, 30mA(밀리 암페어)로 제한된다.

이상으로부터 알 수 있는 바와 같이, 감시 신호는 자국 입력부(15)로부터 (추출된) 클록 do의 1주기에 있어서, 제 1 및 제 2 데이터 신호선(D+, D-) 상에 출력된다(중첩된다). 또한, 이 때, 상술한 바와 같이, 제 1 및 제 2 데이터 신호선(D+, D-) 사이의 전위차가 (Vx-Vs)=19V의 기간에 있어서는, 다이오드(D0)가 오프하여 신호선(D+)으로부터 신호선(D-)으로 콘덴서(C0)로의 충전 전류는 흐르지 않는다. 따라서, 친국(13)으로부터의 충전 전류와 감시 데이터 신호가 충돌하는 일은 없다.

다음으로, 친국 입력부(139)에 대해서 설명한다. 다시 도 5 및 도 6에 있어서, 제 1 및 제 2 데이터 신호선(D+, D-) 상에 출력된 감시 신호가 감시 신호 검출 수단(1311)에 입력되어 검출되며, 그 검출 신호가 반전되어, 신호 Diip로서 출력된다. 신호 Diip의 파형은 감시 데이터 신호(만)을 포함한 파형이 된다. 신호 Diip에 있어서는 감시 신호의 데이터의 어드레스 위치에 대응하는 감시 신호의 데이터가 상기 제어 신호의 데이터의 어드레스 위치로부터 1개 늦은 어드레스 위치에 존재한다.

친국 입력부(139)는 감시 신호 검출 수단(1311)으로서, 제 1 및 제 2 데이터 신호선(D+, D-) 상의 전류 변화를 검출하여 출력하는 전류 검출 회로인 트랜지스터(T3), 제너 다이오드(ZD1 및 ZD2), 저항(R5, R6 및 R7)을 구비한다. 항복 전압이 4.5V인 제너 다이오드(ZD1)와 저항(R5)에 의해 진폭이 5V=Vs로 제한된다. 트랜지스터(T3)는 도 5에 도시하는 전류 Is를 검출한다. 즉, 신호선(D+, D-) 사이의 전위차가 (Vx-Vs)=19V의 기간에 있어서는, 상술한 바와 같이, 신호선(D+)으로부터 신호선(D-)으로 콘덴서(C0)로의 충전 전류는 흐르지 않고, 감시 신호 검출 수단(1311)으로 검출 전류 Is가 흐른다. 이 때, 감시 데이터 신호가 「1」인 경우에는 전류 Iis가 중첩되어 있다. 따라서, 감시 데이터 신호의 검출 전류 Is로서, (정전류 Ip=20mA)+(전류 Iis=30mA)=50mA가 흐른다. 제너 다이오드(ZD2)는 35mA 이상의 전류가 흐른 경우에 항복한다. 이것이 전류 Is 검출을 위한 임계치(Ith)이다. 따라서, 감시 데이터 신호 「1」에 의한 검출 전류 Is=50mA에 의해, 트랜지스터(T3)가 온한다. 감시 데이터 신호가 「0」인 경우에는 전류 Iis가 중첩되어 있지 않기 때문에, 감시 데이터 신호의 검출 전류 Is로서, 정전류 Ip분(=20mA)이 흐른다. 따라서, 제너 다이오드(ZD2)는 항복하지 않고, 감시 데이터 신호 「0」에 의해, 트랜지스터(T3)가 오프한다.

감시 데이터 신호 「1」인 검출 전류 Is(=50mA)는 콜렉터 저항(R7)에 있어서의 전압 강하에 의해 전압 신호로 변환되어, 감시 데이터 추출 수단(1310)에 입력된다. 검출 전류 Is에 근거하여, 인버터(INV)에 의해 신호 Diip가 형성되고, 감시 데이터 추출 수단(1310)의 RS 플립 플롭(FF)에 입력된다. RS 플립 플롭(FF)에는 그 클록으로서, 클록(CK)에서 그 1주기만큼 지연한 클록인 신호 Dick가 타이밍 발생 수단(132)으로부터 입력된다. 따라서, 플립 플롭(FF)이 출력하는 신호 Diis는 원래의 클록(CK)에서 1주기만큼 늦은 타이밍으로, 감시 데이터 신호만의 값을 클록(CK)의 1/4 주기 또는 3/4 주기와 같은 기간 출력하는 신호가 된다. 신호 Diis는 입력 데이터부(138)에 입력된다.

입력 데이터부(138)는 32비트의 레지스터로 이루어지며, 입력되는 신호 Diis를 소정의 순서대로 소정의 비트에 넣어, 새로운 데이터 값이 입력될 때까지 이것을 유지하여 출력한다. 이 때문에, 클록(CK)으로부터 1주기 늦은 클록인 신호 Dick가 입력 데이터부(138)에 입력된다. 이로써, 원래의 클록(CK)의 다음 1주기에 있어서, 신호 Diis가 입력 데이터부(138)의 레지스터에 들어간다. 따라서, 최종적으로는 어드레스 0 내지 31번지까지의 32비트의 패럴렐 데이터인 감시 신호 IN0 내지 IN31(IN0i 내지 IN31i)이 직렬/병렬 변환되어, 입력 데이터부(138)로부터 입력 유닛(101)에 입력된다. 이로써, 감시 신호가 예를 들면 「0101 …」과 같이 입력된다.

이상, 본 발명을 그 실시 양태에 따라서 설명하였지만, 본 발명은 그 주지의 범위 내에 있어서, 각종 변형이 가능하다.

예를 들면, 도 11에 도시하는 바와 같이, 친국(13)에 있어서의 라인 드라이버(137)의 구성을 변경하여도 된다. 또한, 도 11은 친국(13)의 구성의 일부만을 도시한다. 도 11에 있어서, 라인 드라이버(137)를 구성하는 트랜지스터(Td)를 npn형에서 pnp형 트랜지스터로 변경함과 동시에, 자국(11)(자국 출력부(14) 및 자국 입 력부(15))에 있어서의 구성도, 도시와 같이 접속의 극성을 반대로 한 구성으로 한다. 이러한 구성에 의해서도, 상술한 바와 동일한 효과가 얻어진다.

또한, 도 12에 도시하는 바와 같이, 자국 출력부(14)의 구성을 변경하여도 된다. 또한, 도 12는 자국(14) 구성의 일부만을 도시한다. 도 12에 있어서, 데이터 신호선과의 정확한 접속은 실선으로 도시하는 접속 A이지만, 인위적인 미스로 점선으로 도시하는 접속 B와 같이 결선되어버리는 경우를 생각할 수 있다. 이 경우, 자국 출력부(14)가 전기적으로 파괴되거나 동작 불능이 되는 일이 있다. 그래서, 자국 출력부(14)에 도시한 구성의 극성 변환부(146)를 설치한다. 극성 변환부(146)에 있어서, 전파 정류기(SR)는 접속 B에 의해 입력된 신호를 접속 A에 의해 입력된 신호와 같은 신호로 변환한다. 이로써, 접속의 극성 순역에 상관 없이, 잘못하여 접속 B와 같이 결선하여버려도, 자국 출력부(14)를 보호하고, 또한, 그대로 동작하도록 할 수 있다.

또한, 이것은 자국 출력부(14)에 대해서 뿐만 아니라, 자국 입력부(15)에 대해서도 동일하게 적용할 수 있다. 따라서, 도 12에는 자국 출력부(14)만을 도시하였지만, 자국 입력부(15)에도 동일한 극성 변환부를 설치하도록 하여도 된다.

또한, 도 12에 있어서, 라인 리시버(141)를 도시한 구성으로 하여도 된다. 즉, 2입력 OR 게이트 회로의 2개의 입력 단자를 각각 제 1 및 제 2 데이터 신호선(D+, D-)에 접속한다. 이로써, 데이터 신호선과의 접속이 접속 A 또는 접속 B 중 어느 하나여도 제어 데이터 신호를 검출할 수 있다.

더욱이, 예를 들면, 이상의 실시예에 있어서는 전원 전압을 포함하는 클록에 1개(1채널)의 제어 신호 및 1개의 감시 신호를 중첩하였지만, 2개의 제어 신호 및 1개의 감시 신호를 중첩하도록 하여도 된다. 즉, 다중화(2중화)한 제어 신호와 (다중화하지 않은) 감시 신호를 공통된 데이터 신호선에 출력하여, 동시에 쌍방향에 전송하도록 하여도 된다. 또한, 2개의 제어 신호 및 2개의 감시 신호를 중첩하도록 하여도 된다. 즉, 다중화(2중화)한 제어 신호와 다중화(2중화)한 감시 신호를 공통된 데이터 신호선에 출력하여, 동시에 쌍방향에 전송하도록 하여도 된다.

또한, 친국(13)에 에러 체크 회로를 설치하여도 된다. 에러 체크 회로는 제 1 데이터 신호선(D+)을 감시하여, 선로의 상태(단락 등)를 체크한다. 에러 체크 회로의 구성은 예를 들면 특원평 1-140826호에 도시하는 바와 같은 구성으로 하면 된다.

더욱이, 예를 들면 특원평 1-140826호에 도시하는 바와 같이, 친국(13)의 친국 출력부(135) 및 친국 입력부(139)를 복수 개 설치하여, 특정한 자국과 대응시켜도 된다. 이 경우, 친국 출력부(135)와 자국 출력부(14)는 각각 m개(m≥1)씩 설치되며, 각각 1대 1의 대응으로 관계지어져, 데이터 신호선에 미리 정해진 시퀀스에서 접속된다. 한편, 친국 입력부(139)와 자국 입력부(15)는 각각 n개(n≥1)씩 설치되고, 각각 1대 1의 대응으로 관계지어지며, 데이터 신호선에 미리 정해진 시퀀스에서 접속된다. 각각이 대응된 부분은 타이밍 신호의 제어 하에서 차차 작동되어, 관련되는 피제어부(16)에 대한 제어 데이터 및 센서부(17)로부터의 감시 신호 전송을 한다. 더욱이, 이러한 구성을 1군으로 하여, 복수의 군을 설치하여도 된다. 각 군에 있어서의 국 수는 달라도 된다.

더욱이, 도시는 하지 않지만, 친국(13) 및 자국(11)에 있어서의 동작을 각각에 설치한 CPU(중앙 연산 처리 장치)에 있어서 상술한 각 처리를 실행하는 상기 처리 프로그램을 실행함으로써 실현하여도 된다.

본 발명에 의하면, 제어ㆍ감시 신호 전송 시스템에 있어서, 제어 신호를 소정의 듀티비의 2치(전원 전압의 레벨과 이 이외의 「고전위의 로우 레벨」) 신호로 함과 동시에, 감시 신호를 전류 신호의 유무로서 검출한다. 이로써, 클록 신호에 제어 신호 및 감시 신호를 중첩함과 동시에, 전력선을 불필요하게 할 수 있기 때문에, 쌍방향이 고속인 신호 전송을 실현할 수 있음과 동시에, 제어 신호와 감시 신호를 공통된 데이터 신호선에 출력하고, 또한, 이들을 동시에 쌍방향에 전송할 수 있으며, 그 후에, 전력선 없이 자국에 충분한 전력을 공급할 수 있다. 이 결과, 공통된 데이터 신호선에 있어서 제어 신호 또는 감시 신호를 전송하는 기간을 별도로 설치할 필요를 없앨 수 있어, 신호 전송의 속도를 고속화할 수 있으며, 또한, 전송할 수 있는 평균 전력을 크게 하여 전력선을 생략하여 공통된 데이터 신호선만의 구간을 길게 할 수 있어, 피제어 장치가 작은 배선 공간에도 제어 신호를 전송하여 감시 신호를 얻을 수 있다.

Claims

제어부와, 각각이 피제어부 및 상기 피제어부를 감시하는 센서부를 포함하는 복수의 피제어 장치로 이루어지며,

상기 복수의 피제어 장치에 공통된 데이터 신호선을 개재시켜 상기 제어부로부터의 제어 신호를 상기 피제어부에 전송하고 또한 상기 센서부로부터의 감시 신호를 상기 제어부에 전송하는 제어ㆍ감시 신호 전송 시스템에 있어서,

상기 제어부 및 데이터 신호선에 접속되는 친국(親局)과,

상기 복수의 피제어 장치에 대응하여 설치되고, 상기 데이터 신호선 및 대응하는 피제어 장치에 접속되는 복수의 자국(子局)을 구비하며,

상기 친국이,

소정 주기의 클록에 동기한 소정의 타이밍 신호를 발생하기 위한 타이밍 발생 수단과,

상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다 상기 제어부로부터 입력되는 제어 데이터 신호의 각 데이터 값에 따라서, 전원 전압 이외의 레벨로 상기 전원 전압보다는 작고 다른 회로 부분에 있어서의 하이 레벨 신호보다도 큰 레벨의 기간과 이에 계속되는 상기 전원 전압의 레벨 기간과의 듀티비를 변경함으로써, 상기 제어 데이터 신호를 직렬 펄스형 전압 신호로 변환하여, 상기 데이터 신호선에 출력하는 친국 출력부와,

상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다 상기 데이터 신호선을 통해 전송되는 상기 직렬 펄스형 전압 신호에 중첩된 감시 데이터 신호를 검출함으로써, 직렬의 상기 감시 신호의 각 데이터 값을 추출하여, 이것을 상기 감시 신호로 변환하여, 상기 제어부에 입력하는 친국 입력부를 구비하며,

상기 복수의 자국이 각각

상기 타이밍 신호의 제어하에서, 상기 클록의 1주기마다 상기 직렬 펄스형 전압 신호의 전원 전압의 레벨 이외의 레벨의 기간과 이것에 계속되는 상기 전원 전압의 레벨 기간과의 듀티비를 식별함으로써, 상기 제어 데이터 신호의 각 데이터 값을 추출하여, 상기 각 데이터 값 중 상기 자국에 대응하는 데이터를 대응하는 상기 피제어부에 공급하는 자국 출력부와,

상기 타이밍 신호의 제어하에서, 대응하는 상기 센서부의 값에 따라서 감시 데이터 신호를 형성하여, 이것을 상기 감시 신호의 데이터 값으로 하여, 상기 직렬 펄스형 전압 신호의 소정 위치에 중첩하는 자국 입력부를 구비하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 1 항에 있어서,

상기 감시 데이터 신호는 다른 전류 2치 레벨로 이루어지며,

상기 친국 입력부가 상기 감시 데이터 신호를 전류 신호로서 검출함으로써, 직렬의 상기 감시 신호의 각 데이터의 값을 추출하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 1 항에 있어서,

상기 친국 출력부가 상기 데이터 신호선을 개재시켜 상기 자국 출력부 및 자국 입력부에 대하여 충전 전류를 송출하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 3 항에 있어서,

상기 자국 출력부 및 자국 입력부가 상기 전원 전압 이외의 레벨 기간에 있어서, 상기 데이터 신호선을 흐르는 상기 충전 전류를 차단하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 4 항에 있어서,

자국 입력부가 상기 전원 전압 이외의 레벨 기간에 있어서, 상기 데이터 신호선을 흐르는 상기 충전 전류를 차단하는 기간 중에, 상기 감시 데이터 신호를 출력하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 5 항에 있어서,

상기 감시 데이터 신호는 전류의 유무로부터 이루어지는 전류 신호로 이루어지며,

상기 친국 입력부가 상기 전원 전압 이외의 레벨 기간에 있어서, 상기 데이터 신호선간에 흐르는 브리더 전류와, 상기 감시 데이터 신호인 전류 신호의 전류 와의 합의 레벨을 검출함으로써, 상기 감시 데이터 신호를 검출하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 3 항에 있어서,

상기 자국 출력부 및 자국 입력부가 상기 충전 전류에 의해 충전되는 충전 수단을 구비하며, 상기 전원 전압 이외의 레벨 기간에 있어서, 상기 데이터 신호선을 흐르는 상기 충전 전류를 차단함과 동시에, 상기 충전 수단으로부터 방전하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 1 항에 있어서,

상기 데이터 신호선이 제 1 및 제 2 데이터 신호선으로 이루어지며,

상기 제 2 데이터 신호선을 가장 낮은 전위, 또한, 기준의 전위로 하고,

상기 제 1 데이터 신호선을 상기 전원 전압 이외의 레벨과, 상기 전원 전압으로서 가장 높은 전위 중 어느 하나의 레벨로 하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 1 항에 있어서,

상기 데이터 신호선이 제 1 및 제 2 데이터 신호선으로 이루어지며,

상기 제 1 데이터 신호선을 가장 높은 전위, 또한, 기준의 전위로 하고,

상기 제 2 데이터 신호선을 상기 전원 전압 이외의 레벨과, 상기 전원 전압 으로서 가장 낮은 전위 중 어느 하나의 레벨로 하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 1 항에 있어서,

상기 자국 출력부 및 자국 입력부 각각이 상기 데이터 신호선으로부터 들어간 신호를 상기 데이터 신호선과의 접속 극성에 상관 없도록 신호를 변환하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.
제 10 항에 있어서,

상기 자국 출력부 및 자국 입력부 각각이 데이터 신호선의 각각에 접속되어 상기 데이터 신호선을 통해 전송되는 신호를 넣어 출력하여, 이들 출력을 받아 그 논리합을 구하는 것을 특징으로 하는, 제어ㆍ감시 신호 전송 시스템.