JP5744341B1 - 制御・監視信号伝送システム - Google Patents

Abstract

【課題】伝送同期方式において、所望の数のチャネルを設定することができる制御・監視信号伝送システムを提供する。【解決手段】本発明に係る制御・監視信号伝送システムでは、親局と複数の子局が共通データ信号線で接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、１周期が第１状態信号と前記第１状態信号に続く第２状態信号とからなる伝送クロック信号が前記共通データ信号線に伝送される。そして、前記伝送クロック信号の連続する複数周期を一単位とし、前記一単位に含まれる周期の各々を所定のチャネルに割り当てる。【選択図】 図１

Description

本発明は、制御部に接続された親局と複数の出力部および入力部、或いは複数の被制御装置に対応する複数の子局との間の信号線を省配線化し共通データ信号線で接続し、伝送クロック信号で同期させるなどの伝送同期方式によりデータの伝送を行う制御・監視信号伝送システムに関する。

制御部と、複数の出力部と入力部、或いは複数の被制御装置を備える制御システムにおいて、配線の数を減らす、所謂省配線化が広く実施されている。そして、その省配線化の一般的な手法として、複数の出力部と入力部、或いは被制御装置から延出される信号線の各々を制御部に直接繋ぐパラレル接続に代えて、パラレル信号とシリアル信号の変換機能を備えた親局と複数の子局を、制御部と複数の出力部と入力部、或いは複数の被制御装置にそれぞれ接続し、親局と複数の子局との間で共通データ信号線を介してシリアル信号によりデータ授受を行う方式が広く採用されている。

また、シリアル信号によりデータ授受を行う方法として、伝送クロックで同期させるなどの伝送同期方式が広く採用され、様々な状況に適用するための検討がなされている。例えば、ビットデータとワードデータをそれぞれ独立的に伝送する場合には、論理的に異なる伝送路（チャネル）を複数使用して伝送する必要があるが、伝送同期方式においても、複数のチャネルを設けるための手法が検討されている。

例えば、特開２００２−２７１８７８号公報に開示されている制御・監視信号伝送システムでは、制御部から被制御装置への第１制御信号を所定のパルス幅（デューティ比）の２値信号とし、第２制御信号を電源電圧のレベル以外のレベルの期間における所定のレベルの信号として、また、入力部から制御部への第１監視信号を電流信号の有無とし、第２制御信号を周波数信号とすることにより、伝送同期方式において２チャネルを設けることができる。

特開２００２−２７１８７８号公報

しかしながら、上記制御・監視信号伝送システムをはじめとする従来技術では、伝送クロック信号の１周期に数種類程度の多重信号を重畳することが限度であり、設定できるチャネル数に限りがあった。

そこで、本発明は、伝送同期方式において、所望の数のチャネルを設定することができる制御・監視信号伝送システムを提供することを目的とする。

本発明に係る制御・監視信号伝送システムでは、親局と複数の子局が共通データ信号線で接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、１周期が第１状態信号と前記第１状態信号に続く第２状態信号とからなる伝送クロック信号が、前記共通データ信号線に伝送される。そして、前記伝送クロック信号のスタート信号と次のスタート信号の間の１フレーム周期の中の前記伝送クロック信号の連続する複数周期を複数のチャネルに分け、前記チャネル毎に、前記１フレームサイクルに繰り返し出現する一単位として論理アドレスを割り当てる。

本発明において、第１状態信号、第２状態信号とは、各々が、信号として異なる状態となっていることを区別して示すものであり、信号の種類は特定されない。電圧振幅変調信号、電流振幅変調信号、電圧パルス幅変調信号、電流パルス幅変調信号、位相変調信号など、いずれの信号でもよい。例えば、電圧振幅変調信号であれば、高電位レベルが第１状態信号、低電位レベルが第２状態信号である。或いは、低電位レベルが第１状態信号、高電位レベルが第２状態信号である。同様に、電流振幅変調信号であれば、電流有りが第１状態信号（或いは第２状態信号）、電流無しが第２状態信号（或いは第１状態信号）である。また、電圧パルス幅変調信号であれば、パルスの１周期を２等分するタイミングからずれたタイミングでの立上がりまたは立下りにより区分されるパルス幅信号の期間の一方が第１状態信号、他方が第２状態信号である。

前記チャネルの少なくとも一つを高速伝送チャネルとし、前記高速伝送チャネルに属する子局は、前記伝送クロック信号のスタート信号の終了を起点として、前記伝送クロック信号に基づいた伝送アドレスのカウントを開始し、前記伝送クロック信号のスタート信号と次のスタート信号の間の１フレームサイクルの周期の数に相当するアドレスカウント値より小さい数を最大アドレスカウント値とするアドレスカウンタを備え、前記１フレームサイクルよりも短いサイクルで、前記親局との間でデータの授受を行うものであってもよい。

また、前記伝送クロック信号の１周期には、前記第１状態信号と前記第２状態信号の何れか一方に制御データ信号が含まれ、他方の状態信号に監視信号が含まれるものであってもよい。

本発明に係るターミナルは、親局が接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、１周期が第１状態信号と前記第１状態信号に続く第２状態信号とからなる伝送クロック信号が伝送される共通データ信号線に接続され、自局の論理アドレスを設定するアドレス設定手段を備える。また、前記伝送クロック信号の周期をカウントし、前記自局の論理アドレスのデータに対応する絶対アドレスと一致するタイミングで、前記伝送クロック信号に重畳された制御データを抽出する制御データ抽出処理と、前記一致するタイミングで入力部からの入力信号に応じた監視データを監視信号として前記伝送クロック信号に重畳する監視データ送信処理を行う子局入出力部、あるいは、前記制御データ抽出処理を行う子局出力部と前記監視データ送信処理を行う子局入力部のいずれか一方を備える。そして、前記アドレス設定手段は、前前記伝送クロック信号の連続する複数周期を、前記伝送クロック信号のスタート信号と次のスタート信号の間の１フレームサイクルに繰り返し出現する一単位として論理アドレスを設定する。

本発明に係る制御・監視信号伝送システムでは、伝送クロック信号の連続する複数周期が一単位とされ、一単位に含まれる周期の各々が所定のチャネルに割り当てられるため、伝送同期方式において、所望の数のチャネルを設けることが可能となる。

また、伝送クロック信号のスタート信号と次のスタート信号の間を最大フレームの１周期とし、チャネル毎に、前記最大フレームの１周期の範囲内で自チャネルに定義されたフレーム周期を繰り返し、前記親局と前記子局は、一単位毎の周期に、自局が属するチャネルのデータの授受を行うこととすれば、伝送クロック信号の１フレームサイクル（最大フレームの１周期）よりも短い時間で所定のデータを高速スキャンすることが可能となる。

本発明に係るターミナルは、伝送クロック信号の連続する複数周期を一単位としてアドレスを設定するアドレス設定手段を備えるため、自局が属するチャネルに割り当てられた周期の到来するタイミングを正確に得ることが可能となる。従って、本発明に係る制御・監視信号伝送システムに利用することができる。

本発明に係る制御・監視信号伝送システムの概略構成を示すシステム構成図である。 親局のシステム構成図である。 第１チャネルに属する子局における子局入力部のブロック図である。 第１チャネルに属する子局における子局出力部のブロック図である。 第１チャネルの絶対アドレス生成テーブルを示す図である。 第２チャネルに属する子局における子局入力部のブロック図である。 第２チャネルに属する子局における子局出力部のブロック図である。 第２チャネルの絶対アドレス生成テーブルを示す図である。 第３チャネルに属する子局における子局入力部のブロック図である。 第３チャネルに属する子局における子局出力部のブロック図である。 第３チャネルの絶対アドレス生成テーブルを示す図である。 親局と子局との間で授受される伝送クロック信号から抽出されるデータを第１チャネルデータ、第２チャネルデータ、第３チャネルデータに分けて示す伝送クロック信号の模式図である。 各チャネルの周期を示す伝送クロック信号の模式図である。 伝送クロック信号のタイムチャートである。

図１〜１４を参照しながら、本発明に係る制御・監視信号伝送システムの実施例を説明する。
図１に示すように、この制御・監視信号伝送システムは、制御部１および共通データ信号線ＤＰ、ＤＮ（以下、伝送ラインということがある）に接続された単一の親局２と、前記共通データ信号線ＤＰ、ＤＮに接続された第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃ、および第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃの複数で構成される。なお、図１においては、図示の便宜上、各々の子局が一つずつ示されているが、共通データ信号線ＤＰ、ＤＮに接続される子局の種類や数に制限は無い。

第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃ、および第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃは、制御部１の出力指示に応じて動作する出力部８に対する信号出力処理と、制御部１への入力情報を取り入れる入力部９からの入力信号処理のいずれかまたは双方を行うものである。そして、使用目的に応じた伝送データにより３つの群に分類されている。具体的には、第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、第１ＣＨ入力子局７ａが低速データの伝送を行う低速伝送群に、第２ＣＨ出力子局６ｂ、第２ＣＨ入力子局７ｂが高速データの伝送を行う高速伝送群に、第３ＣＨ出力子局６ｃ、第３ＣＨ入力子局７ｃが複数ビットのワードデータの伝送を行うワード伝送群に分類されている。なお、低速伝送群、高速伝送群、ワード伝送群に割り当てられる伝送クロック信号の周期を、それぞれ第１チャネル（第１ＣＨ）、第２チャネル（第２ＣＨ）、第３チャネル（第３ＣＨ）と称するものとし、以下、これらの群に対応する部分には、それぞれ「第１ＣＨ」「第２ＣＨ」「第３ＣＨ」の表記を付すものとする。

出力部８は、例えば、アクチュエータ、（ステッピング）モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等であり、入力部９は、例えば、リードスイッチ、マイクロスイッチ、押釦スイッチ、光電スイッチ、各種センサ等である。第１ＣＨ入出力子局４ａは、出力部８と入力部９で構成される被制御装置５に接続され、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃは出力部８のみに接続され、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃは入力部９にのみ接続されている。また、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃは出力部８を内包するもの（出力部一体型子局８０）であってもよく、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃは入力部９を内包するもの（入力部一体型子局９０）であってもよい。

制御部１は、例えばプログラマブルコントローラ、コンピュータ等であり、第１ＣＨ制御並列データ１３ａ、第２ＣＨ制御並列データ１３ｂ、第３ＣＨ制御並列データ１３ｃを送出する第１ＣＨ出力ユニット１１ａ、第２ＣＨ出力ユニット１１ｂ、第３ＣＨ出力ユニット１１ｃと、第１ＣＨ入出力子局４ａおよび第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃからの監視信号から抽出される監視データに基づき得られた第１ＣＨ監視並列データ１４ａ、第２ＣＨ監視並列データ１４ｂ、第３ＣＨ監視並列データ１４ｃを受け取る第１ＣＨ入力ユニット１２ａ、第２ＣＨ入力ユニット１２ｂ、第３ＣＨ入力ユニット１２ｃを有する。そして、これら第１ＣＨ出力ユニット１１ａ、第２ＣＨ出力ユニット１１ｂ、第３ＣＨ出力ユニット１１ｃ、第１ＣＨ入力ユニット１２ａ、第２ＣＨ入力ユニット１２ｂ、第３ＣＨ入力ユニット１２ｃが親局２に接続されている。

親局２は、図２に示すように、第１ＣＨ出力データ部２１ａ、第２ＣＨ出力データ部２１ｂ、第３ＣＨ出力データ部２１ｃ、タイミング発生部２３、親局出力部２４、親局入力部２５、第１ＣＨ入力データ部２６ａ、第２ＣＨ入力データ部２６ｂ、第３ＣＨ入力データ部２６ｃを備える。そして、共通データ信号線ＤＰ、ＤＮに接続され、本発明の伝送クロック信号に相当する一連のパルス状信号である制御信号を共通データ信号線ＤＰ、ＤＮに送出するとともに、第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃから送出された監視信号から抽出された第１ＣＨ監視並列データ１４ａ、第２ＣＨ監視並列データ１４ｂ、第３ＣＨ監視並列データ１４ｃを制御部１の第１ＣＨ入力ユニット１２ａ、第２ＣＨ入力ユニット１２ｂ、第３ＣＨ入力ユニット１２ｃへ送出する。

第１ＣＨ出力データ部２１ａは、制御部１の第１ＣＨ出力ユニット１１ａからの第１ＣＨ制御並列データ１３ａをシリアルデータとして親局出力部２４へ引き渡す。第２ＣＨ出力データ部２１ｂは、制御部１の第２ＣＨ出力ユニット１１ｂからの第２ＣＨ制御並列データ１３ｂをシリアルデータとして親局出力部２４へ引き渡す。第３ＣＨ出力データ部２１ｃは、制御部１の第３ＣＨ出力ユニット１１ｃからの第３ＣＨ制御並列データ１３ｃをシリアルデータとして親局出力部２４へ引き渡す。

タイミング発生部２３は、発振回路（ＯＳＣ）３１とタイミング発生手段３２からなり、発振回路（ＯＳＣ）３１を基にタイミング発生手段３２が、このシステムのタイミングクロックを生成し親局出力部２４、親局入力部２５に引き渡す。

親局出力部２４は、制御データ発生手段３３とラインドライバ３４からなる。制御データ発生手段３３が、第１ＣＨ出力データ部２１ａ、第２ＣＨ出力データ部２１ｂ、第３ＣＨ出力データ部２１ｃから受けたデータと、タイミング発生部２３から受けたタイミングクロックに基づき、ラインドライバ３４を介して共通データ信号線ＤＰ、ＤＮに一連のパルス状信号として伝送クロック信号を送出する。

伝送クロック信号は、スタート信号ＳＴに続く制御・監視データ領域を有するものとなっている。制御・監視データ領域は、親局２から送出される制御信号のデータと、第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、および第３ＣＨ入力子局７ｃから送出される監視信号のデータとで構成される。そして、伝送クロック信号のパルス（伝送クロック）は、図１４に示すように、１周期の後半が電源電圧の高電位レベル（本発明の第２状態信号に相当し、この実施例では＋２４Ｖ）とされ、電源電圧のレベルとなっていない低電位レベル（本発明の第１状態信号に相当）のパルス前半がデータ信号エリアとされている。低電位レベルは、そのパルス幅の長さが制御信号のデータを表すとともに、そこに重畳される電流が所定値（この実施例では１０ｍＡ、ただし電流値に制限はない）より大きいか小さいかで監視信号のデータを表すものとなっている。この実施例では、伝送クロック信号の１周期をｔ０とした時、低電位レベルのパルス幅の長さは（１／４）ｔ０から（１／２）ｔ０まで拡張されるが、制御部１から入力される第１ＣＨ制御並列データ１３ａ、第２ＣＨ制御並列データ１３ｂ、第３ＣＨ制御並列データ１３ｃの各データの値に応じたものであれば、その長さに制限はなく適宜に決めればよい。更に、伝送クロック信号の１周期の前半を電源電圧のレベルとし、後半を低電位レベルとしてもよい。

なお、伝送クロック信号の高電位レベルが電源電圧となっていることから、第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、第１ＣＨ入力子局７ａ、第２ＣＨ出力子局６ｂ、第２ＣＨ入力子局７ｂ、第３ＣＨ出力子局６ｃ、第３ＣＨ入力子局７ｃは、いずれも、内部回路電源を伝送クロック信号から生成するものとなっている。

また、図１２、図１３に示すように、伝送クロック信号の１フレームサイクルのパルス（伝送クロック）の数は１９２であり、絶対アドレスは、開始アドレスが０であることから最終アドレスが１９１とされている。また、０から１８９まで３間隔の絶対アドレス（＃０、＃３、＃６…）の伝送クロック信号周期が第１チャネルに、１から１９０まで３間隔の絶対アドレス（＃１、＃４、＃７…）の伝送クロック信号周期が第２チャネルに、２から１９１まで３間隔の絶対アドレス（＃２、＃５、＃８…）の伝送クロック信号周期が第３チャネルに、割り当てられている。そして、第１チャネルに割り当てられた伝送クロック信号周期、第２チャネルに割り当てられた伝送クロック信号周期、および第３チャネルに割り当てられた伝送クロック信号周期の連続する複数周期（３伝送クロック信号周期）が本発明の一単位とされている。

スタート信号ＳＴは、伝送クロック信号の高電位レベルと同じ電位レベルであって、伝送クロック信号の１周期より長い信号となっている。

親局入力部２５は監視信号検出手段３５、第１ＣＨ監視データ抽出手段３６ａ、第２ＣＨ監視データ抽出手段３６ｂ、および第３ＣＨ監視データ抽出手段３６ｃで構成される。監視信号検出手段３５は、共通データ信号線ＤＰ、ＤＮを経由して第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃから送出された監視信号を検出する。監視信号のデータは、既述のように低電位レベルに重畳される電流が１０ｍＡより大きいか小さいかで表されており、スタート信号ＳＴが送信された後、第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃの各々から監視信号を受け取るものとなっている。そして、監視信号検出手段３５で検出された監視信号は、第１ＣＨ監視データ抽出手段３６ａ、第２ＣＨ監視データ抽出手段３６ｂ、および第３ＣＨ監視データ抽出手段３６ｃに引き渡される。

第１ＣＨ監視データ抽出手段３６ａは、タイミング発生手段３２からのタイミングに同期して、第１ＣＨ監視データを抽出し、直列の入力データとして第１ＣＨ入力データ部２６ａに送出する。

第２ＣＨ監視データ抽出手段３６ｂは、タイミング発生手段３２からのタイミングに同期して、第２ＣＨ監視データを抽出し、直列の入力データとして第２ＣＨ入力データ部２６ｂに送出する。

第３ＣＨ監視データ抽出手段３６ｃは、タイミング発生手段３２からのタイミングに同期して、第３ＣＨ監視データを抽出し、直列の入力データとして第３ＣＨ入力データ部２６ｃに送出する。

第１ＣＨ入力データ部２６ａは、第１ＣＨ監視データ抽出手段３６ａから受け取った直列の入力データを並列（パラレル）データに変換し、第１ＣＨ監視並列データ１４ａとして制御部１の第１ＣＨ入力ユニット１２ａへ送出する。また、第２ＣＨ入力データ部２６ｂは、第２ＣＨ監視データ抽出手段３６ｂから受け取った直列の入力データを並列（パラレル）データに変換し、第２ＣＨ監視並列データ１４ｂとして制御部１の第２ＣＨ入力ユニット１２ｂへ送出する。更に、第３ＣＨ入力データ部２６ｃは、第３ＣＨ監視データ抽出手段３６ｃから受け取った直列の入力データを並列（パラレル）データに変換し、第３ＣＨ監視並列データ１４ｃとして制御部１の第３ＣＨ入力ユニット１２ｃへ送出する。

第１ＣＨ入力子局７ａは、図３に示すように、伝送受信手段４１、アドレス抽出手段４３、第１ＣＨ監視データ送信手段４５、ＣＨ数設定手段４７、第１ＣＨアドレスデータ記憶手段５１、第１ＣＨ最終アドレスデータ記憶手段５２、および入力手段７１を有する第１ＣＨ子局入力部７０ａを備える。なお、この実施例の入力子局７ａは、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第１ＣＨ子局入力部７０ａとして機能するものとなっている。処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるが、第１ＣＨ子局入力部７０ａを構成する上記各手段のそれぞれの処理におけるＣＰＵ、ＲＡＭおよびＲＯＭとの関係は、説明の便宜上、図示を省略するものとする。

伝送受信手段４１は、共通データ信号線ＤＰ、ＤＮに伝送される伝送クロック信号を受けて、これをアドレス抽出手段４３に引き渡す。

ＣＨ数設定手段４７は、使用するチャネルの数を指定するもので、設定されたチャネル数はアドレス抽出手段４３に引き渡される。

第１ＣＨアドレスデータ記憶手段５１は、第１チャネルの論理アドレスのデータ（図１２に示す１＃０、１＃１など）を指定するもので、設定された第１チャネルの論理アドレスのデータは、アドレス抽出手段４３に引き渡される。

第１ＣＨ最終アドレスデータ記憶手段５２は、第１チャネルの論理アドレスのデータの最大値を設定するもので、設定された第１チャネルの論理アドレスのデータの最大値は、アドレス抽出手段４３に引き渡される。

アドレス抽出手段４３は、絶対アドレス生成テーブル４８を有し、本実施例のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図５に示すように絶対アドレスが３ＣＨ列に展開される（図５に示すＳ１）。次に、第１ＣＨ最終アドレスデータ記憶手段５２の設定データ１＃６３（論理アドレスの最大値）に基づき、論理アドレスが１＃０から１＃６３まで展開される（図５のＳ２）。そして、第１ＣＨアドレスデータ記憶手段５１の設定データ（論理アドレスのデータ）に一致する論理アドレスのデータに対応する所定の絶対アドレスを得る（図５のＳ３）。

例えば、図５に示す実施例では、第１ＣＨアドレスデータ記憶手段５１の設定データ（論理アドレスのデータ）が１＃０なので絶対アドレス＃０、＃３、＃６、＃９までの３間隔のデータを得る。絶対アドレス生成テーブル４８で得られた所定の絶対アドレスのデータは、絶対アドレスカウンタ４４に順次に引き渡される。絶対アドレスカウンタ４４は伝送クロック信号の始まりを示すスタート信号ＳＴの終了を起点として伝送クロック信号パルスをカウントする。そして、絶対アドレスカウンタ４４は第１ＣＨアドレスデータ記憶手段５１の設定データ（論理アドレスのデータ）に対応する所定の絶対アドレスのデータ（図５に示す実施例では＃０、＃３、＃６、＃９までの３間隔のデータ）と一致するタイミングで、その都度、その周期の伝送送信信号を第１ＣＨ監視データ送信手段４５に引き渡し、第１ＣＨ監視データ送信手段４５を有効にする。なお、絶対アドレス生成テーブル４８で得られた１＃０に対応する所定の複数絶対アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対アドレスのデータ（図５に示す実施例では＃０）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対アドレスのデータ（図５に示す実施例では＃３）が絶対アドレスカウンタ４４に引き渡され、以降の絶対アドレスのデータも同様に順次引き渡される。

第一監視データ送信手段４５は、アドレス抽出手段４３により有効とされた場合に、入力手段７１から引き渡されるデータに基づいて、トランジスタＴＲのベース電流を“ｏｎ”または“ｏｆｆ”とする。ベース電流が“ｏｎ”の場合、トランジスタＴＲは”ｏｎ”となり、共通データ信号線ＤＰ、ＤＮに監視信号である２０ｍＡ単位の電流信号が出力される。

入力手段７１は、入力部９からの入力データに基づき、監視データを第一監視データ送信手段４５に引き渡す。

第１ＣＨ出力子局６ａは、図４に示すように、伝送受信手段４１、アドレス抽出手段４３、第１ＣＨ制御データ抽出手段４６、ＣＨ数設定手段４７、第１ＣＨアドレスデータ記憶手段５１、第１ＣＨ最終アドレスデータ記憶手段５２、および出力手段６１を有する第１ＣＨ子局出力部６０ａを備える。第１ＣＨ出力子局６ａも、第１ＣＨ入力子局７ａと同様に内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えている。そして、このＭＣＵが第１ＣＨ子局出力部６０ａとして機能するものとなっている。処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるが、第１ＣＨ子局出力部６０ａを構成する上記各手段のそれぞれの処理におけるＣＰＵ、ＲＡＭおよびＲＯＭとの関係は、説明の便宜上、図示を省略するものとする。また、図４において、第１ＣＨ入力子局７ａと実質的に同じ部分には同符号を付し、その説明を簡略化または省略する。

第１ＣＨ制御データ抽出手段４６は、絶対アドレス生成テーブル４８で得られた絶対アドレス（＃０）と絶対アドレスカウンタ４４のカウントデータが一致するタイミングでアドレス抽出手段４３から引き渡された伝送受信信号から制御データを抽出する。そして、そのデータを第１ＣＨ制御データとして出力手段６１に引き渡す。

出力手段６１は、第１ＣＨ制御データ抽出手段４６から引き渡された第１ＣＨ制御データをパラレルデータに変換し、出力部８に出力し、出力部８に所定の動作をさせる。

図６に示す第２ＣＨ入力子局７ｂも、第１ＣＨ入力子局７ａと同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第２ＣＨ子局入力部７０ｂとして機能するものとなっている。そして、第１ＣＨ子局入力部７０ａのＭＣＵと同様に、第２ＣＨ入力子局７ｂの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図６に示すように、第２ＣＨ子局入力部７０ｂの機能構成は、図３に示す第１ＣＨ子局入力部７０ａの第１ＣＨアドレスデータ記憶手段５１、および、第１ＣＨ最終アドレスデータ記憶手段５２を、それぞれ、第２ＣＨアドレスデータ記憶手段５３、および、第２ＣＨ最終アドレスデータ記憶手段５４に置き換えたものであり、その他は第１ＣＨ子局入力部７０ａと同じである。そこで、図６において、図３に示す第１ＣＨ子局入力部７０ａと実質的に同じ部位には同符号を付し、その説明を簡略化または省略する。なお、第２ＣＨ監視データ送信手段４５は、第１ＣＨ監視データ送信手段４５と同じ機能であるため符号は同一とするが、図の説明の便宜上、名称は異なるものとする。

第２ＣＨアドレスデータ記憶手段５３は、第２チャネルの論理アドレス（２＃０、２＃１、２＃２、２＃３のいずれか）を指定するもので、設定された第２チャネルの論理アドレスのデータは、アドレス抽出手段４３に引き渡される。

第２ＣＨ最終アドレスデータ記憶手段５４には、第２チャネルの論理アドレスの最大値として２＃３が設定されている。

第２ＣＨ子局入力部７０ｂのアドレス抽出手段４３は、絶対アドレス生成テーブル４８を有し、本発明のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図８に示すように絶対アドレスが３ＣＨ列に展開される（図８に示すＳ１）。次に、第２ＣＨ最終アドレスデータ記憶手段５４の設定データ２＃３（論理アドレスの最大値）に基づき、論理アドレスが２＃０から２＃３までが繰り返し展開される（図８のＳ２）。そして、第２ＣＨアドレスデータ記憶手段５３の設定データ（論理アドレスのデータ）に一致する論理アドレスのデータに対応する所定の絶対アドレスを得る（図８のＳ３）。

例えば、図８に示す実施例では、第２ＣＨアドレスデータ記憶手段５３の設定データ（論理アドレスのデータ）が２＃０なので絶対アドレス＃１、＃１３、＃２５など、＃１から＃１８１まで１２間隔の所定のデータを得る。絶対アドレス生成テーブル４８で得られた所定の絶対アドレスのデータは、絶対アドレスカウンタ４４に順次に引き渡される。絶対アドレスカウンタ４４は伝送クロック信号の始まりを示すスタート信号ＳＴの終了を起点として伝送クロック信号パルスをカウントする。そして、絶対アドレスカウンタ４４は第２ＣＨアドレスデータ記憶手段５３の設定データ（論理アドレスのデータ）に対応する所定の絶対アドレスデータ（図８に示す実施例では＃１、＃１３、＃２５など、＃１から＃１８１まで１２間隔のデータ）と一致するタイミングで、その都度、その周期の伝送送信信号を第２ＣＨ監視データ送信手段４５に引き渡し、第２ＣＨ監視データ送信手段４５を有効にする。なお、絶対アドレス生成テーブル４８で得られた２＃０に対応する所定の複数絶対アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対アドレスのデータ（図８に示す実施例では＃１）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対アドレスのデータ（図８に示す実施例では＃１３）が絶対アドレスカウンタ４４に引き渡され、以降の絶対アドレスのデータも同様に順次引き渡される。

なお、第２ＣＨ最終アドレスデータ記憶手段５４で設定される論理アドレスのデータが小さいほど、伝送応答は速いものとなる。

図９に示す第３ＣＨ入力子局７ｃも、第１ＣＨ入力子局７ａと同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第３ＣＨ子局入力部７０ｃとして機能するものとなっている。そして、第１ＣＨ子局入力部７０ａのＭＣＵと同様に、第３ＣＨ入力子局７ｃの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図９に示す第３ＣＨ子局入力部７０ｃの機能構成も、図３に示す第１ＣＨ子局入力部７０ａの、第１ＣＨアドレスデータ記憶手段５１、および、第１ＣＨ最終アドレスデータ記憶手段５２を、それぞれ、第３ＣＨアドレスデータ記憶手段５５、および、第３ＣＨ最終アドレスデータ記憶手段５６に置き換えたものであり、その他は第１ＣＨ子局入力部７０ａと同じである。そこで、図９において、第１ＣＨ子局入力部７０ａと実質的に同じ部位には同符号を付し、その説明を簡略化または省略する。なお、第３ＣＨ監視データ送信手段４５も、第１ＣＨ監視データ送信手段４５と同じ機能であるため符号は同一とするが、図の説明の便宜上、名称は異なるものとする。

第３ＣＨアドレスデータ記憶手段５５は、第３チャネルの論理アドレス（図１２に示す３＃０、３＃１など）を指定するもので、設定された第３チャネルの論理アドレスのデータは、アドレス抽出手段４３に引き渡される。第３チャネルは、図１２、図１３に示すように、３伝送クロック信号周期を一単位として、その１６単位分で構成されるワードが、伝送クロック信号の１フレームサイクルを１周期Ｔｗｃとして４ワードを伝送するためのものとなっている。そして、第３ＣＨアドレスデータ記憶手段５５には、授受するワードの先頭の論理アドレス、３＃０、３＃１６などが設定される。

第３ＣＨ最終アドレスデータ記憶手段５６は、第３チャネルの論理アドレスのデータの最大値を設定するもので、設定された第３チャネルの論理アドレスのデータの最大値は、アドレス抽出手段４３に引き渡される。

第３ＣＨ子局入力部７０ｃのアドレス抽出手段４３は、絶対アドレス生成テーブル４８を有し、本発明のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図１１に示すように絶対アドレスのデータが３ＣＨ列に展開される（図１１に示すＳ１）。次に、第３ＣＨ最終アドレスデータ記憶手段５６の設定データ３＃６３（論理アドレスの最大値）に基づき、論理アドレスが３＃０から３＃６３まで展開される（図１１のＳ２）。そして、第３ＣＨアドレスデータ記憶手段５５の設定データ（論理アドレスのデータ）に一致する論理アドレスに対応する所定の絶対アドレスを得る（図１１のＳ３）。

例えば、図１１に示す実施例では、第３ＣＨアドレスデータ記憶手段５５の設定データ（論理アドレスのデータ）が３＃０なので絶対アドレス＃２、＃５など、＃２から＃５１まで３間隔のデータを得る。絶対アドレス生成テーブル４８で得られた所定の絶対アドレスのデータは、絶対アドレスカウンタ４４に引き渡される。絶対アドレスカウンタ４４は、伝送クロック信号の始まりを示すスタート信号ＳＴの終了を起点として伝送クロック信号パルスをカウントし、第３ＣＨ用アドレスデータ記憶手段５５の設定データに対応する所定の絶対アドレスデータ（図１１に示す実施例では＃２から＃５１まで３間隔のデータ）と一致するタイミングで、その都度、その周期の伝送送信信号を第３ＣＨ監視データ送信手段４５に引き渡し、第３ＣＨ監視データ送信手段４５を有効にする。なお、絶対アドレス生成テーブル４８で得られた３＃０に対応する所定の複数絶対アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対アドレスのデータ（図１１に示す実施例では＃２）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対アドレスのデータ（図８に示す実施例では＃５）が絶対アドレスカウンタ４４に引き渡され、以降の絶対アドレスのデータも同様に順次引き渡される。

第１ＣＨ入出力子局４ａには、対応関係にある出力部８と入力部９の双方が接続されている。そして、第１ＣＨ入出力子局４ａも、第１ＣＨ出力子局６ａおよび第１ＣＨ入力子局７ａと同様、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第１ＣＨ子局入出力部４０ａとして機能するものとなっている。そして、第１ＣＨ子局出力部６０ａのＭＣＵおよび第１ＣＨ子局入力部７０ａのＭＣＵと同様に、第１ＣＨ入出力子局４ａの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。第１ＣＨ子局入出力部４０ａは、第１ＣＨ子局出力部６０ａと第１ＣＨ子局入力部７０ａの双方をあわせた構成であり、各構成要素は、第１ＣＨ子局出力部６０ａまたは第１ＣＨ子局入力部７０ａの構成要素と同じであるため、説明を省略する。

第２ＣＨ出力子局６ｂ、および第３ＣＨ出力子局６ｃも、第１出力子局６ａと同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第２ＣＨ子局出力部６０ｂ、および第３ＣＨ子局出力部６０ｃとして機能するものとなっている。そして、第１ＣＨ子局出力部６０ａのＭＣＵと同様に、第２ＣＨ出力子局６ｂ、および第３ＣＨ出力子局６ｃの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図７、図１０に示すように、第２ＣＨ子局出力部６０ｂおよび第３ＣＨ子局出力部６０ｃの機能構成は、図３に示す第１ＣＨ子局出力部６０ａの第１ＣＨアドレスデータ記憶手段５１を、第２ＣＨアドレスデータ記憶手段５３および第３ＣＨアドレスデータ記憶手段５５に、第１ＣＨ最終アドレスデータ記憶手段５２を、第２ＣＨ最終アドレスデータ記憶手段５４および第３ＣＨ最終アドレスデータ記憶手段５６に置き換えたものであり、その他は第１ＣＨ子局出力部６０ａと同じである。従って、説明は省略する。

この制御・監視信号伝送システムでは、スタート信号の終了を起点とした一単位の伝送クロック信号周期の第一番目が第１チャネルに、第二番目が第２チャネルに、第三番目が第３チャネル割り振られている。また、第１チャネルに割り振られた伝送クロック信号周期が先頭となる一単位（以下、第１ＣＨ一単位とする）に、第１ＣＨ論理アドレス１＃０から１＃６３が割り当てられる。更に、第２チャネルに割り振られた伝送クロック信号周期が先頭となる一単位（以下、第２ＣＨ一単位とする）に、第２ＣＨ論理アドレス２＃０、２＃１，２＃２および２＃３が割り当てられる。更にまた、第３チャネルに割り振られた伝送クロック信号周期が先頭となる一単位（以下、第３ＣＨ一単位とする）に、第３ＣＨ論理アドレス３＃０から３＃６３が、ワードアドレスとして割り当てられる。

第１チャネルに属する第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、および第１ＣＨ入力子局７ａに、第１ＣＨアドレス１＃０から１＃６３のいずれかが付与される。自局に付与された第１ＣＨアドレスが割り振られた第１ＣＨ一単位の最初の伝送クロック信号周期において、データを授受する。なお、図１２において、第１ＣＨ制御データは第１ＣＨ入出力子局４ａまたは第１ＣＨ出力子局６ａが親局から受けるデータであり、第１ＣＨ監視データは、第１ＣＨ入出力子局４ａまたは第１ＣＨ入力子局７ａから親局が受けるデータである。

第２チャネルに属する第２ＣＨ出力子局６ｂおよび第２ＣＨ入力子局７ｂには、第２ＣＨ論理アドレス２＃０，２＃１、２＃２、２＃３のいずれかが付与され、自局に付与された第２ＣＨ論理アドレスが割り振られた第２ＣＨ一単位の最初の伝送クロック信号周期において、データを授受する。なお、第２チャネルの論理的なフレーム周期Ｔｈｃは、伝送クロック信号の１フレーム周期Ｔｃ（スタート信号から次のスタート信号までの周期）の中で１６回繰り返される。これに対し、第１チャネルの論理的なフレーム周期は伝送クロック信号のフレーム周期Ｔｃと等しくなっている。従って、第２チャネルの伝送応答速度は第１チャネルの伝送応答速度の１６倍となる。

第３チャネルに属する第３ＣＨ出力子局６ｃおよび第３ＣＨ入力子局７ｃには、第３ＣＨ論理アドレス３＃０から３＃６３のいずれかが付与され、自局に付与された第３ＣＨ論理アドレスが割り振られた第３ＣＨ一単位の最初の伝送クロック信号周期において、データを授受する。なお、第３チャネルで伝送される１ワードデータは、１６ビットデータで構成され、伝送目的となるワードデータの先頭論理アドレス（例えば、３＃０）を指定することにより、それに対応する所定の絶対アドレスの各々においてデータを授受し、ワードデータの授受を行うことができる。

第３チャネルで伝送されるワードデータは、複数の伝送サイクルで複数ワードを得るものとしてもよい。

なお、各チャネルに割り当てられるスタート信号の終了を起点とした一単位の伝送クロック信号周期の順位は、所定の任意の順位に（例えば、第一番目に第３チャネル、第二番目に第１チャネル、第三番目に第２チャネル）割り振られても良い。

この制御・監視信号伝送システムでは、伝送クロック信号の１周期において制御部側からの制御データと、子局側からの監視データを同時に伝送でき、しかも、３つのチャネルを設けたことから、３種類のデータの送信と受信が同時に行われる伝送方式、いわゆる全６重となっている。ただし、チャネル数に制限はなく、２チャネルの全４重方式としてもよい。

１ 制御部
２ 親局
４ａ 第１ＣＨ入出力子局
５ 被制御装置
６ａ 第１ＣＨ出力子局
６ｂ 第２ＣＨ出力子局
６ｃ 第３ＣＨ出力子局
７ａ 第１ＣＨ入力子局
７ｂ 第２ＣＨ入力子局
７ｃ 第３ＣＨ入力子局
８ 出力部
９ 入力部
１１ａ 第１ＣＨ出力ユニット
１１ｂ 第２ＣＨ出力ユニット
１１ｃ 第３ＣＨ出力ユニット
１２ａ 第１ＣＨ入力ユニット
１２ｂ 第２ＣＨ入力ユニット
１２ｃ 第３ＣＨ入力ユニット
１３ａ 第１ＣＨ制御並列データ
１３ｂ 第２ＣＨ制御並列データ
１３ｃ 第３ＣＨ制御並列データ
１４ａ 第１ＣＨ監視並列データ
１４ｂ 第２ＣＨ監視並列データ
１４ｃ 第３ＣＨ監視並列データ
２１ａ 第１ＣＨ出力データ部
２１ｂ 第２ＣＨ出力データ部
２１ｃ 第３ＣＨ出力データ部
２３ タイミング発生部
２４ 親局出力部
２５ 親局入力部
２６ａ 第１ＣＨ入力データ部
２６ｂ 第２ＣＨ入力データ部
２６ｃ 第３ＣＨ入力データ部
３１ ＯＳＣ（発振回路）
３２ タイミング発生手段
３３ 制御データ発生手段
３４ ラインドライバ
３５ 監視信号検出手段
３６ａ 第１ＣＨ監視データ抽出手段
３６ｂ 第２ＣＨ監視データ抽出手段
３６ｃ 第３ＣＨ監視データ抽出手段
４０ａ 第１ＣＨ子局入出力部
４１ 伝送受信手段
４３ アドレス抽出手段
４４ 絶対アドレスカウンタ
４５ 監視データ送信手段
４６ 制御データ抽出手段
４７ ＣＨ数設定手段
４８ 絶対アドレス生成テーブル
５１ 第１ＣＨアドレスデータ記憶手段
５２ 第１ＣＨ最終アドレスデータ記憶手段
５３ 第２ＣＨアドレスデータ記憶手段
５４ 第２ＣＨ最終アドレスデータ記憶手段
５５ 第３ＣＨアドレスデータ記憶手段
５６ 第３ＣＨ最終アドレスデータ記憶手段
６０ａ 第１ＣＨ子局出力部
６０ｂ 第２ＣＨ子局出力部
６０ｃ 第３ＣＨ子局出力部
６１ 出力手段
７０ａ 第１ＣＨ子局入力部
７０ｂ 第２ＣＨ子局入力部
７０ｃ 第３ＣＨ子局入力部
７１ 入力手段
８０ 出力部一体型子局
９０ 入力部一体型子局
ＴＲ トランジスタ

Claims (4)

1. 親局と複数の子局が共通データ信号線で接続され、
   前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、１周期が第１状態信号と前記第１状態信号に続く第２状態信号とからなる伝送クロック信号が、前記共通データ信号線に伝送され、
   前記伝送クロック信号のスタート信号と次のスタート信号の間の１フレーム周期の中の前記伝送クロック信号の連続する複数周期を複数のチャネルに分け、前記チャネル毎に、前記１フレームサイクルに繰り返し出現する一単位として論理アドレスを割り当てることを特徴とする制御・監視信号伝送システム。
2. 前記チャネルの少なくとも一つを高速伝送チャネルとし、前記高速伝送チャネルに属する子局は、前記伝送信号のスタート信号の終了を起点として、前記伝送クロック信号に基づいた伝送アドレスのカウントを開始し、前記伝送クロック信号のスタート信号と次のスタート信号の間の１フレームサイクルの周期の数に相当するアドレスカウント値より小さい数を最大アドレスカウント値とするアドレスカウンタを備え、前記１フレームサイクルよりも短いサイクルで、前記親局との間でデータの授受を行う請求項１に記載の制御・監視信号伝送システム。
3. 前記伝送クロック信号の１周期には、前記第１状態信号と前記第２状態信号の何れか一方に制御信号が含まれ、他方の状態信号に監視信号が含まれる請求項１に記載の制御・監視信号伝送システム。
4. 親局が接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、１周期が第１状態信号と前記第１状態信号に続く第２状態信号とからなる伝送クロック信号が伝送される共通データ信号線に接続され、
   自局の論理アドレスを設定するアドレス設定手段と、
   前記伝送クロック信号の周期をカウントし、前記自局の論理アドレスのデータに対応する絶対アドレスと一致するタイミングで、前記伝送クロック信号に重畳された制御データを抽出する制御データ抽出処理と、前記一致するタイミングで入力部からの入力信号に応じた監視データを監視信号として前記伝送クロック信号に重畳する監視データ送信処理を行う子局入出力部、あるいは、前記制御データ抽出処理を行う子局出力部と前記監視データ送信処理を行う子局入力部のいずれか一方を備え、
   前記アドレス設定手段は、前記伝送クロック信号の連続する複数周期を、前記伝送クロック信号のスタート信号と次のスタート信号の間の１フレームサイクルに繰り返し出現する一単位として論理アドレスを設定することを特徴とするターミナル。

Images