JP5748924B1 - 制御・監視信号伝送システム - Google Patents

Abstract

【課題】伝送同期方式において、所望の数のチャネルを設定することができる制御・監視信号伝送システムを提供する。【解決手段】本発明に係る制御・監視信号伝送システムでは、親局と複数の子局が共通データ信号線で接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、スタート信号の開始または終了の起点から開始される、所定の時間幅を１周期とする伝送データ信号が複数連なる、伝送信号が、前記共通データ信号線に伝送され、前記１周期毎に、前記親局からの伝送送信信号である制御信号、または、前記親局が受ける伝送受信信号である監視信号のいずれか一方のみが伝送される半二重伝送として前記伝送データ信号が伝送される。そして、前記伝送信号の所定数の連続する周期の複数を一単位とし、前記一単位の中の任意の前記伝送データ信号を所定のチャネルに割り当てる。【選択図】 図１

Description

本発明は、制御部に接続された親局と複数の出力部および入力部、或いは複数の被制御装置に対応する複数の子局との間の信号線を省配線化し共通データ信号線で接続し、伝送クロック信号で同期させるなどの伝送同期方式によりデータの伝送を行う制御・監視信号伝送システムに関する。

制御部と、複数の出力部と入力部、或いは複数の被制御装置を備える制御システムにおいて、配線の数を減らす、所謂省配線化が広く実施されている。そして、その省配線化の一般的な手法として、複数の出力部と入力部、或いは被制御装置から延出される信号線の各々を制御部に直接繋ぐパラレル接続に代えて、パラレル信号とシリアル信号の変換機能を備えた親局と複数の子局を、制御部と複数の出力部と入力部、或いは複数の被制御装置にそれぞれ接続し、親局と複数の子局との間で共通データ信号線を介してシリアル信号によりデータ授受を行う方式が広く採用されている。

また、シリアル信号によりデータ授受を行う方法として、伝送クロックで同期させるなどの伝送同期方式が広く採用され、様々な状況に適用するための検討がなされている。例えば、ビットデータとワードデータをそれぞれ独立的に伝送する場合には、論理的に異なる伝送路（チャネル）を複数使用して伝送する必要があるが、伝送同期方式においても、複数のチャネルを設けるための手法が検討されている。

例えば、特開２００２−２７１８７８号公報に開示されている制御・監視信号伝送システムでは、制御部から被制御装置への第１制御信号を所定のパルス幅（デューティ比）の２値信号とし、第２制御信号を電源電圧のレベル以外のレベルの期間における所定のレベルの信号として、また、入力部から制御部への第１監視信号を電流信号の有無とし、第２監視信号を周波数信号とすることにより、伝送同期方式において２チャネルを設けることができる。

特開２００２−２７１８７８号公報

しかしながら、上記制御・監視信号伝送システムをはじめとする従来技術では、伝送クロック信号の１周期に数種類程度の多重信号を重畳することが限度であり、設定できるチャネル数に限りがあった。

そこで、本発明は、伝送同期方式において、所望の数のチャネルを設定することができる制御・監視信号伝送システムを提供することを目的とする。

本発明に係る制御・監視信号伝送システムでは、親局と複数の子局が共通データ信号線で接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、スタート信号の開始または終了の起点から開始される、所定の時間幅を１周期とする伝送データ信号が複数連なる、伝送信号が、前記共通データ信号線に伝送され、前記１周期毎に、前記親局からの伝送送信信号である制御信号、または、前記親局が受ける伝送受信信号である監視信号のいずれか一方のみが伝送される半二重伝送として前記伝送データ信号が伝送される。そして、前記伝送信号のスタート信号と次のスタート信号の間の１フレーム周期の中の前記伝送データ信号の複数を複数のチャネルに分け、前記チャネル毎に、前記１フレーム周期に繰り返し出現する一単位として論理アドレスを割り当てる。

前記子局は、前記スタート信号の開始または終了を起点として、前記タイミング信号に同期する疑似クロック信号を自局で生成し、前記疑似クロック信号に基づいて伝送アドレスをカウントするものであってもよい。

前記伝送データ信号は対応する伝送クロック信号を含み、前記チャネルの少なくとも一つを高速伝送チャネルとし、前記高速伝送チャネルに属する子局は、前記スタート信号の開始または終了を起点として、前記伝送データ信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号周期の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行うものであってもよい。

前記チャネルの少なくとも一つを高速伝送チャネルとし、前記高速伝送チャネルに属する子局は、前記スタート信号の開始または終了を起点として、自局で生成する前記タイミング信号に同期する疑似クロック信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号周期の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行うものであってもよい。

本発明に係るターミナルは、親局が接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、スタート信号の開始または終了の起点から開始される、所定の時間幅を１周期とする伝送データ信号が複数連なり、前記１周期毎に、前記親局からの伝送送信信号である制御信号、または、前記親局が受ける伝送受信信号である監視信号のいずれか一方のみが伝送される半二重伝送として前記伝送データ信号が伝送される共通データ信号線に接続される。また、自局の論理アドレスを設定するアドレス設定手段と、前記論理アドレスに対応する前記伝送信号における絶対アドレスを算出する絶対アドレス生成テーブルを備える。更に、前記伝送データ信号の数をカウントし、前記自局アドレスのデータと一致するタイミングで、前記伝送データ信号に重畳された制御データを抽出する制御データ抽出処理と、前記一致するタイミングで入力部からの入力信号に応じた監視データを伝送受信信号として前記伝送信号に重畳する監視データ送信処理を行う子局入出力部、あるいは、前記制御データ抽出処理を行う子局出力部と前記監視データ送信処理を行う子局入力部のいずれか一方を備える。そして、前記論理アドレス設定手段は、前前記伝送データ信号の複数を、前記伝送データ信号が複数連なる伝送信号の前記スタート信号と次の前記スタート信号の間の１フレーム周期に繰り返し出現する一単位として前記論理アドレスを設定する。

本発明に係るターミナルは、前記スタート信号の開始または終了を起点として、前記タイミング信号に同期する疑似クロック信号を自局で生成し、前記疑似クロック信号に基づいて伝送アドレスをカウントする

前記伝送データ信号は対応する伝送クロック信号を含み、本発明に係るターミナルは、前記スタート信号の開始または終了を起点として、前記伝送データ信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行うものであってもよい。

本発明に係るターミナルは、前記スタート信号の開始または終了を起点として、前記疑似クロック信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行うものであってもよい。

本発明に係る制御・監視信号伝送システムでは、伝送データ信号の複数が一単位とされ、一単位の中の任意の伝送データ信号が所定のチャネルに割り当てられるため、伝送同期方式において、所望の数のチャネルを設けることが可能となる。

また、伝送信号にスタート信号を含め、そのスタート信号と次のスタート信号の間を１フレーム周期として、チャネル毎に、１フレーム周期の範囲内で子局が自チャネルに定義されたフレーム周期を繰り返し、親局と子局は、一単位毎に、当該子局が属するチャネルのデータの授受を行うこととすれば、伝送信号の１フレーム周期よりも短いフレーム周期で所定のデータを高速スキャンすることが可能となる。

本発明に係るターミナルは、伝送データ信号の複数を一単位としてアドレスを設定するアドレス設定手段と、論理アドレスに対応する伝送信号における絶対アドレスを算出する絶対アドレス生成テーブルを備えるため、本発明に係る制御・監視信号伝送システムにおいて、絶対アドレスを意識することなく容易にアドレス設定することができる。

また、本発明に係る制御・監視信号伝送システムおよびターミナルは、親局が有するタイミング発生手段で生成されるタイミング信号に同期する疑似クロック信号を子局（自局）で生成し、その疑似クロック信号に基づいて伝送アドレスをカウントするものとすれば、伝送信号がスタート信号のみを含み、伝送データ信号が、対応する伝送クロック信号を含まないものであっても、伝送アドレスをカウントすることができる。従って伝送信号の伝送データ信号の時間幅を短くし、伝送速度を上げることができる。

本発明に係る制御・監視信号伝送システムの概略構成を示すシステム構成図である。 親局のシステム構成図である。 第１チャネルに属する入力子局における子局入力部のブロック図である。 第１チャネルに属する入力子局の絶対アドレス生成テーブルを示す図である。 第１チャネルに属する出力子局における子局出力部のブロック図である。 第１チャネルに属する出力子局の絶対アドレス生成テーブルを示す図である。 第２チャネルに属する入力子局における子局入力部のブロック図である。 第２チャネルに属する入力子局の絶対アドレス生成テーブルを示す図である。 第２チャネルに属する出力子局における子局出力部のブロック図である。 第２チャネルに属する出力子局の絶対アドレス生成テーブルを示す図である。 第３チャネルに属する入力子局における子局入力部のブロック図である。 第３チャネルに属する入力子局の絶対アドレス生成テーブルを示す図である。 第３チャネルに属する出力子局における子局出力部のブロック図である。 第３チャネルに属する出力子局の絶対アドレス生成テーブルを示す図である。 親局と子局との間で授受される伝送信号と伝送信号から抽出される第１チャネルデータの模式図である。 親局と子局との間で授受される伝送信号と伝送信号から抽出される第２チャネルデータの模式図である。 親局と子局との間で授受される伝送信号と伝送信号から抽出される第３チャネルデータの模式図である。 各チャネルのフレーム周期を示す伝送信号の模式図である。 伝送信号のタイムチャートである。 伝送信号の他の実施形態のタイムチャートである。 伝送信号の更に他の実施形態のタイムチャートである。 他の実施形態の入力子局における子局入力部のブロック図である。 他の実施形態の出力子局における子局出力部のブロック図である。

図１〜１９を参照しながら、本発明に係る制御・監視信号伝送システムの実施例を説明する。
図１に示すように、この制御・監視信号伝送システムは、制御部１および共通データ信号線ＤＰ、ＤＮ（以下、伝送ラインということがある）に接続された単一の親局２と、前記共通データ信号線ＤＰ、ＤＮに接続された第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃ、および第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃの複数で構成される。なお、図１においては、図示の便宜上、各々の子局が一つずつ示されているが、共通データ信号線ＤＰ、ＤＮに接続される子局の種類や数に制限は無い。

第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃ、および第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃは、制御部１の出力指示に応じて動作する出力部８に対する信号出力処理と、制御部１への入力情報を取り入れる入力部９からの入力信号処理のいずれかまたは双方を行うものである。そして、使用目的に応じた伝送データにより３つの群に分類されている。具体的には、第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、および第１ＣＨ入力子局７ａが低速データの伝送を行う低速データ伝送群に、第２ＣＨ出力子局６ｂおよび第２ＣＨ入力子局７ｂが高速データの伝送を行う高速データ伝送群に、第３ＣＨ出力子局６ｃおよび第３ＣＨ入力子局７ｃが複数ビットのワードデータの伝送を行うワードデータ伝送群に分類されている。なお、低速データ伝送群、高速データ伝送群、ワードデータ伝送群に割り当てられる伝送データ信号を、それぞれ第１チャネル（第１ＣＨ）、第２チャネル（第２ＣＨ）、第３チャネル（第３ＣＨ）と称するものとし、以下、これらの群に対応する部分には、それぞれ「第１ＣＨ」「第２ＣＨ」「第３ＣＨ」の表記を付すものとする。

出力部８は、例えば、アクチュエータ、（ステッピング）モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等であり、入力部９は、例えば、リードスイッチ、マイクロスイッチ、押釦スイッチ、光電スイッチ、各種センサ等である。第１ＣＨ入出力子局４ａは、出力部８と入力部９で構成される被制御装置５に接続され、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃは出力部８のみに接続され、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃは入力部９にのみ接続されている。また、第１ＣＨ出力子局６ａ、第２ＣＨ出力子局６ｂ、第３ＣＨ出力子局６ｃは出力部８を内包するもの（出力部一体型子局８０）であってもよく、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃは入力部９を内包するもの（入力部一体型子局９０）であってもよい。

制御部１は、例えばプログラマブルコントローラ、コンピュータ等であり、第１ＣＨ制御並列データ１３ａ、第２ＣＨ制御並列データ１３ｂ、第３ＣＨ制御並列データ１３ｃを送出する第１ＣＨ出力ユニット１１ａ、第２ＣＨ出力ユニット１１ｂ、第３ＣＨ出力ユニット１１ｃと、第１ＣＨ入出力子局４ａおよび第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃからの監視信号から抽出される監視データに基づき得られた第１ＣＨ監視並列データ１４ａ、第２ＣＨ監視並列データ１４ｂ、第３ＣＨ監視並列データ１４ｃを受け取る第１ＣＨ入力ユニット１２ａ、第２ＣＨ入力ユニット１２ｂ、第３ＣＨ入力ユニット１２ｃを有する。そして、これら第１ＣＨ出力ユニット１１ａ、第２ＣＨ出力ユニット１１ｂ、第３ＣＨ出力ユニット１１ｃ、第１ＣＨ入力ユニット１２ａ、第２ＣＨ入力ユニット１２ｂ、第３ＣＨ入力ユニット１２ｃが親局２に接続されている。

親局２は、図２に示すように、第１ＣＨ出力データ部２１ａ、第２ＣＨ出力データ部２１ｂ、第３ＣＨ出力データ部２１ｃ、タイミング発生部２３、親局出力部２４、親局入力部２５、第１ＣＨ入力データ部２６ａ、第２ＣＨ入力データ部２６ｂ、第３ＣＨ入力データ部２６ｃを備える。そして、共通データ信号線ＤＰ、ＤＮに接続され、一連のパルス状信号である制御信号を共通データ信号線ＤＰ、ＤＮに送出するとともに、第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃから送出された監視信号から抽出された第１ＣＨ監視並列データ１４ａ、第２ＣＨ監視並列データ１４ｂ、第３ＣＨ監視並列データ１４ｃを制御部１の第１ＣＨ入力ユニット１２ａ、第２ＣＨ入力ユニット１２ｂ、第３ＣＨ入力ユニット１２ｃへ送出する。

第１ＣＨ出力データ部２１ａは、制御部１の第１ＣＨ出力ユニット１１ａからの第１ＣＨ制御並列データ１３ａをシリアルデータとして親局出力部２４へ引き渡す。第２ＣＨ出力データ部２１ｂは、制御部１の第２ＣＨ出力ユニット１１ｂからの第２ＣＨ制御並列データ１３ｂをシリアルデータとして親局出力部２４へ引き渡す。第３ＣＨ出力データ部２１ｃは、制御部１の第３ＣＨ出力ユニット１１ｃからの第３ＣＨ制御並列データ１３ｃをシリアルデータとして親局出力部２４へ引き渡す。

タイミング発生部２３は、発振回路（ＯＳＣ）３１とタイミング発生手段３２からなり、発振回路（ＯＳＣ）３１を基にタイミング発生手段３２が、このシステムのタイミングクロックを生成し親局出力部２４、親局入力部２５に引き渡す。

親局出力部２４は、制御データ発生手段３３とラインドライバ３４からなる。制御データ発生手段３３が、第１ＣＨ出力データ部２１ａ、第２ＣＨ出力データ部２１ｂ、第３ＣＨ出力データ部２１ｃから受けたデータと、タイミング発生部２３から受けたタイミングクロックに基づき、ラインドライバ３４を介して共通データ信号線ＤＰ、ＤＮに伝送信号を送出する。

伝送信号は、伝送データ信号が複数連なって構成される。伝送データ信号は、伝送クロック信号の閾値Ｖｓｔ（この実施例では１８Ｖ）より高い電位レベルエリア（本発明の、伝送データ信号に対応する伝送クロック信号に相当し、この実施例では＋２４Ｖ）と伝送クロック信号の閾値Ｖｓｔよりも低い電位レベルエリアで構成される。また、伝送クロック信号の閾値Ｖｓｔよりも低い電位レベルエリアは、制御信号または監視信号に相当し、論理データの閾値Ｖｌｔ（この実施例では６Ｖ）よりも高い電位レベルエリア（この実施例では＋１２Ｖ）、または、論理データの閾値Ｖｌｔよりも低い電位レベルエリア（この実施例では０Ｖ）のいずれかで構成される。そして、伝送クロック信号の閾値Ｖｓｔよりも低い電位レベルエリアの電位レベルが前記閾値Ｖｌｔよりも高いか低いかで制御信号の論理データ、または、監視信号の論理データを表すものとなっている。この実施例では、閾値Ｖｌｔよりも低い電位レベル（この実施例では０Ｖ）が論理データ“１”、閾値Ｖｌｔよりも高い電位レベル（この実施例では１２Ｖ）が論理データ“０”を表す。ただし、各論理データを表す電位レベルは、制御部１から入力される第１ＣＨ制御並列データ１３ａ、第２ＣＨ制御並列データ１３ｂ、第３ＣＨ制御並列データ１３ｃの各データの値、または、第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、および第３ＣＨ入力子局７ｃから送出される各監視信号のデータに応じたものであれば、その大きさに制限はなく適宜に決めればよい。更に、伝送信号は、伝送データ信号の時間幅より長く、伝送クロック信号の閾値Ｖｓｔより高い電位レベルのスタート信号ＳＴを先頭に有している。

なお、第１ＣＨ入出力子局４ａ、第１ＣＨ出力子局６ａ、第１ＣＨ入力子局７ａ、第２ＣＨ出力子局６ｂ、第２ＣＨ入力子局７ｂ、第３ＣＨ出力子局６ｃ、第３ＣＨ入力子局７ｃは、いずれも、外部の共通電源ＶＰ、ＶＮから電源を得るものとなっている。

図１８に示すように、１フレーム周期を構成する伝送データ信号の数は７６８であり、絶対アドレスは、開始アドレスが０であることから最終アドレスが７６７とされている。また、０から７６２までの６間隔の絶対アドレス（＃０、＃６、＃１２…）と１から７６３までの６間隔の絶対アドレス（＃１、＃７、＃１３…）の伝送データ信号が第１チャネルに、２から７６４までの６間隔の絶対アドレス（＃２、＃８、＃１４…）と３から７６５までの６間隔の絶対アドレス（＃３、＃９、＃１５…）の伝送データ信号が第２チャネルに、４から７６６までの６間隔の絶対アドレス（＃４、＃１０、＃１６…）と５から７６７までの６間隔の絶対アドレス（＃５、＃１１、＃１７…）の伝送データ信号が第３チャネルに、割り当てられている。そして、第１チャネルに割り当てられた伝送データ信号、第２チャネルに割り当てられた伝送データ信号、および第３チャネルに割り当てられた伝送データ信号の連続する複数（この実施例では６伝送データ信号）が本発明の一単位とされている。

親局入力部２５は監視信号検出手段３５、第１ＣＨ監視データ抽出手段３６ａ、第２ＣＨ監視データ抽出手段３６ｂ、および第３ＣＨ監視データ抽出手段３６ｃで構成される。監視信号検出手段３５は、共通データ信号線ＤＰ、ＤＮを経由して第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃから送出された監視信号を検出する。監視信号のデータは、既述のように論理データとして閾値Ｖｌｔよりも低い電位レベルと高い電位レベルで表されており、スタート信号ＳＴが送信された後、第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、第３ＣＨ入力子局７ｃの各々から監視信号を受け取るものとなっている。そして、監視信号検出手段３５で検出された監視信号は、第１ＣＨ監視データ抽出手段３６ａ、第２ＣＨ監視データ抽出手段３６ｂ、および第３ＣＨ監視データ抽出手段３６ｃに引き渡される。

第１ＣＨ監視データ抽出手段３６ａは、タイミング発生手段３２からのタイミングに同期して、第１ＣＨ監視データを抽出し、直列の入力データとして第１ＣＨ入力データ部２６ａに送出する。

第２ＣＨ監視データ抽出手段３６ｂは、タイミング発生手段３２からのタイミングに同期して、第２ＣＨ監視データを抽出し、直列の入力データとして第２ＣＨ入力データ部２６ｂに送出する。

第３ＣＨ監視データ抽出手段３６ｃは、タイミング発生手段３２からのタイミングに同期して、第３ＣＨ監視データを抽出し、直列の入力データとして第３ＣＨ入力データ部２６ｃに送出する。

第１ＣＨ入力データ部２６ａは、第１ＣＨ監視データ抽出手段３６ａから受け取った直列の入力データを並列（パラレル）データに変換し、第１ＣＨ監視並列データ１４ａとして制御部１の第１ＣＨ入力ユニット１２ａへ送出する。また、第２ＣＨ入力データ部２６ｂは、第２ＣＨ監視データ抽出手段３６ｂから受け取った直列の入力データを並列（パラレル）データに変換し、第２ＣＨ監視並列データ１４ｂとして制御部１の第２ＣＨ入力ユニット１２ｂへ送出する。更に、第３ＣＨ入力データ部２６ｃは、第３ＣＨ監視データ抽出手段３６ｃから受け取った直列の入力データを並列（パラレル）データに変換し、第３ＣＨ監視並列データ１４ｃとして制御部１の第３ＣＨ入力ユニット１２ｃへ送出する。

第１ＣＨ入力子局７ａは、図３に示すように、伝送受信手段４１、アドレス抽出手段４３、第１ＣＨ監視データ送信手段４５ａ、ＣＨ数設定手段４７、第１ＣＨアドレスデータ記憶手段５１、第１ＣＨ最終アドレスデータ記憶手段５２、および入力手段７１を有する第１ＣＨ子局入力部７０ａを備える。なお、この実施例の入力子局７ａは、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第１ＣＨ子局入力部７０ａとして機能するものとなっている。処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるが、第１ＣＨ子局入力部７０ａを構成する上記各手段のそれぞれの処理におけるＣＰＵ、ＲＡＭおよびＲＯＭとの関係は、説明の便宜上、図示を省略するものとする。

伝送受信手段４１は、共通データ信号線ＤＰ、ＤＮに伝送される伝送データ信号を、子局ラインレシーバ６２を介して受け、これをアドレス抽出手段４３に引き渡す。

ＣＨ数設定手段４７は、使用するチャネルの数を指定するもので、設定されたチャネル数はアドレス抽出手段４３に引き渡される。

第１ＣＨアドレスデータ記憶手段５１は、本発明のアドレス設定手段に相当し、第１チャネルの論理監視アドレスのデータ（図１５に示す１Ｍ＃０、１Ｍ＃１など）を指定するもので、設定された第１チャネルの論理監視アドレスのデータは、アドレス抽出手段４３に引き渡される。なお、論理監視アドレスは、本発明の論理アドレスに相当し、後述の論理制御アドレスも、本発明の論理アドレスに相当する。

第１ＣＨ最終アドレスデータ記憶手段５２は、第１チャネルの論理監視アドレスのデータの最大値を設定するもので、設定された第１チャネルの論理監視アドレスのデータの最大値は、アドレス抽出手段４３に引き渡される。

アドレス抽出手段４３は、絶対アドレス生成テーブル４８を有し、本実施例のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図４に示すように絶対アドレスが６列（チャネル数３で各チャネル２列）に展開される（図４に示すＳ１）。次に、第１ＣＨ最終アドレスデータ記憶手段５２の設定データ１Ｍ＃１２７（論理監視アドレスの最大値）に基づき、論理監視アドレスが１Ｍ＃０から１Ｍ＃１２７まで展開される（図４のＳ２）。そして、第１ＣＨアドレスデータ記憶手段５１の設定データ（論理監視アドレスのデータ）に一致する論理監視アドレスのデータに対応する所定の絶対監視アドレスを得る（図４のＳ３）。

例えば、図４に示す実施例では、第１ＣＨアドレスデータ記憶手段５１の設定データ（論理監視アドレスのデータ）が１Ｍ＃０なので絶対監視アドレス＃０、＃６、＃１２、＃１８までの６間隔のデータを得る。絶対アドレス生成テーブル４８で得られた所定の絶対監視アドレスのデータは、絶対アドレスカウンタ４４に順次に引き渡される。絶対アドレスカウンタ４４は伝送信号の始まりを示すスタート信号ＳＴの終了を起点として伝送データ信号の数をカウントする。そして、絶対アドレスカウンタ４４は第１ＣＨアドレスデータ記憶手段５１の設定データ（論理監視アドレスのデータ）に対応する所定の絶対監視アドレスのデータ（図４に示す実施例では＃０、＃６、＃１２、＃１８までの６間隔のデータ）と一致するタイミングで、その都度、その周期の伝送送信信号を第１ＣＨ監視データ送信手段４５ａに引き渡し、第１ＣＨ監視データ送信手段４５ａを有効にする。なお、絶対アドレス生成テーブル４８で得られた論理監視アドレス１Ｍ＃０に対応する所定の複数の絶対監視アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対監視アドレスのデータ（図４に示す実施例では＃０）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対監視アドレスのデータ（図４に示す実施例では＃６）が絶対アドレスカウンタ４４に引き渡され、以降の絶対監視アドレスのデータも同様に順次引き渡される。

第一監視データ送信手段４５ａは、アドレス抽出手段４３により有効とされた場合に、子局ラインドライバ７２を介して共通データ信号線ＤＰ、ＤＮに監視信号を出力する。

入力手段７１は、入力部９からの入力データに基づき、監視データを第一監視データ送信手段４５ａに引き渡す。

第１ＣＨ出力子局６ａは、図５に示すように、伝送受信手段４１、アドレス抽出手段４３、第１ＣＨ制御データ抽出手段４６ａ、ＣＨ数設定手段４７、第１ＣＨアドレスデータ記憶手段５１、第１ＣＨ最終アドレスデータ記憶手段５２、および出力手段６１を有する第１ＣＨ子局出力部６０ａを備える。第１ＣＨ出力子局６ａも、第１ＣＨ入力子局７ａと同様に内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えている。そして、このＭＣＵが第１ＣＨ子局出力部６０ａとして機能するものとなっている。処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるが、第１ＣＨ子局出力部６０ａを構成する上記各手段のそれぞれの処理におけるＣＰＵ、ＲＡＭおよびＲＯＭとの関係は、説明の便宜上、図示を省略するものとする。また、図５において、第１ＣＨ入力子局７ａと実質的に同じ部分には同符号を付し、その説明を簡略化または省略する。

第１ＣＨ出力子局６ａのアドレス抽出手段４３も、絶対アドレス生成テーブル４８を有し、本実施例のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図６に示すように絶対アドレスが６列（チャネル数３で各チャネル２列）に展開される（図６に示すＳ１）。次に、第１ＣＨ最終アドレスデータ記憶手段５２の設定データ１Ｃ＃１２７（論理制御アドレスの最大値）に基づき、論理制御アドレスが１Ｃ＃０から１Ｃ＃１２７まで展開される（図６のＳ２）。そして、第１ＣＨアドレスデータ記憶手段５１の設定データ（論理制御アドレスのデータ）に一致する論理制御アドレスのデータに対応する所定の絶対制御アドレスを得る（図６のＳ３）。

例えば、図６に示す実施例では、第１ＣＨアドレスデータ記憶手段５１の設定データ（論理制御アドレスのデータ）が１Ｃ＃０なので絶対制御アドレス＃１、＃７、＃１３、＃１９までの６間隔のデータを得る。絶対アドレス生成テーブル４８で得られた所定の絶対制御アドレスのデータは、絶対アドレスカウンタ４４に順次に引き渡される。絶対アドレスカウンタ４４は伝送信号の始まりを示すスタート信号ＳＴの終了を起点として伝送データ信号の数をカウントする。そして、絶対アドレスカウンタ４４は第１ＣＨアドレスデータ記憶手段５１の設定データ（論理制御アドレスのデータ）に対応する所定の絶対監視アドレスのデータ（図６に示す実施例では＃１、＃７、＃１３、＃１９までの６間隔のデータ）と一致するタイミングで、その都度、その周期の伝送受信信号を第１ＣＨ制御データ抽出手段４６ａに引き渡す。なお、絶対アドレス生成テーブル４８で得られた１Ｃ＃０に対応する所定の複数の絶対制御アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対制御アドレスのデータ（図６に示す実施例では＃１）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対監視アドレスのデータ（図６に示す実施例では＃７）が絶対アドレスカウンタ４４に引き渡され、以降の絶対監視アドレスのデータも同様に順次引き渡される。

第１ＣＨ制御データ抽出手段４６ａは、アドレス抽出手段４３から引き渡された伝送受信信号から制御データを抽出する。そして、そのデータを第１ＣＨ制御データとして出力手段６１に引き渡す。

出力手段６１は、第１ＣＨ制御データ抽出手段４６ａから引き渡された第１ＣＨ制御データをパラレルデータに変換し、出力部８に出力し、出力部８に所定の動作をさせる。

第１ＣＨ入出力子局４ａには、対応関係にある出力部８と入力部９の双方が接続されている。そして、第１ＣＨ入出力子局４ａも、第１ＣＨ出力子局６ａおよび第１ＣＨ入力子局７ａと同様、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第１ＣＨ子局入出力部４０ａとして機能するものとなっている。そして、第１ＣＨ子局出力部６０ａのＭＣＵおよび第１ＣＨ子局入力部７０ａのＭＣＵと同様に、第１ＣＨ入出力子局４ａの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。第１ＣＨ子局入出力部４０ａは、第１ＣＨ子局出力部６０ａと第１ＣＨ子局入力部７０ａの双方をあわせた構成であり、各構成要素は、第１ＣＨ子局出力部６０ａまたは第１ＣＨ子局入力部７０ａの構成要素と同じであるため、説明を省略する。

図７に示す第２ＣＨ入力子局７ｂも、第１ＣＨ入力子局７ａと同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第２ＣＨ子局入力部７０ｂとして機能するものとなっている。そして、第１ＣＨ子局入力部７０ａのＭＣＵと同様に、第２ＣＨ入力子局７ｂの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図７に示すように、第２ＣＨ子局入力部７０ｂの機能構成は、図３に示す第１ＣＨ子局入力部７０ａの第１ＣＨアドレスデータ記憶手段５１、および、第１ＣＨ最終アドレスデータ記憶手段５２を、それぞれ、第２ＣＨアドレスデータ記憶手段５３、および、第２ＣＨ最終アドレスデータ記憶手段５４に置き換えたものであり、その他は第１ＣＨ子局入力部７０ａと同じである。そこで、図６において、図３に示す第１ＣＨ子局入力部７０ａと実質的に同じ部位には同符号を付し、その説明を簡略化または省略する。なお、第２ＣＨ監視データ送信手段４５ｂは、第１ＣＨ監視データ送信手段４５ａと同じ機能であるため符号は同一とするが、図の説明の便宜上、名称は異なるものとする。

第２ＣＨアドレスデータ記憶手段５３は、本発明のアドレス設定手段に相当し、第２チャネルの論理監視アドレス（２Ｍ＃０、２Ｍ＃１、２Ｍ＃２、２Ｍ＃３のいずれか）を指定するもので、設定された第２チャネルの論理監視アドレスのデータは、アドレス抽出手段４３に引き渡される。

第２ＣＨ最終アドレスデータ記憶手段５４には、第２チャネルの論理監視アドレスの最大値として２Ｍ＃３が設定されている。

第２ＣＨ子局入力部７０ｂのアドレス抽出手段４３も、絶対アドレス生成テーブル４８を有し、本発明のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図８に示すように絶対アドレスが６列（チャネル数３で各チャネル２列）に展開される（図８に示すＳ１）。次に、第２ＣＨ最終アドレスデータ記憶手段５４の設定データ２Ｍ＃３（論理監視アドレスの最大値）に基づき、論理監視アドレスが２Ｍ＃０から２Ｍ＃３までが繰り返し展開される（図８のＳ２）。そして、第２ＣＨアドレスデータ記憶手段５３の設定データ（論理監視アドレスのデータ）に一致する論理監視アドレスのデータに対応する所定の絶対監視アドレスを得る（図８のＳ３）。

例えば、図８に示す実施例では、第２ＣＨアドレスデータ記憶手段５３の設定データ（論理監視アドレスのデータ）が２Ｍ＃０なので絶対監視アドレス＃２、＃２６、＃５０など、＃２から＃７６４まで２４間隔の所定の各データを得る。絶対アドレス生成テーブル４８で得られた所定の絶対アドレスのデータは、絶対アドレスカウンタ４４に順次に引き渡される。絶対アドレスカウンタ４４は伝送信号の始まりを示すスタート信号ＳＴの終了を起点として伝送データ信号の数をカウントする。そして、絶対アドレスカウンタ４４は第２ＣＨアドレスデータ記憶手段５３の設定データ（論理監視アドレスのデータ）に対応する所定の絶対アドレスデータ（図８に示す実施例では＃２、＃２６、＃５０など、＃２から＃７６４まで２４間隔の所定の各データ）と一致するタイミングで、その都度、その周期の伝送送信信号を第２ＣＨ監視データ送信手段４５ｂに引き渡し、第２ＣＨ監視データ送信手段４５ｂを有効にする。なお、絶対アドレス生成テーブル４８で得られた２Ｍ＃０に対応する所定の複数絶対アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対アドレスのデータ（図８に示す実施例では＃２）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対アドレスのデータ（図８に示す実施例では＃２６）が絶対アドレスカウンタ４４に引き渡され、以降の絶対アドレスのデータも同様に順次引き渡される。

なお、第２ＣＨ最終アドレスデータ記憶手段５４で設定される論理アドレスのデータが小さいほど、伝送応答は速いものとなる。

第２ＣＨ出力子局６ｂも、第１出力子局６ａと同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第２ＣＨ子局出力部６０ｂとして機能するものとなっている。そして、第１ＣＨ子局出力部６０ａのＭＣＵと同様に、第２ＣＨ出力子局６ｂの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図９に示すように、第２ＣＨ子局出力部６０ｂの機能構成は、図５に示す第１ＣＨ子局出力部６０ａの第１ＣＨアドレスデータ記憶手段５１を、第２ＣＨアドレスデータ記憶手段５３に、第１ＣＨ最終アドレスデータ記憶手段５２を、第２ＣＨ最終アドレスデータ記憶手段５４に置き換えたものであり、その他は第１ＣＨ子局出力部６０ａと同じである。従って、図９において、第１ＣＨ出力子局６ａと実質的に同じ部分には同符号を付し、その説明を簡略化または省略する。

第２ＣＨ子局出力部６０ｂのアドレス抽出手段４３も、絶対アドレス生成テーブル４８を有し、本発明のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図１０に示すように絶対アドレスが６列（チャネル数３で各チャネル２列）に展開される（図１０に示すＳ１）。次に、第２ＣＨ最終アドレスデータ記憶手段５４の設定データ２Ｃ＃３（論理監視アドレスの最大値）に基づき、論理制御アドレスが２Ｃ＃０から２Ｃ＃３までが繰り返し展開される（図１０のＳ２）。そして、第２ＣＨアドレスデータ記憶手段５３の設定データ（論理制御アドレスのデータ）に一致する論理制御アドレスのデータに対応する所定の絶対アドレスを得る（図１０のＳ３）。

例えば、図１０に示す実施例では、第２ＣＨアドレスデータ記憶手段５３の設定データ（論理制御アドレスのデータ）が２Ｃ＃０なので絶対制御アドレス＃３、＃２７、＃５１など、＃３から＃７６５まで２４間隔の所定の各データを得る。絶対アドレス生成テーブル４８で得られた所定の絶対アドレスのデータは、絶対アドレスカウンタ４４に順次に引き渡される。絶対アドレスカウンタ４４は伝送信号の始まりを示すスタート信号ＳＴの終了を起点として伝送データ信号の数をカウントする。そして、絶対アドレスカウンタ４４は第２ＣＨアドレスデータ記憶手段５３の設定データ（論理制御アドレスのデータ）に対応する所定の絶対アドレスデータ（図１０に示す実施例では＃３、＃２７、＃５１など、＃３から＃７６５まで２４間隔の所定のデータ）と一致するタイミングで、その都度、その周期の伝送受信信号を第２ＣＨ制御データ抽出手段４６ｂに引き渡す。なお、絶対アドレス生成テーブル４８で得られた２Ｃ＃０に対応する所定の複数絶対アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対アドレスのデータ（図１０に示す実施例では＃３）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対アドレスのデータ（図１０に示す実施例では＃２７）が絶対アドレスカウンタ４４に引き渡され、以降の絶対アドレスのデータも同様に順次引き渡される。

図１１に示す第３ＣＨ入力子局７ｃも、第１ＣＨ入力子局７ａと同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第３ＣＨ子局入力部７０ｃとして機能するものとなっている。そして、第１ＣＨ子局入力部７０ａのＭＣＵと同様に、第３ＣＨ入力子局７ｃの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図１１に示す第３ＣＨ子局入力部７０ｃの機能構成も、図３に示す第１ＣＨ子局入力部７０ａの、第１ＣＨアドレスデータ記憶手段５１、および、第１ＣＨ最終アドレスデータ記憶手段５２を、それぞれ、第３ＣＨアドレスデータ記憶手段５５、および、第３ＣＨ最終アドレスデータ記憶手段５６に置き換えたものであり、その他は第１ＣＨ子局入力部７０ａと同じである。そこで、図１１において、第１ＣＨ子局入力部７０ａと実質的に同じ部位には同符号を付し、その説明を簡略化または省略する。なお、第３ＣＨ監視データ送信手段４５ｃも、第１ＣＨ監視データ送信手段４５ａと同じ機能であるため符号は同一とするが、図の説明の便宜上、名称は異なるものとする。

第３ＣＨアドレスデータ記憶手段５５は、本発明のアドレス設定手段に相当し、第３チャネルの論理監視アドレス（図１２に示す３Ｍ＃０、３Ｍ＃１など）を指定するもので、設定された第３チャネルの論理監視アドレスのデータは、アドレス抽出手段４３に引き渡される。第３チャネルは、図１７、図１８に示すように、伝送信号の１フレーム周期を１周期Ｔｗｃとして８ワードを伝送するためのものとなっている。そして、第３ＣＨアドレスデータ記憶手段５５には、授受するワードの先頭の論理監視アドレス、３Ｍ＃０、３Ｍ＃１６などが設定される。

第３ＣＨ最終アドレスデータ記憶手段５６は、第３チャネルの論理監視アドレスのデータの最大値を設定するもので、設定された第３チャネルの論理監視アドレスのデータの最大値は、アドレス抽出手段４３に引き渡される。

第３ＣＨ子局入力部７０ｃのアドレス抽出手段４３も、絶対アドレス生成テーブル４８を有し、本発明のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図１２に示すように絶対アドレスのデータが６列（チャネル数３で各チャネル２列）に展開される（図１２に示すＳ１）。次に、第３ＣＨ最終アドレスデータ記憶手段５６の設定データ３Ｍ＃１２７（論理監視アドレスの最大値）に基づき、論理監視アドレスが３Ｍ＃０から３Ｍ＃１２７まで展開される（図１２のＳ２）。そして、第３ＣＨアドレスデータ記憶手段５５の設定データ（論理制御アドレスのデータ）に一致する論理監視アドレスに対応する所定の絶対監視アドレスを得る（図１２のＳ３）。

例えば、図１２に示す実施例では、第３ＣＨアドレスデータ記憶手段５５の設定データ（論理監視アドレスのデータ）が３Ｍ＃０なので絶対アドレス＃４、＃１０など、＃４から＃７６６まで６間隔のデータを得る。絶対アドレス生成テーブル４８で得られた所定の絶対監視アドレスのデータは、絶対アドレスカウンタ４４に引き渡される。絶対アドレスカウンタ４４は、伝送信号の始まりを示すスタート信号ＳＴの終了を起点として伝送データ信号の数をカウントし、第３ＣＨ用アドレスデータ記憶手段５５の設定データに対応する所定の絶対監視アドレスデータ（図１２に示す実施例では＃４から＃７６６まで６間隔のデータ）と一致するタイミングで、その都度、その周期の伝送送信信号を第３ＣＨ監視データ送信手段４５ｃに引き渡し、第３ＣＨ監視データ送信手段４５ｃを有効にする。なお、絶対アドレス生成テーブル４８で得られた３Ｍ＃０に対応する所定の複数の絶対監視アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対監視アドレスのデータ（図１２に示す実施例では＃４）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対アドレスのデータ（図１２に示す実施例では＃１０）が絶対アドレスカウンタ４４に引き渡され、以降の絶対監視アドレスのデータも同様に順次引き渡される。

第３ＣＨ出力子局６ｃも、第１出力子局６ａと同様に、内部回路としてマイクロコンピュータ・コントロール・ユニットであるＭＣＵを備えており、このＭＣＵが第３ＣＨ子局出力部６０ｃとして機能するものとなっている。そして、第１ＣＨ子局出力部６０ａのＭＣＵと同様に、第３ＣＨ出力子局６ｃの処理において必要となる演算や記憶は、このＭＣＵの備えるＣＰＵ、ＲＡＭおよびＲＯＭを使用して実行されるものとなっている。

図１３に示すように、第３ＣＨ子局出力部６０ｃの機能構成は、図５に示す第１ＣＨ子局出力部６０ａの第１ＣＨアドレスデータ記憶手段５１を第３ＣＨアドレスデータ記憶手段５５に、第１ＣＨ最終アドレスデータ記憶手段５２を第３ＣＨ最終アドレスデータ記憶手段５６に置き換えたものであり、その他は第１ＣＨ子局出力部６０ａと同じである。従って、図１３において、第１ＣＨ出力子局６ａと実質的に同じ部分には同符号を付し、その説明を簡略化または省略する。

第３ＣＨ出力子局６ｃのアドレス抽出手段４３も、絶対アドレス生成テーブル４８を有し、本発明のシステム起動時にＣＨ数設定手段４７から得たデータ（この実施例では、チャネル数３）に基づき図１４に示すように絶対アドレスのデータが６列（チャネル数３で各チャネル２列）に展開される（図１４に示すＳ１）。次に、第３ＣＨ最終アドレスデータ記憶手段５６の設定データ３Ｃ＃１２７（論理制御アドレスの最大値）に基づき、論理制御アドレスが３Ｃ＃０から３Ｃ＃１２７まで展開される（図１４のＳ２）。そして、第３ＣＨアドレスデータ記憶手段５５の設定データ（論理制御アドレスのデータ）に一致する論理制御アドレスに対応する所定の絶対制御アドレスを得る（図１４のＳ３）。

例えば、図１４に示す実施例では、第３ＣＨアドレスデータ記憶手段５５の設定データ（論理制御アドレスのデータ）が３Ｃ＃０なので絶対アドレス＃５、＃１１など、＃５から＃７６７まで６間隔のデータを得る。絶対アドレス生成テーブル４８で得られた所定の絶対制御アドレスのデータは、絶対アドレスカウンタ４４に引き渡される。絶対アドレスカウンタ４４は、伝送信号の始まりを示すスタート信号ＳＴの終了を起点として伝送データ信号の数をカウントし、第３ＣＨ用アドレスデータ記憶手段５５の設定データに対応する所定の絶対制御アドレスデータ（図１４に示す実施例では＃５から＃７６７まで６間隔のデータ）と一致するタイミングで、その都度、その周期の伝送受信信号を第３ＣＨ制御データ抽出手段４６ｃに引き渡す。なお、絶対アドレス生成テーブル４８で得られた３Ｃ＃０に対応する所定の複数の絶対制御アドレスのデータは、まず最初に絶対アドレスカウンタに引き渡される絶対制御アドレスのデータ（図１４に示す実施例では＃５）が絶対アドレスカウンタ４４のデータと一致する出力タイミングで、次の絶対アドレスのデータ（図１４に示す実施例では＃１１）が絶対アドレスカウンタ４４に引き渡され、以降の絶対制御アドレスのデータも同様に順次引き渡される。

この制御・監視信号伝送システムでは、スタート信号の終了を起点とした一単位の伝送データ信号の第一番目と第二番目が第１チャネルに、第三番目と第四番目が第２チャネルに、第五番目と第六番目が第３チャネル割り振られている。また、第１チャネルに割り振られた伝送データ信号が先頭となる一単位（以下、第１ＣＨ一単位とする）に、第１ＣＨ論理監視アドレス１Ｍ＃０から１Ｍ＃１２７、または第１ＣＨ論理制御アドレス１Ｃ＃０から１Ｃ＃１２７が割り当てられる。更に、第２チャネルに割り振られた伝送データ信号が先頭となる一単位（以下、第２ＣＨ一単位とする）に、第２ＣＨ論理監視アドレス２Ｍ＃０、２Ｍ＃１，２Ｍ＃２および２Ｍ＃３、または第２ＣＨ論理監視アドレス２Ｃ＃０、２Ｃ＃１，２Ｃ＃２および２Ｃ＃３が割り当てられる。更にまた、第３チャネルに割り振られた伝送データ信号が先頭となる一単位（以下、第３ＣＨ一単位とする）に、第３ＣＨ論理監視アドレス３Ｍ＃０から３Ｍ＃１２７、または第３ＣＨ論理制御アドレス３Ｍ＃０から３Ｍ＃１２７が、ワードアドレスとして割り当てられる。

第１チャネルに属する第１ＣＨ入出力子局４ａには第１ＣＨ論理監視アドレス１Ｍ＃０から１Ｍ＃１２７のいずれかが、第１ＣＨ出力子局６ａには第１ＣＨ論理制御アドレス１Ｃ＃０から１Ｃ＃１２７のいずれかが、第１ＣＨ入力子局７ａには、第１ＣＨ入出力子局４ａには第１ＣＨ論理監視アドレス１Ｍ＃０から１Ｍ＃１２７のいずれかと、第１ＣＨ論理制御アドレス１Ｃ＃０から１Ｃ＃１２７のいずれかが付与される。そして、自局に付与された第１ＣＨ論理監視アドレスが割り振られた第１ＣＨ一単位の最初の伝送データ信号を送信し、第１ＣＨ論理制御アドレスが割り振られた第１ＣＨ一単位の二番目の伝送データ信号を受信する。なお、図１５において、第１ＣＨ制御データは第１ＣＨ入出力子局４ａまたは第１ＣＨ出力子局６ａが親局から子局が受けるデータであり、第１ＣＨ監視データは、第１ＣＨ入出力子局４ａまたは第１ＣＨ入力子局７ａから親局が受けるデータである。

第２チャネルに属する第２ＣＨ出力子局６ｂには、第２ＣＨ論理制御アドレス２Ｃ＃０，２Ｃ＃１、２Ｃ＃２、２Ｃ＃３のいずれかが付与され、第２ＣＨ入力子局７ｂには、第２ＣＨ論理監視アドレス２Ｍ＃０，２Ｍ＃１、２Ｍ＃２、２Ｍ＃３のいずれかが付与される。そして、自局に付与された第２ＣＨ論理監視アドレスが割り振られた第２ＣＨ一単位の最初の伝送データ信号を送信し、第２ＣＨ論理制御アドレスが割り振られた第２ＣＨ一単位の二番目の伝送データ信号を受信する。なお、第２チャネルの論理的なフレーム周期Ｔｈｃは、伝送データ信号の１フレーム周期Ｔｃ（スタート信号から次のスタート信号までの周期）の中で３２回繰り返される。これに対し、第１チャネルの論理的なフレーム周期は伝送データ信号の１フレーム周期Ｔｃと等しくなっている。従って、第２チャネルの伝送応答速度は第１チャネルの伝送応答速度の３２倍となる。

第３チャネルに属する第３ＣＨ出力子局６ｃには、第３ＣＨ論理制御アドレス３Ｃ＃０から３Ｃ＃１２７のうちワードデータの先頭アドレス（３Ｃ＃０、３Ｃ＃１６など）が付与され、第３ＣＨ入力子局７ｃには、第３ＣＨ論理監視アドレス３Ｍ＃０から３Ｍ＃１２７のうちワードデータの先頭アドレス（３Ｍ＃０、３Ｍ＃１６など）が付与される。そして、自局に付与された第３ＣＨ論理アドレスが割り振られた第３ＣＨ一単位の最初の伝送データ信号を送信し、第３ＣＨ論理制御アドレスが割り振られた第３ＣＨ一単位の二番目の伝送データ信号を受信する。

なお、各チャネルに割り当てられるスタート信号の終了を起点とした一単位の伝送データ信号の順番は、所定の任意の順番に（例えば、第一番目と第二番目に第３チャネル、第三番目と第四番目に第１チャネル、第五番目と第六番目に第２チャネル）割り振られても良い。

また、伝送アドレスのカウントの開始は、スタート信号の開始を起点としてもよい。

伝送データ信号による論理データ表現に制限は無く、使用状況に応じて適宜の表現手法を採用すればよい、例えば、図２０に示すように、１周期の前半の伝送クロック信号の閾値Ｖｓｔ（この実施例では１８Ｖ）よりも低い電位レベルエリアにおいて、閾値Ｖｌｔ（この実施例では６Ｖ）よりも低い電位レベルのパルス幅の長さにて、制御信号の論理データ、または、監視信号の論理データを表すものとしてもよい。この実施例では、伝送データ信号の１周期をｔ０とした時、閾値Ｖｌｔよりも低い電位レベルのパルス幅の長さが（１／４）ｔ０で論理データ“１”、（１／２）ｔ０で論理データ“０”を表す。ただし、各論理データを表すパルス幅は、制御部１から入力される第１ＣＨ制御並列データ１３ａ、第２ＣＨ制御並列データ１３ｂ、第３ＣＨ制御並列データ１３ｃの各データの値、または、第１ＣＨ入出力子局４ａ、第１ＣＨ入力子局７ａ、第２ＣＨ入力子局７ｂ、および第３ＣＨ入力子局７ｃから送出される各監視信号のデータに応じたものであれば、その長さに制限はなく適宜に決めればよい。

また、図２１に示すように、伝送データ信号の１周期の電位レベルが制御信号の論理データ、または、監視信号の論理データを表すものとしてもよい。この実施例では、グランドレベル（ＯＶ）の伝送データ信号の１周期が論理データ“１”、１２Ｖの伝送データ信号の１周期が論理データ“０”を表すものとなっている。ただし、この場合、伝送データ信号の１周期の中には電位の変化（立上りまたは立下り）の現れないものも存在するため、子局では、伝送データ信号の数をカウントして同期することができない。そのため、子局では、図２２、図２３に示すように、疑似タイミング発生部４２を備え、伝送信号に含まれるスタート信号の終了を起点として、内部で発生させる疑似タイミング信号により同期をとるものとする。なお、図２２、図２３は、いずれも、第１ＣＨに属する子局（第１ＣＨ入力子局７ｅ、第１ＣＨ出力子局６ｅ）であるが、第２ＣＨ、第３ＣＨに属する子局も同様である。また、図２２において、第１ＣＨ子局出力部６０ｅの構成で、図５に示す第１ＣＨ子局出力部６０ａと実質的に同じものには同符号を付し、その説明を省略するものとする。図２３に示す第１ＣＨ子局出力部７０ｅも同様に、図３に示す第１ＣＨ子局出力部７０ａと実質的に同じものには同符号を付し、その説明を省略するものとする。

疑似タイミング発生部４２は、親局２のタイミング発生部２３と同様、図示しない発振回路（ＯＳＣ）とタイミング発生手段からなり、伝送信号に含まれるスタート信号の終了を起点として、内部のＯＳＣを基に、親局２のタイミング発生部２３で生成されるタイミングクロックと同期する擬似タイミング信号を生成し、絶対アドレスカウンタ４４に引き渡す。擬似タイミング信号においてパルス信号が立上るまたは立下がるタイミングは、親局２で生成されるタイミングクロックに同期している伝送データ信号の１周期の中の電位の変化と一致する。従って、子局は、擬似タイミング信号のパルスの立上りまたは立下りをカウントすることにより、伝送データ信号の数をカウントすることなく、伝送データ信号のアドレスを把握することができる。

図２１に示すようにＮｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ方式の伝送信号を使用する場合、伝送データ信号の１周期は信号の授受に必要な時間とすればよく、図１９、図２０に示すようなＲｅｔｕｒｎ ｔｏ Ｚｅｒｏ方式の伝送信号を使用する場合よりも伝送速度を高速にできる。例えば、図２１に示す伝送信号は、その伝送データ信号の１周期が、図１９、図２０に示す伝送信号の伝送データ信号の１周期の半分の長さとなるため、伝送速度は２倍となる。

１ 制御部
２ 親局
４ａ 第１ＣＨ入出力子局
５ 被制御装置
６ａ、６ｅ 第１ＣＨ出力子局
６ｂ 第２ＣＨ出力子局
６ｃ 第３ＣＨ出力子局
７ａ、７ｅ 第１ＣＨ入力子局
７ｂ 第２ＣＨ入力子局
７ｃ 第３ＣＨ入力子局
８ 出力部
９ 入力部
１１ａ 第１ＣＨ出力ユニット
１１ｂ 第２ＣＨ出力ユニット
１１ｃ 第３ＣＨ出力ユニット
１２ａ 第１ＣＨ入力ユニット
１２ｂ 第２ＣＨ入力ユニット
１２ｃ 第３ＣＨ入力ユニット
１３ａ 第１ＣＨ制御並列データ
１３ｂ 第２ＣＨ制御並列データ
１３ｃ 第３ＣＨ制御並列データ
１４ａ 第１ＣＨ監視並列データ
１４ｂ 第２ＣＨ監視並列データ
１４ｃ 第３ＣＨ監視並列データ
２１ａ 第１ＣＨ出力データ部
２１ｂ 第２ＣＨ出力データ部
２１ｃ 第３ＣＨ出力データ部
２３ タイミング発生部
２４ 親局出力部
２５ 親局入力部
２６ａ 第１ＣＨ入力データ部
２６ｂ 第２ＣＨ入力データ部
２６ｃ 第３ＣＨ入力データ部
３１ ＯＳＣ（発振回路）
３２ タイミング発生手段
３３ 制御データ発生手段
３４ ラインドライバ
３５ 監視信号検出手段
３６ａ 第１ＣＨ監視データ抽出手段
３６ｂ 第２ＣＨ監視データ抽出手段
３６ｃ 第３ＣＨ監視データ抽出手段
４０ａ 第１ＣＨ子局入出力部
４１ 伝送受信手段
４２ 疑似タイミング発生部
４３ アドレス抽出手段
４４ 絶対アドレスカウンタ
４５ａ 第１ＣＨ監視データ送信手段
４５ｂ 第２ＣＨ監視データ送信手段
４５ｃ 第３ＣＨ監視データ送信手段
４６ａ 第１ＣＨ制御データ抽出手段
４６ｂ 第２ＣＨ制御データ抽出手段
４６ｃ 第３ＣＨ制御データ抽出手段
４７ ＣＨ数設定手段
４８ 絶対アドレス生成テーブル
５１ 第１ＣＨアドレスデータ記憶手段
５２ 第１ＣＨ最終アドレスデータ記憶手段
５３ 第２ＣＨアドレスデータ記憶手段
５４ 第２ＣＨ最終アドレスデータ記憶手段
５５ 第３ＣＨアドレスデータ記憶手段
５６ 第３ＣＨ最終アドレスデータ記憶手段
６０ａ、６０e 第１ＣＨ子局出力部
６０ｂ 第２ＣＨ子局出力部
６０ｃ 第３ＣＨ子局出力部
６１ 出力手段
６２ 子局ラインレシーバ
７０ａ、７０e 第１ＣＨ子局入力部
７０ｂ 第２ＣＨ子局入力部
７０ｃ 第３ＣＨ子局入力部
７１ 入力手段
７２ 子局ラインドライバ
８０ 出力部一体型子局
９０ 入力部一体型子局

Claims (8)

1. 親局と複数の子局が共通データ信号線で接続され、
   前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、スタート信号の開始または終了の起点から開始される、所定の時間幅を１周期とする伝送データ信号が複数連なる伝送信号が前記共通データ信号線に伝送され、
   前記１周期毎に、前記親局からの伝送送信信号である制御信号、または、前記親局が受ける伝送受信信号である監視信号のいずれか一方のみが伝送される半二重伝送として前記伝送データ信号が伝送され、
   前記伝送信号のスタート信号と次のスタート信号の間の１フレーム周期の中の前記伝送データ信号の複数を複数のチャネルに分け、前記チャネル毎に、前記１フレーム周期に繰り返し出現する一単位として論理アドレスを割り当てることを特徴とする制御・監視信号伝送システム。
2. 前記子局は、前記スタート信号の開始または終了を起点として、前記タイミング信号に同期する疑似クロック信号を自局で生成し、前記疑似クロック信号に基づいて伝送アドレスをカウントする請求項１に記載の制御・監視信号伝送システム。
3. 前記伝送データ信号は対応する伝送クロック信号を含み、前記チャネルの少なくとも一つを高速伝送チャネルとし、前記高速伝送チャネルに属する子局は、前記スタート信号の開始または終了を起点として、前記伝送データ信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行う請求項１に記載の制御・監視信号伝送システム。
4. 前記チャネルの少なくとも一つを高速伝送チャネルとし、前記高速伝送チャネルに属する子局は、前記スタート信号の開始または終了を起点として、前記疑似クロック信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行う請求項２に記載の制御・監視信号伝送システム。
5. 親局が接続され、前記親局が有するタイミング発生手段で生成されるタイミング信号の制御下で、スタート信号の開始または終了の起点から開始される、所定の時間幅を１周期とする伝送データ信号が複数連なり、前記１周期毎に、前記親局からの伝送送信信号である制御信号、または、前記親局が受ける伝送受信信号である監視信号のいずれか一方のみが伝送される半二重伝送として前記伝送データ信号が伝送される共通データ信号線に接続され、
   自局の論理アドレスを設定するアドレス設定手段と、
   前記論理アドレスに対応する前記伝送信号における絶対アドレスを算出する絶対アドレス生成テーブルと、
   前記伝送データ信号の数をカウントし、前記自局アドレスのデータと一致するタイミングで、前記伝送データ信号に重畳された制御データを抽出する制御データ抽出処理と、前記一致するタイミングで入力部からの入力信号に応じた監視データを伝送受信信号として前記伝送信号に重畳する監視データ送信処理を行う子局入出力部、あるいは、前記制御データ抽出処理を行う子局出力部と前記監視データ送信処理を行う子局入力部のいずれか一方を備え、
   前記アドレス設定手段は、前記伝送データ信号の複数を、前記伝送データ信号が複数連なる伝送信号の前記スタート信号と次の前記スタート信号の間の１フレーム周期に繰り返し出現する一単位として前記論理アドレスを設定することを特徴とするターミナル。
6. 前記スタート信号の開始または終了を起点として、前記タイミング信号に同期する疑似クロック信号を自局で生成し、前記疑似クロック信号に基づいて伝送アドレスをカウントする請求項５に記載のターミナル。
7. 前記伝送データ信号は対応する伝送クロック信号を含み、前記スタート信号の開始または終了を起点として、前記伝送データ信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行う請求項５に記載のターミナル。
8. 前記スタート信号の開始または終了を起点として、前記疑似クロック信号に基づいた伝送アドレスのカウントを開始し、前記スタート信号と次のスタート信号の間の１フレーム周期において、前記伝送データ信号の数に相当するアドレスカウント値より、小さい数を、最大アドレスカウント値とするアドレスカウンタを備え、前記１フレーム周期よりも短いフレーム周期で、前記親局との間でデータの授受を行う請求項６に記載のターミナル。
   

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