CN104716946B - 时钟信号同步 - Google Patents

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Abstract

本申请的主题涉及时钟信号同步。对电路和方法进行介绍以允许对时钟信号和同步信号之间的定时关系进行观察。观察可以包括观察时钟信号的捕获边沿和同步信号的跃迁之间的定时关系。基于该观察结果，同步信号跃迁的定时可被调节。观察的定时关系可以包括提供延迟同步信号和延迟时钟信号。延迟同步信号可提供在时钟信号的捕获边沿之前发生的事情。延迟时钟信号可以提供在时钟信号的捕获边沿之后发生的事情。

Description

时钟信号同步
技术领域
本申请的主题涉及电路系统中的时钟同步，并且更具体地涉及提供给多个芯片的时钟信号同步。
背景技术
在电子系统中，经常需要控制事件的时间。在单一的集成电路(例如，芯片)中，这可以通过提供外部时钟信号或通过内部产生时钟信号来实现。当在多个电路中的事件需要协调时，相同的时钟信号可以被提供给多个电路。由于电路和到这些电路的时钟信号的路径变化，每个电路中的时钟信号可随时间漂移，并且需要进行同步。同样，内部电路(诸如，时钟乘法器或除法器电路)可以以不同的初始条件启动。在这两种情况下，同步信号可以周期性地同步这些时钟信号。
为了成功地同步时钟信号到同步信号，同步信号和时钟信号之间的时序关系必须遵循一定的时序约束。时序约束可受到执行同步的组件的设置和保持时间的影响。设置和保持时间可以定义时钟信号的触发事件周围的时间窗口。在该设置和保持时间期间，所述同步信号应对于同步信号保持稳定以提供一致的结果。如果同步信号在此期间是不稳定-如果例如它在设置和保持时间期间跃迁-则组件可以不产生可靠输出。例如，由于电路之间的制造差异(工艺偏差)，或由于环境操作条件，在相同条件下接收时钟信号和同步信号并理想情况下产生相同输出的两个电路可以产生不同的输出。为了确保提供一致的结果，信号跃迁应该发生在设置和保持窗口之外。
然而，当时钟频率增加时，在时钟信号和同步信号之间保持适当的定时对准变得越来越困难。这可以由于电路中部件到部件的差异和可导致电路性能不同的环境因素差异(例如，温度和电源电压)。
附图说明
所以，可以理解本发明的特征，多个附图的说明如下。但应当指出，在所附附图中仅仅示出了本发明的特定实施方式，因此不应被视为其范围的限制，因为本发明可包括其他等效实施例。
图1示出根据本发明的一个实施例的用于捕获同步信号的电路100。
图2示出根据本发明的一个实施例，可以测试同步和时钟信号的定时关系的测试电路。
图3A-4C示出可出现在图2中所示测试电路的示例性时序图。
图5示出根据本发明的实施例，测试并向一个或多个电路提供时钟和同步信号的电路。
图6示出根据本发明另一实施例，用于测试时钟信号和同步信号的定时关系的电路。
具体实施方式
本发明实施例提供电路和方法以调节时钟信号和同步信号之间的时序关系。具体而言，在时钟信号的捕获边沿和同步信号的跃迁之间的定时关系可以被控制，以确保同步，即使时序电路的约束。确定时钟信号的捕获边沿和同步信号的跃迁之间的定时关系可包括提供延迟同步信号和延迟时钟信号，并比较所述延迟信号如何改变电路性能。使用延迟同步信号的输出变化可提供在时钟信号的捕获边沿之前发生了什么。使用延迟时钟信号的输出变化可提供在时钟信号的捕获边沿后发生了什么。所公开的电路和方法可以测试和调整快速时钟信号(例如，超过1GHz的时钟信号)的时序关系。
图1示出根据本发明的一个实施例的用于捕获同步信号的电路100。电路100可以包括信号发生器110、捕获电路120和测试电路130。信号发生器110可提供时钟信号CLOCK和同步信号SYNC至捕获电路120。捕获电路120可产生表示相对于时钟信号CLOCK跃迁的时间的输出信号OUT，SYNC信号在捕获电路120检测出。常规地，该信号发生器110将与捕获电路120分开足够的距离，以创建不确定是否在CLOCK和SYNC信号之间维持合适的同步。正如其名称所暗示的，测试电路130可以对CLOCK和SYNC电路执行测试，以确定它们之间的关系，并根据这些测试的结果，可以产生控制捕获电路120的处理的控制信号CNTRL。
输出信号OUT可以产生跃迁，其表示在时钟信号CLOCK的特定周期期间同步信号SYNC在两个状态(例如，低电平信号与高电平信号)之间的跃迁。因此，捕获电路120可在时钟信号CLOCK的特定周期期间“捕获”同步信号SYNC。输出信号OUT可在两个状态(例如，低电平输出信号和高电平输出信号)之间跃迁，以指示该同步信号SYNC的捕获。
输出信号OUT也可以由其他电路级(未示出)用于执行某些处理操作。其他电路级也可以设置在具有捕获电路120的共同集成电路(例如，芯片)上，或者它也可设置在其他的集成电路中。例如，输出信号OUT可由通信设备(未示出)触发发送事件，在通信设备中提供捕获电路120。
测试电路130可以接收SYNC和CLOCK信号，并确定SYNC和CLOCK信号之间的定时关系是否违反电路100的定时限制。如果定时限制被违反，测试电路130可以提供控制信号CNTRL给信号发生器110和/或捕获电路120来调整同步和时钟信号之间的偏移。
例如，当时钟信号CLOCK和SYNC信号都在互相的“建立和保持时间”跃迁时，捕获电路120的定时约束可能违反，它对于捕获电路120限定。在上面所讨论的示例中，其中对CLOCK信号的预定跃迁采样SYNC信号，相对于CLOCK信号的这些跃迁限定设置和保持时间。测试电路130可确定SYNC信号的跃迁是否发生在CLOCK信号的设置和保持时间，和可选的，可识别SYNC和时钟信号之间的关系，用于校正。
在一个实施例中，捕获电路120可包括信号调节器122和解码器124。信号调节器122可以接收CLOCK和SYNC信号，并基于来自测试电路130的控制信号CNTRL调整在CLOCK和SYNC信号之间的歪斜(如果需要的话)。信号调节器122可以通过延迟SYNC和CLOCK信号中的一个相对于另一个而调节SYNC和CLOCK信号之间的偏移。经调整的SYNCP和CLOCKP信号可以被提供给解码器124。解码器124可以基于输入到它的SYNCP和CLOCKP信号生成输出信号OUT。解码器124可以生成输出信号OUT，表示相对于时钟信号CLOCKP的跃迁该SYNCP信号被检测到的时间。在一个实施例中，解码器124可以是触发器电路。
如图1所示，捕获电路120和测试电路130可以提供在共同的集成电路中。因而，测试电路130可以生成控制数据CTRL，使得在其中捕获电路120所在的集成电路局部地观察的CLOCK和SYNC信号之间的同步。系统100可以包括多个集成电路，在图1中示为1-N，其每一个可以包括其自己的测试电路130以产生本地控制数据CTRL，使得在各集成电路1-N局部观察到的CLOCK和SYNC信号之间的同步。
在另一个实施例中，信号调节器112可以被提供作为信号发生器110的一部分。在本实施例中，信号发生器110包括本地信号发生器114和信号调节器112。本地信号发生器可根据其自身的技术产生原始的同步信号SYNCO和原始时钟信号CLOCKO。信号调节器112可以根据从系统100中测试电路(多个)130接收的控制信号改变原始同步信号SYNCO和原始时钟信号CLOCKO之间的定时。信号调节器112可以输出SYNC和CLOCK信号到系统100中的电路(多个)。在本实施例中，接收所述调整后的SYNCP和CLOCKP信号的测试电路130可以确认：对SYNC和CLOCK信号进行正确的调整。
图2示出根据本发明的一个实施例，可以测试同步和时钟信号的定时关系的测试电路200。测试电路200可以包括多个触发器电路210、220和230，第一延迟电路224和第二延迟电路234。第一延迟电路224可以通过延迟τ1延迟同步信号SYNC，以提供延迟同步信号SYNCP。第二延迟电路234可延迟通过延迟τ2延迟时钟信号CLOCK，并提供延迟时钟信号CLOCKp。
第一触发器电路210可以接收时钟信号CLOCK和同步信号SYNC，并提供输出OUT1，表示相对于时钟信号CLOCK的跃迁该同步信号被检测到的时间。第二触发器电路220可以接收时钟信号CLOCK和延迟同步信号SYNCP并提供输出OUT2，表示相对于时钟信号CLOCK的跃迁该SYNCP信号被检测到的时间。第三触发器电路230可以接收该延迟时钟信号CLOCKP和同步信号SYNC，并提供输出OUT3，表示相对于延迟时钟信号CLOCKP跃迁该同步信号被检测到的时间。在一个实施例中，第一触发器电路210可以对应于图1所示的捕获电路120。
逻辑电路250可以解释从触发器210-230的输出，以评估SYNC和CLOCK信号之间的定时关系。在一个实施例中，逻辑电路250可以接收表格1所示的数据模式，它表示SYNX信号是否在CLOCK信号的跃迁之前，或他们是否跟随CLOCK信号的捕获跃迁，由延迟电路224、234所施加的延迟量。
SYNC领先CLOCK(以τ1) SYNC跟随CLOCK(以τ2)
OUT1 0 1
OUT2 1 1
OUT3 0 0
表格1
由延迟电路224、234施加的延迟可被调谐到该期望在相关捕获电路120(图1)中发现的限制。因此，输出端OUT1、OUT2和OUT3可以被提供给逻辑电路250，以确定电路的时序约束是否被违反。如果电路的时序约束受到违反，逻辑电路250可以发送控制信号CNTRL以调整CLOCK和SYNC信号之间的偏差。确定是否违反了电路的时序约束可包括确定在时钟信号CLOCK的捕获边沿(例如，上升沿或下降沿)之前SYNC信号跃迁是否违反时序约束，以及在时钟信号CLOCK的捕获边沿之后SYNC信号跃迁是否违反定时约束。逻辑电路250可以比较输出OUT1与输出OUT2，以确定在时钟信号CLOCK的捕获边沿之前SYNC信号跃迁是否可能违反定时约束。逻辑电路250可比较输出OUT1与输出OUT3，以确定在时钟信号CLOCK的捕获边沿之后SYNC信号跃迁是否可能违反定时约束。
图3A-3C示出可发生在测试电路200中用于输出OUT1和OUT2的示例性时序图。如上面所讨论的，输出OUT1和OUT2可表示在时钟信号CLOCK的捕获边沿之前SYNC信号跃迁是否违反定时约束。
在图3A-3C中，输出OUT1通过触发器210产生，其表示在CLOCK信号的捕获边沿(例如，捕获边沿330或340)检测的SYNC信号的状态。类似地，输出OUT2由触发器210产生，其表示在CLOCK信号的捕获边沿(例如，捕获边沿330或340)检测的延迟同步信号(SYNCP)的状态。SYNC信号以延迟τ1进行延迟，以提供个延迟SYNC信号。
延迟τ1可以被调谐为捕获电路120的建立和保持时间(图1)，因此，可以允许测试电路200确定该SYNC信号跃迁发生得太靠近CLOCK信号的捕获跃迁，以满足捕获电路120的定时要求，在一个实施例中，延迟τ1等于保持窗口310的一半。在另一实施例中，延迟τ1可等于设置和保持窗口312或设置和保持窗口312的设置时间ts的一半。
捕获电路的设置和保持窗口312可以包括两个部件，设置时间ts和保持时间th。捕获电路的设置时间ts可以包括同步信号SYNC在时钟信号CLOCK跃迁(例如，在上升沿或下降沿)之前应保持稳定的最小时间量。捕获电路120的捕获时间th可包括在时钟跳变(例如，在上升沿或下降沿)之后同步信号SYNC应保持稳定的最小时间量。
在另一个实施例中，预定的保持窗口310可对应于在电路的不同部分接收并处理的相同TIME信号和/或SYNC信号的时间差。时间差可能是由于CLOCK和SYNC信号提供给电路的这些不同部分的传播延迟的差异。由于电路元件(例如，不同的跟踪和不同的捕获电路)和/或环境因素(如温度或电源电压)的差异，传播延迟可以是不同的。
在一个实施例中，预定的保持窗口310可对应于捕获电路的设置和保持窗口312以及由于传播延迟的预期时间差的较大值。
在图3A的示例中，SYNC信号在CLOCK信号之前，但在CLOCK信号的捕获跃迁的时间τ1内。触发器210、220的输出OUT1、OUT2可指示这种情况。输出OUT1表示在捕获边沿330捕获的SYNC信号，以及输出OUT2表示在捕获边沿340捕获的延迟同步信号。因此，在CLOCK信号的不同周期中的输出OUT1和OUT2跃迁可表明该SYNC信号在保持窗口310内但在时钟信号的捕获边沿之前跃迁。被捕获后，由于电路部件的固有延迟，输出OUT1和OUT2被示为由tCLK_Q值进行延迟。
图3B和图3C示出了用于可指示SYNC和CLOCK信号不违反时序约束的输出OUT1和OUT2的示例性时序图。如图3B和图3C所示，输出OUT1和OUT2都可以在大约相同的时间和CLOCK信号的同一周期内跃迁。输出OUT1和OUT2在CLOCK信号的相同周期内的跃迁可以指示：SYNC信号的跃迁是在以CLOCK信号的捕获边沿为中心的保持窗310之外。在图3B中，SYNC信号和延迟SYNCP信号通过捕获边沿330捕获。在图3C中，SYNC信号和延迟SYNCP信号通过捕获边沿340捕获。
图4A-4C示出可发生在测试电路200中用于输出OUT1和OUT3的示例性时序图。如上面所讨论的，输出OUT1和OUT3可表示时钟信号CLOCK的捕获边沿之后的SYNC信号跃迁是否违反定时约束。
在图4A-4C，输出OUT1表示相对于时钟信号的捕获边沿(例如，捕获边沿430或440)该同步信号被检测的时间。输出OUT3表示相对于延迟时钟信号CLOCKP的捕获边沿(例如，捕获边沿450或460)该同步信号被检测的时间。时钟信号CLOCK被延迟τ2，以提供延迟时钟信号CLOCKP。延迟τ2可对应于保持窗口410的一部分，其可包括设置和保持窗口412。在一个实施例中，延迟τ2等于保持窗口410的一半。在另一个实施例中，延迟τ2可等于设置和保持窗口412或设置和保持窗口412的保持时间th的一半。
如图4A所示，在CLOCK信号的不同周期的输出OUT1和OUT3的跃迁可以指示违反定时限制。输出OUT1表示在时钟信号的捕获边沿440捕获的SYNC信号，以及输出OUT3表示在延迟时钟信号CLOCKP的捕获边沿450抓获的同步信号。因此，在CLOCK信号的不同周期中的输出OUT1和OUT3的跃迁可以指示：在CLOCK信号的捕获边沿(例如，捕获边沿430)之后，SYNC信号在保持窗口410中跃迁。被捕获后，由于电路部件的固有延迟，输出OUT1和OUT2被示为由tCLK_Q值进行延迟。
图4B和图4C示出了可指示SYNC和CLOCK信号不违反时序约束的输出OUT1和OUT3的示例性时序图。如图4B和图4C所示，输出OUT1和OUT3都可以在CLOCK信号的同一周期内跃迁。输出OUT1和OUT3的跃迁可仅由延迟τ3偏移。输出OUT1和OUT3在CLOCK信号的相同周期内的跃迁可以指示：SYNC信号的跃迁是在以CLOCK信号的捕获边沿为中心的保持窗410之外。在图4B中，SYNC信号由时钟信号的捕获边沿440捕获，以提供输出OUT1，以及SYNC信号被延迟时钟信号的捕获边沿450捕获，以提供输出OUT3。在图4C中，SYNC信号有CLOCK信号的捕获边沿440捕获以提供输出OUT1，以及SYNC信号由延迟CLOCK信号的捕获边沿捕获以提供输出OUT3。
如果基于输出OUT1、OUT2和OUT3，确定SYNC信号在电路的保持窗口中跃迁(例如，在图3A或图4A所示的情况)时，逻辑电路250可以发送控制信号CNTRL来调整CLOCK和SYNC信号之间的偏差。CLOCK和SYNC信号之间的偏差可以被调整(例如，增加)，直到所有的输出OUT1、OUT2和OUT3在同一时钟周期内跃迁。表2列出了OUT1、OUT2和OUT3输出的状态和对每种状态可能采取的操作。
表格2
调整CLOCK信号和SYNC信号之间的偏差可以包括：向CLOCK信号或SYNC信号提供延迟。在一个实施例中，如果确定该SYNC信号的跃迁是在CLOCK信号的捕获边沿之前和保持窗口内(例如，输出OUT1和OUT2在不同时钟周期内跃迁)，该CLOCK信号可由预定延迟进行推迟。如果确定该SYNC信号的跃迁是在CLOCK信号的捕获边沿之后并在所述保持窗口内(例如，输出OUT1和OUT3在不同时钟周期跃迁)，SYNC信号可通过预定延迟进行延时。
如图2所示，同步信号SYNC可以驱动触发器电路的D输入端，以及时钟信号CLOCK可以驱动触发器电路的CLK输入端。
延迟τ1可以被设置为由制造商提供的捕获电路的设置时间的值和/或在电路的不同部分中时钟延迟的预期变化。延迟τ2可以被设置为由制造商提供的保持时间的值和/或在电路的不同部分中时钟延迟的预期变化。在一个实施例中，延迟τ1可以被设置为设置与保持窗口312的多倍或设置和保持窗口312的设置时间ts的多倍。例如，延迟τ1可以被设置为设置和保持窗口312的设置时间ts的三倍。在另一个实施例中，延迟τ2可以被设置为设置与保持窗口312的多倍或设置和保持窗口412的保持时间th的多倍。例如，τ2可被设定为设置和保持窗口312的保持时间th的3倍。在其它实施例中，该延迟τ1被设置为小于设置时间ts的值和/或延迟τ2可以被设置为小于保持时间th的值，以观察捕获电路的操作以及在设置和保持窗口内SYNC信号跃迁。
虽然上升沿用于在示出的实施例中捕获同步信号的跃迁，但在其它实施例中，下降沿可以用作捕获边沿。类似地，在其它实施例中，同步信号可以从高值跃迁到较低的值。
在图3A-4C中，输出OUT1、OUT2和OUT3可表示在理想操作下捕获电路的操作。例如，当延迟SYNCP信号在时钟CLOCK信号的建立时间和保持时间窗口内跃迁或SYNC信号在延迟时钟CLOCKP的设置和保持窗内跃迁时，捕获电路会偏离理想操作和行为异常。多个测试可以被执行，以解决在这些条件下的捕获电路的不可预知的性能。在其它实施例中，延迟τ1和/或延迟τ2可以增加，以减少由于延迟SYNCP或CLOCKP信号捕获电路的不可预知性能。
图5示出根据本发明的实施例，测试并向一个或多个电路提供时钟和同步信号的电路500。电路500可以包括信号发生器510、信号调节器520、捕获电路530.1和测试电路540。
信号发生器510可以生成并提供时钟信号CLOCK和同步信号SYNC至信号调节器520。信号调节器520可以调节时钟信号CLOCK和同步信号SYNC之间的偏差，并提供调整后的信号SYNCP和CLOCKP到捕获电路530.1。捕获电路530.1可以产生输出信号532.1，表示相对于该时钟信号CLOCKP的跃迁该SYNCP信号在捕获电路530.1中检测到的时间。输出信号532.1可以由其它电路级(多个)(未示出)用来执行某些处理操作。
该测试电路540可以接收同步和时钟信号，并确定在SYNC和CLOCK信号之间的定时关系是否违反了电路500的定时限制。如果定时限制被违反时，测试电路540可提供控制信号CNTRL至信号调节器520以调节SYNC和CLOCK信号之间的偏移。例如，信号调节器520可以延迟或提前同步信号SYNC，使得同步信号SYNC的跃迁在电路500的保持窗口外。测试电路540可以对应于图2所示的测试电路。
在一个实施例中，电路500可以包括寄存器550，以存储基于从测试电路540收到的控制信号对SYNC和CLOCK信号之间的偏移的调整。
如图5所示，电路500可任选地包括一个或多个额外的捕获电路530.2-530.N，其基于时钟信号CLOCKP和同步信号SYNCP的值而提供输出信号532.2-532.N。捕获电路530.1-530.N的每个输出的532.1-532.N可被提供给不同的电路级(多个)(未示出)和/或芯片。在一个实施例中，捕获电路530.1-530.N可以是不同电路级和/或芯片的一部分。
该测试电路540可确定CLOCK和SYNC信号之间的偏差是否应调整，以确保捕获电路530.1-530.N的时序约束被满足。捕获电路530.1-530.N和/或向这些捕获电路530.1-530.N引线的变化可影响由测试电路540使用的保持窗口。在电路500的保持窗口中使用的捕获电路530.1-530.N的设置和保持时间可以是由制造商提供的值。在一个实施例中，所述保持窗口可以等于具有最大值的捕获电路530.1-530.N的建立和保持时间。在另一个实施例中，保持窗口可以等于捕获电路530.1-530.N的设置和保持时间的平均值。
每个捕获电路530.1-530.N可以包括一个或多个触发器或锁存电路。捕获电路530.1-530.N可以是在时钟输入接收时钟信号CLOCK和在D输入端接收同步信号SYNC的D型双稳态多谐振荡器。
在一个实施例中，时钟信号CLOCK和同步信号SYNC可以由不同的电路产生。在另一个实施例中，时钟信号CLOCK和同步信号SYNC可以由主芯片产生并提供给多个副芯片。同步信号SYNC可被进行控制，以在两个状态之间周期性地跃迁以周期性同步时钟信号(多个)。在其它实施例中，同步信号SYNC的跃迁可以由事件触发。例如，同步信号SYNC的跃迁可以由主芯片上的事件触发。同步信号SYNC可以在启动时重置多个芯片，因为每个芯片可以在不可预测的阶段启动。
图6示出根据本发明另一实施例，测试时钟信号和同步信号的定时关系的电路600。电路600可以包括主捕获电路610、第一组捕获电路620.1-620.N的串联连接、第二组捕获电路630.1-630.N的串联连接、多个同步延迟电路622.1-622.N和多个时钟延迟电路632.1-632.N。
主捕获电路610可以接收时钟信号和同步信号，并基于所述时钟信号和同步信号的值提供输出信号OUTCAPTURE。第一组捕获电路620.1-620.N可接收时钟信号和延迟同步信号s<1-N>，并基于输入信号提供输出OSETUP<1-N>。第二组捕获电路630.1-630.N可接收延迟时钟信号C-<1-N>和同步信号，并基于输入信号提供输出OHOLD<1-N>。多个同步延迟电路622.1-622.N可以接收同步信号，并提供经延迟的同步信号s<1-N>到所述第一组捕获电路620.1-620.N。多个时钟延迟电路632.1-632.N可以接收时钟信号并提供经延迟时钟信号C<1-N>到第二组捕获电路630.1-630.N。
输出OSETUP<1-N>和输出OHOLD<1-N>的观察可以提供：SYNC信号的跃迁是否在以时钟信号的捕获边沿为中心的保持窗口中。例如，输出OSETUP<1-N>的观察可以指示在时钟信号的捕获边沿之前的同步信号跃迁，并且可以指示可能的建立时间违反。输出OHOLD<1-N>的观察可以指示在时钟信号的捕获边沿后的同步信号跃迁，并且可以指示可能的保持时间违反。输出OSETUP<1-N>和输出OHOLD<1-N>可以提供同步和时钟信号之间的偏差是否应进行调整。此外，该输出OSETUP<1-N>和输出OHOLD<1-N>可以提供多少(例如，最小量)的歪斜应调整，以避免潜在的时序违规。主捕获电路610的输出端，输出OSETUP<1-N>和输出OHOLD<1-N>可以被提供给逻辑电路，以确定提供给SYNC信号或CLOCK信号的延迟量。
在一个实施例中，主捕获电路610的输出与输出OSETUP<1-N>和输出OHOLD<1-N>进行比较，以确定所需要的最小延迟量，直到主捕获电路610的输出OCAPTURE、输出OSETUP<1-N>之一及输出OHOLD<1-N>之一所有在同一时钟周期中跃迁。
如图6所示，延迟电路622.1-622N和632.1-632.N的每个延迟电路部分可以对接收到的信号提供额外的预定延时。串联连接的捕获电路和延迟电路的数目可以被扩展，以提供捕获边沿和同步信号之间的定时关系的所需要的信息水平。类似地，由每一延迟电路所提供的延迟量可以被调整以提供对定时关系的所期望的信息水平。在一个实施例中，每个延迟电路可提供相同的预设延迟量。在另一个实施例中，由每个电路提供的延迟量可以是不同的(例如，由串联连接的每个后续延迟电路所提供的延迟可降低)。
在一个实施例中，延迟电路622.1-622.N和/或632.1-632.N可各自提供延迟，其是捕获电路的设置和/或保持时间的部分，以及在延迟电路622.1-622.N的路径或在延迟电路632.1-632.N的路径的总延迟量可超过建立或保持时间和/或预定义的保持窗口。在本实施例中，输出OSETUP<1-N>和输出OHOLD<1-N>可以指示相对于时钟的俘获边沿同步信号的精确跃迁，在由延迟电路的路径限定的观察窗内的任何位置。
电路600还可以观察到时钟信号和同步信号之间的歪斜的漂移。由第一组捕获电路620.1-620.N和第二组捕获电路630.1-630.N提供的增强的分辨率可以向用户提供歪斜改变的多少和速度。当时钟信号和同步信号之间的偏差超过预定限制时，输出OSETUP<1-N>和输出OHOLD<1-N>可以被提供给可复位同步信号和/或时钟信号的逻辑电路。
在图2和6中所示的延迟电路可以是产生时钟信号和/或同步信号的电路的一部分。在另一个实施例中，所述延迟电路可以是分立的电路。例如，延迟电路可以用可编程延迟电路、缓冲器链电路、触发器电路、缓冲器和/或逆变器的数字逻辑元件来实现，。
在上面的描述中，为便于解释，大量具体细节已被阐述，以便提供彻底理解本发明的概念。作为本说明书的一部分，一些结构和装置可以框图的形式已被示出，以免模糊本发明。在本说明书中引用“一个实施例”或“实施例”指特定特征、结构或与该实施例描述的特征被包括在本发明的至少一个实施例中，以及多次引用“一个实施例”或“实施例”不应该被理解为必然都指相同的实施例。
本文所述的一个或多个以上示出的操作可以在存储具有指令来编程系统以执行这些操作的存储介质上的计算机程序来实现。存储介质可以包括(但不限于)任何类型的盘，包括软盘、光盘、致密盘只读存储器(CD-ROM)、可擦写光盘(CD-RW)和磁光盘、半导体器件，例如只读存储器(ROM)，随机存取存储器(RAM)，诸如动态和静态RAM、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器、磁或光卡或任何类型的适合于存储电子指令的介质。其它实施例可以被实现为通过可编程控制装置执行的软件模块。
如在任何实施例中，在本公开中，“电路”可以包括例如单独地或以任何组合的模拟电路、数字电路、硬连线电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。另外，在本文中的任何实施例中，电路可以被体现为和/或一个或多个集成电路的一部分。
应当理解，在任何实际实施方式的发展(如在任何一个开发项目)，必须进行大量的决定以实现开发者的具体目标(例如，符合与系统和业务相关的约束)，并且这些目标将随实施方式而异。还应当理解，这种开发工作可以是复杂和耗时的，但是仍然对于具有本公开益处的本领域普通技术人员是例行任务。

Claims (21)

1.一种用于确定时钟信号和同步信号的跃迁之间的时间关系的方法，所述方法包括：
以第一预定量延迟时钟信号；
以第二预定量延迟同步信号；
比较所述同步信号的预定跃迁时间与所述时钟信号的预定跃迁时间；
比较延迟同步信号的预定跃迁时间与所述时钟信号的预定跃迁时间；
比较所述同步信号的预定跃迁的时间与延迟时钟信号的预定跃迁时间；和
基于三个比较，调整所述同步信号或所述时钟信号的延迟。
2.如权利要求1所述的方法，其中，使用每个具有自己的设置和保持时间的电路执行所述三个比较。
3.如权利要求1所述方法，进一步包括，在所述方法的最后，在持久性存储器中存储延迟设置。
4.如权利要求1所述的方法，其中，当所述比较表明所述时钟信号的预定跃迁发生在所述同步信号的预定跃迁之后但在所述延迟同步信号的预定跃迁之前，所述同步信号的延迟增加。
5.如权利要求1所述的方法，其中，当所述比较表明所述同步信号的预定跃迁发生在所述时钟信号的预定跃迁之后但在所述延迟时钟信号的预定跃迁之前，所述时钟信号的延迟增加。
6.如权利要求1所述的方法，进一步包括，递归地执行该方法，其中，当所述比较表明所述时钟信号的预定跃迁发生在所述同步信号的预定跃迁和所述延迟同步信号的预定跃迁二者之后，该方法终止。
7.如权利要求1所述的方法，进一步包括，递归地执行该方法，其中，当所述比较表明所述同步信号的预定跃迁发生在所述时钟信号的预定跃迁和延迟时钟信号的预定跃迁二者之后，该方法终止。
8.一种用于调整时钟信号和同步信号之间的偏斜的方法，该方法包括：
产生时钟信号和同步信号；
产生具有第一延迟的延迟时钟信号；
产生具有第二延迟的延迟同步信号；
提供第一输出信号，所述第一输出信号表示所述同步信号相对于所述时钟信号的捕获边沿跃迁的时间；
提供第二输出信号，所述第二输出信号表示延迟同步信号相对于所述时钟信号的捕获边沿跃迁的时间；
提供第三输出信号，所述第三输出信号表示所述同步信号相对于延迟时钟信号的捕获边沿跃迁的时间；
比较所述第一输出信号和所述第二输出信号，以确定所述同步信号是否在所述时钟信号的捕获边沿之前跃迁；
比较所述第一输出信号和所述第三输出信号，以确定所述同步信号是否在所述时钟信号的捕获边沿之后跃迁；和
基于所述比较，调整所述同步信号和所述时钟信号之间的偏移。
9.如权利要求8所述的方法，其中，所述第一输出信号和所述第二输出信号进行比较，以确定所述同步信号是否在所述时钟信号的捕获边沿之前的第一延迟期间跃迁。
10.如权利要求9所述的方法，其中，当所述同步信号在所述第一延迟期间跃迁时，所述第一输出信号和所述第二输出信号在所述时钟信号的不同周期中提供跃迁。
11.如权利要求8所述的方法，其中，所述第一输出信号和所述第三输出信号进行比较，以确定所述同步信号是否在所述时钟信号的捕获边沿之后的第二延迟期间跃迁。
12.如权利要求11所述的方法，其中，当所述同步信号在所述第二延迟期间跃迁时，所述第一输出信号和所述第三输出信号提供在所述时钟信号的不同周期中的跃迁。
13.如权利要求8所述的方法，其中，所述同步信号的跃迁定时被调整，使得跃迁发生在包括所述第一延迟和所述第二延迟的保持窗口之外。
14.如权利要求13所述的方法，其中，所述保持窗口以所述时钟信号的捕获边沿为中心。
15.如权利要求8所述的方法，其中，所述第一延迟包括提供输出信号的捕获电路的建立时间，以及所述第二延迟包括捕获电路的保持时间。
16.如权利要求8所述的方法，其中，所述第一延迟和所述第二延迟中的每个包括提供给不同电路元件的时钟信号之间的偏移时间。
17.一种同步电路，包括：
提供第一输出信号的第一捕获电路，所述第一输出信号表示相对于时钟信号的预定边沿同步信号跃迁的时间；
第一延迟电路，提供延迟同步信号；
第二延迟电路，提供延迟时钟信号；
提供第二输出信号的第二捕获电路，所述第二输出信号表示相对于所述时钟信号的边沿所述延迟同步信号跃迁的时间；
提供第三输出信号的第三捕获电路，所述第三输出信号表示相对于所述延迟时钟信号的边沿所述同步信号跃迁的时间；
用于比较所述第一输出信号和所述第二输出信号以确定所述同步信号是否在所述时钟信号的边沿之前跃迁，以及用于比较所述第一输出信号与所述第三输出信号以确定所述同步信号是否在所述时钟信号的边沿之后跃迁的电路。
18.如权利要求17所述的电路，进一步包括主捕获电路，用于接收所述同步信号和所述时钟信号，并在其输入端具有可编程延迟元件，基于所述比较的结果存储延迟值。
19.如权利要求17所述的电路，进一步包括发生器电路，以产生所述同步信号和所述时钟信号，并在其输出端具有可编程延迟元件，基于所述比较的结果存储延迟值。
20.如权利要求17所述的同步电路，其中：
所述同步信号以第一延迟进行延迟，以提供所述延迟同步信号；
所述时钟信号以第二延迟进行延迟，以提供所述延迟时钟信号；
所述第一输出信号和第二输出信号由比较电路进行比较，以确定所述同步信号是否在所述时钟信号的捕获边沿之前的第一延迟期间跃迁；和
所述第一输出信号和所述第三输出信号进行比较，以确定所述同步信号是否在所述时钟信号的捕获边沿之后的第二延迟期间跃迁。
21.如权利要求20所述的同步电路，其中：
当所述同步信号在所述第一延迟期间跃迁时，所述第一输出信号和所述第二输出信号提供在所述时钟信号的不同周期中的跃迁；和
当所述同步信号在所述第二延迟期间跃迁时，所述第一输出信号和所述第三输出信号提供在所述时钟信号的不同周期中的跃迁。
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