CN102262207A - 一种soc芯片测试结果快速判断方法 - Google Patents
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Abstract
本发明公开了一种SOC芯片测试结果快速判断方法，通过在芯片原始设计时增加DFT电路来实现，该方法利用芯片自身的存储单元存放芯片的测试信息，当芯片封装后，需要读取测试信息时，按照下列步骤进行：(1)芯片上电；(2)输入模式信号，进入测试信息码操作模式，并选定存放测试信息的存储单元；(3)输入时钟信号；(4)输入测试向量，读取测试信息；(5)输出脉冲。该方法方便、快速，不仅能提高芯片分析测试的效率，还能降低分析测试的成本。使用该方法读取芯片的测试信息时，只要在被测芯片的引脚上印加相应的测试向量，芯片的I/O端口就会输出与测试信息对应的脉冲信号，借助电平的变化信息即可方便地判断出相关测试信息。
Description
技术领域
本发明涉及一种SOC芯片测试结果快速判断方法。
背景技术
SOC(System on Chip，系统级芯片)是在同一块芯片中集成了CPU、各种存储器、总线系统、专用模块以及多种I/O接口的系统级超大规模集成电路。随着半导体工艺技术的发展，SOC在集成电路产品中所占的比重越来越大，产值也越来越高。由于SOC电路的集成度和复杂度较高，对SOC成品的分析测试难度和成本也比一般的集成电路芯片更高。如果在进行Wafer(晶圆)的异常再测试或芯片失效分析等后续分析工作时，能够方便地获得SOC在CP(Circuitprobing)测试和FT(Final test)测试等各阶段的测试信息，无疑将有助于简化分析工作，提高分析的效率。
在目前的半导体测试领域，记录芯片测试信息的方法通常有两种，一种是CP测试后，将各个die(芯片)的测试结果和状态按照其在Wafer上的位置坐标记录下来，形成一张Wafer映射图，即Mapping图，从Mapping图上可以读出次品芯片的分布趋势及其它分析数据，判断各个芯片的测试结果。但是Mapping图只能记录芯片的CP测试信息，不涉及FT测试阶段，而且，一旦芯片从Wafer上被切割下来，失去了位置坐标，就很难再根据Mapping图来判断芯片的CP测试结果了。另一种方法是晶圆厂商在芯片测试后，把测试信息写入芯片，以后需要了解这些测试信息时，可以通过读出芯片的信息来获取这些测试信息，但是，一般说来，芯片封装后或者根据保密的需要，测试完毕后，测试接口会因部分pad(管脚)被封装或测试通道被切割而自动关闭，这样就无法再直接读出测试信息了，而只能通过修补pad等方式来获取，不仅麻烦，而且成本很高。
发明内容
本发明要解决的技术问题是提供一种SOC芯片测试结果快速判断方法，它可以方便、高效地读取芯片的测试信息，提高芯片分析测试的效率，降低分析测试的成本。
为解决上述技术问题，本发明的SOC芯片测试结果快速判断方法，包括下列步骤：
芯片测试后，将芯片的测试信息存放到芯片自身的存储单元中；
芯片封装后，当需要读出芯片的测试信息时，按照下列步骤进行：
(1)芯片上电；
(2)在芯片的I/O端口输入特定的模式信号，使芯片进入测试信息码操作模式，并选定上述存放芯片测试信息的存储单元；
(3)在芯片的CLK引脚上输入时钟信号；
(4)在芯片的I/O端口输入特定的测试向量，使芯片进入读测试信息码操作模式，读取上述存储单元中存放的测试信息；
(5)芯片的I/O端口输出指定个数指定宽度的脉冲。
所述脉冲的信息位个数为1至16的任何一个自然数。
所述脉冲的信息位宽度为20ns至1ms。
与现有技术相比，本发明的SOC芯片测试结果快速判断方法，具有下列有益效果：
1、读取测试信息更方便、高效。通过在SOC芯片原始设计时增加一个DFT电路，将芯片的测试信息记录在芯片自身的存储单元中，当芯片封装成产品后，即便测试接口关闭了，只要按照芯片原始设计时的定义，在芯片的引脚上印加特别的测试向量，仍然能方便、快速地读出存放在芯片内的测试信息。
2、读取测试信息更安全。由于测试向量是在SOC芯片原始设计时由设计者自由定义的，一般人无从得知，因此，避免了芯片的测试信息被人任意读取。
3、降低了测试成本。不需要复杂的测试设备，因此，测试成本较低。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
附图是本发明实施例的示意图。
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下：
DFT(Design for Testability，可测试性设计)，是指在集成电路的设计过程中，通过增加逻辑、替换元件以及增加引脚等方法，解决芯片的快速、有效和自动测试问题。
本发明的SOC芯片测试结果快速判断方法，就是通过在SOC芯片原始设计时，在芯片上增加DFT电路来实现的。其基本设计思想是：对芯片进行测试后，利用芯片自身的存储单元存放芯片的测试结果及状态等测试信息，芯片封装后，需要读出芯片的测试信息时，在芯片的引脚上印加特定的测试向量，芯片的I/O端口输出与测试信息相对应的指定个数指定宽度的脉冲，借助电平的变化信息来判断相关的测试信息。
下面以本发明的一个实施例为例来具体说明本发明的SOC芯片测试结果快速判断方法。
首先，在SOC芯片原始设计时，在芯片的存储单元中划分出一小区域存储单元，定义为存储单元A，专门用来存放芯片的测试信息，该存储单元A与芯片的其他存储单元互不干扰。
对存储单元A的读写操作，通过CLK和I/O信号的组合来完成。当芯片的某一部分功能在CP或FT等测试阶段被测试后，通过下列步骤将芯片的测试结果和状态等信息写入存储单元A：在CLK为低电平时，在芯片的I/O端口输入5A的模式信号，使芯片进入测试信息码操作模式，并选定存储单元A，该模式信号由芯片的设计者在芯片原始设计时自由定义；之后，在CLK引脚上输入时钟信号；接着在I/O端口输入测试向量“00”，该测试向量同样由设计者在芯片原始设计时自由定义，使芯片进入写测试信息码操作模式，然后就可以通过测试设备将芯片的测试结果及状态等信息记录到存储单元A中。我们可以根据需要自由设定记录芯片的测试信息所需的信息位个数，并自由定义各种逻辑组合形式所代表的含义，在本实施例中，以Data1和Data2的逻辑组合来代表SOC芯片的四种测试状态和结果，如表1所示：
表1
| Data1 | Data2 | 含义 |
| 0 | 0 | 没有进行CP测试，FT测试结果fail |
| 0 | 1 | 没有进行CP测试，FT测试结果pass |
| 1 | 0 | CP测试完成，FT测试结果为pass |
| 1 | 1 | CP测试完成，FT测试结果为fail |
其中，“fail”表示被测功能失效，“pass”表示被测功能有效，如该表1所示，定义Data1和Data2的逻辑组合“00”代表SOC芯片在Wafer阶段因Wafer的良率较高或CP测试成本高于封装损失等原因而没有进行中测，封装后测试时，被测出存有缺陷，FT测试结果为fail；“01”代表芯片在Wafer阶段没有被测试，封装后测试结果为pass；“10”代表芯片在Wafer阶段完成了测试，而且封装后，芯片功能仍然有效，FT测试结果为pass；“11”代表芯片在Wafer阶段完成了测试，但封装后测试时，可能由于封装失败等原因而导致芯片功能失效，FT测试结果为fail。
SOC芯片封装后，当需要了解该芯片的相关测试信息时，按照下列步骤进行：
(1)芯片上电；
(2)在CLK为低电平时，在芯片的I/O端口输入5A的信号，使芯片进入测试信息码操作模式，并选定需要进行操作的存储单元A；
(3)在CLK引脚上印加时钟信号；
(4)在I/O端口输入另一测试向量，即“01”数据，使芯片进入读测试信息码操作模式，读取存储单元A中存放的测试信息；
(5)芯片的I/O端口接受芯片的输出信号，输出指定个数指定宽度的脉冲。该脉冲的信息位个数可以是1至16的任何一个自然数，与该被测芯片在原始设计时，设计者设定的记录芯片测试结果和状态等测试信息所需的信息位个数相对应。信息位宽度可以是20ns至1ms范围内的任意值。在本实施例中，如附图所示，被测芯片的I/O端口输出的脉冲有两个信息位，对应Data1和Data2，每个信息位宽度为两个时钟周期，根据附图显示的电平变化信息，Data1为低电平，Data2为高电平，即Data1和Data2的逻辑组合为“01”，由表1可判断，该被测芯片没有进行过中测，但是该被测芯片通过了封装测试，其功能是有效的。
上述实施例中，对存储单元A进行读写操作时所采用的操作模式，最少只需要2个引脚，即通过CLK和I/O信号的组合就能够完成对被测芯片的读写操作，最大限度地减少了被测芯片的引脚数目，从而降低了芯片的成本。
综上所述，使用本发明的SOC芯片测试结果快速判断设计方法获得SOC芯片的测试信息，不仅方便、快速，而且成本较低。
Claims (3)
1.一种SOC芯片测试结果快速判断方法，其特征在于，包括下列步骤：
芯片测试后，将芯片的测试信息存放到芯片自身的存储单元中；
芯片封装后，当需要读出芯片的测试信息时，按照下列步骤进行：
(1)芯片上电；
(2)在芯片的I/O端口输入特定的模式信号，使芯片进入测试信息码操作模式，并选定上述存放芯片测试信息的存储单元；
(3)在芯片的CLK引脚上输入时钟信号；
(4)在芯片的I/O端口输入特定的测试向量，使芯片进入读测试信息码操作模式，读取上述存储单元中存放的测试信息；
(5)芯片的I/O端口输出指定个数指定宽度的脉冲。
2.如权利要求1所述的SOC芯片测试结果快速判断方法，其特征在于：所述脉冲的信息位个数为1至16的任何一个自然数。
3.如权利要求1所述的SOC芯片测试结果快速判断方法，其特征在于：所述脉冲的信息位宽度为20ns至1ms。
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