CN116008791B - 基于fpga的芯片dft测试电路、方法及测试机台 - Google Patents

Abstract

本发明公开了一种基于FPGA的芯片DFT测试电路、方法及测试机台，其电路包括：测试数据存储器，用于存储芯片DFT的测试向量；时钟模块用于接收测试向量，并根据测试向量向待测芯片输出低电平信号或时钟波形信号；第一数据输出模块用于根据测试向量向待测芯片输出高电平、低电平或高阻态信号；第一数据输入模块用于接收待测芯片反馈的测试信号，并根据测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果；测试结果传输模块用于输出比较测试结果；芯片DFT测试电路部署于FPGA结构中，通过FPGA信号与所述待测芯片通信连接。本发明可以提高芯片DFT测试便捷性。

Description

基于FPGA的芯片DFT测试电路、方法及测试机台

技术领域

本发明涉及芯片测试技术领域，特别涉及基于FPGA的芯片DFT测试电路、方法及测试机台。

背景技术

在芯片的制造过程中会产生不同类型的缺陷，比如灰尘沾染、扩散工艺导致的桥接、异常寄生电容导致的延迟等，因此在芯片制造完成后需要对芯片进行晶圆（MultiProject Wafer，MPW）流片，验证芯片的功能设计和DFT（Design For Test）设计。一般情况下在芯片测试过程中并不会对MPW样片的DFT设计进行测试验证，无法在MPW阶段发现DFT的设计问题，容易造成后续芯片量产时DFT设计失败。

目前通常可以采用测试机台或JTAG调试器进行芯片测试，使用测试机台时根据测试需求配置不同类型的板卡，实现自动化芯片测试过程，但是测试机台不适用于MPW样片测试，使用JTAG调试器时适用于只用到JTAG接口的部分测试过程，对于需要用到更多管脚的测试（如scan、mbist）则不适合该方案。

因此目前需要一种基于FPGA的芯片DFT测试电路，无需增加额外硬件电路即可完成芯片DFT设计的测试验证，实现低成本芯片DFT测试效果。

发明内容

为解决缺乏在MPW阶段进行DFT测试的技术问题，本发明提供一种基于FPGA的芯片DFT测试电路、方法及测试机台，具体的技术方案如下：

本发明提供一种基于FPGA的芯片DFT测试电路，包括：

测试数据存储器，用于存储芯片DFT的测试向量；

时钟模块，分别与所述测试数据存储器和待测芯片连接，用于接收所述测试向量，并根据所述测试向量向所述待测芯片输出低电平信号或时钟波形信号；

第一数据输出模块，分别与所述测试数据存储器和所述待测芯片连接，用于根据所述测试向量向所述待测芯片输出高电平、低电平或高阻态信号；

第一数据输入模块，分别与所述测试数据存储器和所述待测芯片连接，用于接收所述待测芯片反馈的测试信号，并根据所述测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果；

测试结果传输模块，与所述第一数据输入模块连接，用于接收并向外部输出所述比较测试结果；

所述测试数据存储器、所述时钟模块、所述第一数据输出模块、所述第一数据输入模块和所述测试结果传输模块部署于FPGA结构中，通过FPGA信号与所述待测芯片通信连接。

本发明提供的基于FPGA的芯片DFT测试电路通过设计复用功能测试的FPGA器件作为简易测试机台，将测试向量转化为FPGA信号，实现无需增加额外的硬件电路即可完成芯片DFT测试的技术效果。

在一些实施方式中，所述时钟模块具体包括：

第一边沿计数器，所述第一边沿计数器由系统时钟驱动并输出边沿计数信息，所述第一边沿计数器的输出端分别与第一同或门的第一输入端、第二同或门的第一输入端和第三同或门的第一输入端连接，所述第一同或门的第二输入端接入第一边沿信号、所述第二同或门的第二输入端接入第二边沿信号、所述第三同或门的第二输入端接入第三边沿信号；

第一选通器，所述第一选通器的第一输入端接入低电平信号，所述第一选通器的第二输入端接入所述时钟模块的输出端，所述第一选通器的选择端接入所述第一同或门的输出端；

第二选通器，所述第二选通器的第一输入端接入所述测试向量，所述第二选通器的第二输入端接入所述第一选通器的输出端，所述第二选通器的选择端接入所述第二同或门的输出端；

第三选通器，所述第三选通器的第一输入端接入低电平信号，所述第二选通器的第二输入端接入所述第二选通器的输出端，所述第三选通器的选择端接入所述第三同或门的输出端；

第一FPGA输出管脚，与所述第三选通器的输出端连接，用于输出低电平信号或时钟波形信号，所述第一FPGA输出管脚的使能信号始终处于高电平；

第一D相触发器，连接于所述第一FPGA输出管脚与所述第三选通器的输出端之间，所述第一选通器的第二输入端连接于所述第一D相触发器和所述时钟模块的输出端之间。

在一些实施方式中，所述测试向量为0b0时，在当前向量周期内所述测试数据存储器向所述第二选通器的第一输入端输出低电平；

所述测试向量为0b1时，在当前向量周期内所述测试数据存储器向所述第二选通器的第一输入端输出所述测试向量；

当所述边沿计数信息达到所述第一边沿信号时，所述时钟模块输出0电平；

当所述边沿计数信息达到所述第二边沿信号时，所述时钟模块输出所述测试向量；

当所述边沿计数信息达到所述第三边沿信号时，所述时钟模块输出0电平；

所述第一FPGA输出管脚根据所述测试向量，在当前向量周期内输出低电平信号或时钟波形信号。

在一些实施方式中，所述第一数据输出模块具体包括：

第二边沿计数器，所述第二边沿计数器由系统时钟驱动并输出边沿计数信息，所述第一边沿计数器的输出端与第四同或门的第一输入端连接，所述第四同或门的第二输入端接入第四边沿信号；

第四选通器，所述第四选通器的第一输入端接入所述第一数据输出模块的输出端，所述第四选通器的第二输入端接入所述测试向量，所述第四选通器的选择端接入所述第四同或门的输出端；

第五选通器，所述第五选通器的第一输入端接入所述第一数据输出模块的输出端，所述第五选通器的第二输入端通过反相器接入所述测试向量，所述第五选通器的选择端接入所述第四同或门的输出端；

第二FPGA输出管脚，与所述第四选通器的输出端连接，用于输出高电平、低电平或高阻态信号，所述第二FPGA输出管脚的使能信号与所述第五选通器的输出端连接；

第二D相触发器，连接于所述第二FPGA输出管脚与所述第四选通器的输出端之间，所述第四选通器的第一输入端连接于所述第二D相触发器和所述第一数据输出模块的输出端之间；

第三D相触发器，连接于所述第二FPGA输出管脚与所述第五选通器的输出端之间，所述第五选通器的第一输入端连接于所述第三D相触发器和所述第一数据输出模块的输出端之间。

在一些实施方式中，所述测试向量为0b00时，在当前向量周期内所述测试数据存储器向所述第四选通器的第二输入端和所述第五选通器的第二输入端输出低电平；

所述测试向量为0b01时，在当前向量周期内所述测试数据存储器向所述第四选通器的第二输入端和所述第五选通器的第二输入端输出高电平；

所述测试向量为0b10时，在当前向量周期内所述测试数据存储器向所述第四选通器的第二输入端和所述第五选通器的第二输入端输出高阻态；

当所述测试向量为0b00、所述边沿计数信息达到所述第四边沿信号时，所述第二FPGA输出管脚的使能信号为高电平，所述第一数据输出模块输出0电平；

当所述测试向量为0b01、所述边沿计数信息达到所述第四边沿信号时，所述第二FPGA输出管脚的使能信号为高电平，所述第一数据输出模块输出1电平；

当所述测试向量为0b10、所述边沿计数信息达到所述第四边沿信号时，所述第二FPGA输出管脚的使能信号为低电平；

所述第二FPGA输出管脚根据所述测试向量，在当前向量周期内输出低电平信号、高电平信号或高阻态信号。

在一些实施方式中，所述第一数据输入模块，具体包括：

第三边沿计数器，所述第三边沿计数器由系统时钟驱动并输出边沿计数信息，所述第三边沿计数器的输出端与第五同或门的第一输入端连接，所述第五同或门的第二输入端接入第五边沿信号；

第六选通器，所述第六选通器的第二输入端接入所述第一数据输入模块的输出端，所述第六选通器的选择端与所述第五同或门的输出端连接；

第一FPGA输入管脚，与所述第六选通器的第一输入端连接，用于接收所述测试信号，所述第一FPGA输入管脚的使能信号始终处于低电平；

第四D相触发器，连接于所述第六选通器的输出端与所述第一数据输入模块的输出端之间，所述第六选通器的第二输入端连接于所述第四D相触发器和所述第一数据输入模块的输出端之间；

所述第一FPGA输入管脚接入异或门的第一输入端，所述异或门的第二输入端接入所述测试向量，所述异或门的输出端接入第一与门的第一输入端，所述第一与门的第二输入端接入所述测试向量，所述第一与门的第二输入端低电平有效，所述第一与门的输出端接入所述第六选通器的第一输入端。

在一些实施方式中，所述测试向量为0b00、所述边沿计数信息达到所述第五边沿信号时，通过所述异或门、所述第一与门和所述第六选通器比较所述测试信号是否为0，为0时输出低电平信号，不为0时输出高电平信号；

所述测试向量为0b01、所述边沿计数信息达到所述第五边沿信号时，通过所述异或门、所述第一与门和所述第六选通器比较所述测试信号是否为1，为1时输出低电平信号，不为1时输出高电平信号；

所述测试向量为0b10、所述边沿计数信息达到所述第五边沿信号时，输出低电平信号；

所述第一数据输入模块根据所述测试向量，在当前向量周期内输出高电平比较信号、低电平比较信号或高阻态信号。

在一些实施方式中，本发明提供的基于FPGA的芯片DFT测试电路，还包括数据双向通信模块；

所述数据双向通信模块中包括第二数据输出模块和第二数据输入模块，所述第二数据输出模块与所述第一数据输出模块结构相同，所述第二数据输入模块与所述第一数据输入模块结构相同；

所述测试向量中还包括所述第二数据输出模块和所述第二数据输入模块的选通信号。

在一些实施方式中，根据本发明的另一方面，本发明还提供一种基于FPGA的芯片DFT测试方法，其特征在于，应用于包括测试数据存储器、时钟管脚通路、数据输出管脚、所述数据输入管脚和测试结果传输模块的DFT测试电路，所述DFT测试电路部署于FPGA结构中，通过FPGA信号与待测芯片通信连接，包括步骤：

接收所述测试数据存储器发送的测试向量；

根据所述测试向量通过所述时钟管脚通路向待测芯片输出低电平信号或时钟波形信号；

根据所述测试向量通过所述数据输出管脚向所述待测芯片输出高电平、低电平或高阻态信号；

通过所述数据输入管脚接收所述待测芯片反馈的测试信号，并根据所述测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果；

通过所述测试结果传输模块接收并向外部输出所述比较测试结果。

在一些实施方式中，根据本发明的另一方面，本发明还提供一种基于FPGA的芯片DFT测试机台，包括上述基于FPGA的芯片DFT测试电路。

本发明提供的基于FPGA的芯片DFT测试电路、方法及测试机台的技术效果如下：

通过设计复用功能测试的FPGA器件作为简易测试机台，将测试向量转化为FPGA信号，实现无需增加额外的硬件电路即可完成芯片DFT测试的技术效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种基于FPGA的芯片DFT测试电路的示例图；

图2为本发明一种基于FPGA的芯片DFT测试电路中时钟模块的放大示例图；

图3为本发明一种基于FPGA的芯片DFT测试电路中第一数据输出模块的放大示例图；

图4为本发明一种基于FPGA的芯片DFT测试电路中第一数据输入模块的放大示例图；

图5为本发明一种基于FPGA的芯片DFT测试方法的流程图。

图中标号：测试数据存储器-10、时钟模块-20、第一边沿计数器-21、第一同或门-22、第二同或门-23、第三同或门-24、第一选通器-25、第二选通器-26、第三选通器-27、第一FPGA输出管脚-28、第一D相触发器-29、第一数据输出模块-30、第二边沿计数器-31、第四同或门-32、第四选通器-33、第五选通器-34、第二FPGA输出管脚-35、第二D相触发器-36、第三D相触发器-37、第一数据输入模块-40、第三边沿计数器-41、第五同或门-42、第六选通器-43、第一FPGA输入管脚-44、第四D相触发器-45、异或门-46、第一与门-47、测试结果传输模块-50、数据双向通信模块-60、第二数据输出模块-61、第二数据输入模块-62、第三FPGA双向管脚63和第二与门64。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘出了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

本发明的一个实施例，如图1所示，本发明提供一种基于FPGA的芯片DFT测试电路，包括测试数据存储器10、时钟模块20、第一数据输出模块30、第一数据输入模块40和测试结果传输模块50。

其中，测试数据存储器10用于存储芯片DFT的测试向量。

具体地，测试向量文件一般为Stil或Wgl格式，由多条测试向量组成，每条测试向量定义了一个向量周期Tv内待测芯片的管脚动作，每个向量周期Tv内可以包含多个时序边沿，每个时序边沿可以改变一次管脚状态，每个向量周期Tv从测试数据存储器10中读取一行数据，将读出数据送到芯片DFT测试电路的各电路模块（或各电路模块对应的管脚通道）中，各电路模块根据待测芯片的管脚功能分为时钟模块20、第一数据输出模块30、第一数据输入模块40和测试结果传输模块50，各电路模块内均包含边沿计数器，各个边沿计数器被周期为Ts的高频系统时钟驱动，计数器的计数值为N-1，其中N=Tv/Ts。

时钟模块20分别与测试数据存储器10和待测芯片连接，用于接收测试向量，并根据测试向量向待测芯片输出低电平信号或时钟波形信号。

第一数据输出模块30分别与测试数据存储器10和待测芯片连接，用于根据测试向量向待测芯片输出高电平、低电平或高阻态信号。

第一数据输入模块40分别与测试数据存储器10和待测芯片连接，用于接收待测芯片反馈的测试信号，并根据测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果。

测试结果传输模块50与第一数据输入模块40连接，用于接收并向外部输出比较测试结果。

测试数据存储器10、时钟模块20、第一数据输出模块30、第一数据输入模块40和测试结果传输模块50部署于FPGA结构中，通过FPGA信号与待测芯片通信连接。

本实施例提供的基于FPGA的芯片DFT测试电路通过设计复用功能测试的FPGA器件作为简易测试机台，将测试向量转化为FPGA信号，实现无需增加额外的硬件电路即可完成芯片DFT测试的技术效果。

在一个实施例中，如图1和图2所示，时钟模块20具体包括第一边沿计数器21、第一同或门22、第二同或门23、第三同或门24、第一选通器25、第二选通器26、第三选通器27、第一FPGA输出管脚28和第一D相触发器29。

第一边沿计数器21由系统时钟驱动并输出边沿计数信息，第一边沿计数器的输出端分别与第一同或门22的第一输入端、第二同或门23的第一输入端和第三同或门24的第一输入端连接，第一同或门22的第二输入端接入第一边沿信号edge1、第二同或门23的第二输入端接入第二边沿信号edge2、第三同或门24的第二输入端接入第三边沿信号edge3。

第一选通器25的第一输入端接入低电平信号，第一选通器25的第二输入端接入时钟模块20的输出端，第一选通器25的选择端接入第一同或门22的输出端。

第二选通器26的第一输入端接入测试向量，第二选通器26的第二输入端接入第一选通器25的输出端，第二选通器26的选择端接入第二同或门23的输出端。

第三选通器27的第一输入端接入低电平信号，第三选通器27的第二输入端接入第二选通器26的输出端，第三选通器27的选择端接入第三同或门24的输出端。

第一FPGA输出管脚28与第三选通器27的输出端连接，用于输出低电平信号或时钟波形信号，第一FPGA输出管脚28的使能信号始终处于高电平；

第一D相触发器29连接于第一FPGA输出管脚28与第三选通器27的输出端之间，第一选通器25的第二输入端连接于第一D相触发器29和时钟模块20的输出端之间，保持前一时序内的输出波形状态。

具体地，宽度为1比特的向量数据data输入时钟模块20，输出使能一直为1，时钟模块20的第一FPGA输出管脚28处于输出状态，测试向量为0b0时，在当前向量周期内测试数据存储器10向第二选通器26的第一输入端输出低电平；测试向量为0b1时，在当前向量周期内测试数据存储器10向第二选通器26的第一输入端输出测试向量，当边沿计数信息达到第一边沿信号edge1时，时钟模块20输出0电平，当边沿计数信息达到第二边沿信号edge2时，时钟模块20输出测试向量，当边沿计数信息达到第三边沿信号edge3时，时钟模块20输出0电平，第一FPGA输出管脚28根据测试向量，在当前向量周期内输出低电平信号或时钟波形信号。

示例性地，测试数据存储器10向时钟模块20输入测试向量为0b1时，用向量符号1表示，此时0ns时刻输出低电平，50ns时刻输出高电平，75ns时刻输出低电平，即输出一个时钟脉冲；测试数据存储器10向时钟模块20输入测试向量为0b0时，用向量符号0表示，此时从0ns时刻开始输出低电平直到周期结束，即不输出时钟脉冲。

在一个实施例中，如图1和图3所示，第一数据输出模块30具体包括第二边沿计数器31、第四同或门32、第四选通器33、第五选通器34、第二FPGA输出管脚35、第二D相触发器36和第三D相触发器37。

第二边沿计数器31由系统时钟驱动并输出边沿计数信息，第二边沿计数器31的输出端与第四同或门32的第一输入端连接，第四同或门32的第二输入端接入第四边沿信号edge4。

第四选通器33的第一输入端接入第一数据输出模块30的输出端，第四选通器33的第二输入端接入测试向量，第四选通器33的选择端接入第四同或门32的输出端。

第五选通器34的第一输入端接入第一数据输出模块30的输出端，第五选通器34的第二输入端通过反相器接入测试向量，第五选通器34的选择端接入第四同或门32的输出端。

第二FPGA输出管脚35与第四选通器33的输出端连接，用于输出高电平、低电平或高阻态信号，第二FPGA输出管脚35的使能信号与第五选通器34的输出端连接。

第二D相触发器36连接于第二FPGA输出管脚35与第四选通器33的输出端之间，第四选通器33的第一输入端连接于第二D相触发器36和第一数据输出模块30的输出端之间。

第三D相触发器37连接于第二FPGA输出管脚35与第五选通器34的输出端之间，第五选通器34的第一输入端连接于第三D相触发器37和第一数据输出模块30的输出端之间。

具体地，宽度为2比特的向量数据data[1:0]输入第一数据输出模块30，向量数据data[1:0]包括向量数据data[0]和向量数据data[1]，其中向量数据[0]输入至第四选通器33的第二输入端，向量数据[1]输入第五选通器34的第二输入端，测试向量为0b00时，在当前向量周期内测试数据存储器10向第四选通器33的第二输入端和第五选通器34的第二输入端输出低电平；测试向量为0b01时，在当前向量周期内测试数据存储器10向第四选通器33的第二输入端和第五选通器34的第二输入端输出高电平；测试向量为0b10时，在当前向量周期内测试数据存储器10向第四选通器33的第二输入端和第五选通器34的第二输入端输出高阻态。

当测试向量为0b00、边沿计数信息达到第四边沿信号edge4时，第二FPGA输出管脚35的使能信号为高电平，第一数据输出模块30输出0电平，当测试向量为0b01、边沿计数信息达到第四边沿信号edge4时，第二FPGA输出管脚35的使能信号为高电平，第一数据输出模块30输出1电平；当测试向量为0b10、边沿计数信息达到第四边沿信号edge4时，第二FPGA输出管脚35的使能信号为低电平；第二FPGA输出管脚根据测试向量，在当前向量周期内输出低电平信号、高电平信号或高阻态信号。

示例性地，测试数据存储器10向第一数据输出模块30输出测试向量为0b00时，用向量符号0表示，此时第一数据输出模块30从0ns时刻开始输出低电平直到周期结束；测试数据存储器10向第一数据输出模块30输出测试向量为0b01时，用向量符号1表示，此时第一数据输出模块30从0ns时刻开始输出高电平直到周期结束；测试数据存储器10向第一数据输出模块30输出测试向量为0b10时，用向量符号Z表示，此时第一数据输出模块30从0ns时刻开始设为高阻态直到周期结束。

在一个实施例中，如图4所示，第一数据输入模块40具体包括第三边沿计数器41、第五同或门42、第六选通器43、第一FPGA输入管脚44、第四D相触发器45、异或门46和第一与门47。

第三边沿计数器41由系统时钟驱动并输出边沿计数信息，第三边沿计数器41的输出端与第五同或门42的第一输入端连接，第五同或门42的第二输入端接入第五边沿信号edge5。

第六选通器43的第二输入端接入第一数据输入模块40的输出端，第六选通器43的选择端与第五同或门42的输出端连接。

第一FPGA输入管脚44与第六选通器43的第一输入端连接，用于接收外部输入的测试信号，第一FPGA输入管脚44的使能信号始终处于低电平。

第四D相触发器45连接于第六选通器43的输出端与第一数据输入模块40的输出端之间，第六选通器43的第二输入端连接于第四D相触发器45和第一数据输入模块40的输出端之间。

第一FPGA输入管脚44接入异或门46的第一输入端，异或门46的第二输入端接入测试向量，异或门46的输出端接入第一与门47的第一输入端，第一与门47的第二输入端接入测试向量，第一与门47的第二输入端低电平有效，第一与门47的输出端接入第六选通器43的第一输入端。

具体地，宽度为2比特的向量数据data[1:0]输入第一数据输入模块40，向量数据data[1:0]包括向量数据data[0]和向量数据data[1]，其中向量数据data[0]输入至异或门46的第二输入端，向量数据data[1]输入第一与门47的第二输入端；测试向量为0b00、边沿计数信息达到第五边沿信号edge5时，通过异或门46、第一与门47和第六选通器43比较测试信号是否为0，为0时输出低电平信号，不为0时输出高电平信号；测试向量为0b01、边沿计数信息达到第五边沿信号edge5时，通过异或门46、第一与门47和第六选通器43比较测试信号是否为1，为1时输出低电平信号，不为1时输出高电平信号；测试向量为0b10、边沿计数信息达到第五边沿信号edge5时，输出低电平信号；第一数据输入模块40根据测试向量，在当前向量周期内输出高电平比较信号、低电平比较信号或高阻态信号，图1中Mismatch表示第一数据输入模块40执行电平比较并输出电平比较信号。

示例性地，测试数据存储器10向第一数据输入模块40输入测试向量为0b00时，用向量符号L表示，此时0ns时刻第一FPGA输入管脚44的使能信号设为高阻态，25ns时刻第一数据输入模块40比较管脚输入是否为低电平；测试数据存储器10向第一数据输入模块40输入测试向量为0b01时，用向量符号H表示，此时0ns时刻第一FPGA输入管脚44的使能信号设为高阻态，25ns时刻第一数据输入模块40比较管脚输入是否为高电平；测试数据存储器10向第一数据输入模块40输入测试向量为0b10时，用向量符号X表示，此时0ns时刻第一FPGA输入管脚44的使能信号设为高阻态，第一数据输入模块40不比较管脚输入的电平。

在一个实施例中，如图1所示，本发明提供的基于FPGA的芯片DFT测试电路还包括数据双向通信模块60，数据双向通信模块60中包括第二数据输出模块61、第二数据输入模块62和第三FPGA双向管脚63和第二与门64，第二数据输出模块61与第一数据输出模块30结构相同，第二数据输入模块61与第一数据输入模块40结构相同，测试向量中还包括第二数据输出模块61和第二数据输入模块62的选通信号。

示例性地，宽度为3比特的向量数据data[2:0]输入数据双向通信模块60，向量数据data[2:0]包括向量数据data[0]、向量数据data[1]和向量数据data[2]，其中向量数据data[0]和向量数据data[1]对应输入至第二数据输出模块61和第二数据输入模块62中，其输入方式与上述实施例中向量数据data[0]和向量数据data[1]输入第一数据输出模块30和第一数据输入模块40的输入方式相同；向量数据data[2]输入至第二与门64的第一输入端，第二数据输出模块61输出的使能信号输入至第二与门64的第二输入端，第二与门64的输出端接入数据双向通信模块60对应的第三FPGA双向管脚63，第二与门64的第一输入端低电平有效；当向量数据data[2]为0时，选通第二数据输入模块61；当data[2]为1时，选通第二数据输入模块62。

在一个实施例中，测试结果传输模块50分别与第一数据输入模块40和数据双向通信模块60连接，接收第一数据输入模块40和数据双向通信模块60发送的比较测试结果，测试结果传输模块50还分别与测试向量周期计数器和上位机连接，通过测试向量周期计数器判断测试向量周期满足预设的周期数时，向上位机传输比较测试结果。

在一个实施例中，如图5所示，本发明还提供一种基于FPGA的芯片DFT测试方法，应用于包括测试数据存储器、时钟管脚通路、数据输出管脚、数据输入管脚和测试结果传输模块的DFT测试电路，DFT测试电路部署于FPGA结构中，通过FPGA信号与待测芯片通信连接，包括步骤：

S100接收测试数据存储器发送的测试向量。

具体地，测试向量文件一般为Stil或Wgl格式，由多条测试向量组成，每条测试向量定义了一个向量周期Tv内待测芯片的管脚动作，每个向量周期Tv内可以包含多个时序边沿，每个时序边沿可以改变一次管脚状态，每个向量周期Tv从测试数据存储器中读取一行数据，将读出数据送到芯片DFT测试电路的各电路模块（管脚通道）中，各电路模块根据待测芯片的管脚功能分为时钟管脚通路、数据输出管脚、数据输入管脚和测试结果传输模块，各电路管脚内均包含边沿计数器，各个边沿计数器被周期为Ts的高频系统时钟驱动，计数器的计数值为N-1，其中N=Tv/Ts。

S200根据测试向量通过时钟管脚通路向待测芯片输出低电平信号或时钟波形信号。

S300根据测试向量通过数据输出管脚向待测芯片输出高电平、低电平或高阻态信号。

S400通过数据输入管脚接收待测芯片反馈的测试信号，并根据测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果。

S500通过测试结果传输模块接收并向外部输出比较测试结果。

本实施例提供的基于FPGA的芯片DFT测试方法通过设计复用功能测试的FPGA器件作为简易测试机台，将测试向量转化为FPGA信号，实现无需增加额外的硬件电路即可完成芯片DFT测试的技术效果。

在一个实施例中，根据本发明的另一方面，本发明还提供一种基于FPGA的芯片DFT测试机台，包括上述任意一项基于FPGA的芯片DFT测试电路实施例的内容。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的基于FPGA的芯片DFT测试电路、方法及测试机台，可以通过其他的方式实现。例如，以上所描述的基于FPGA的芯片DFT测试电路、方法及测试机台实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的通讯连接可以是通过一些接口，装置或单元的通讯连接或集成电路，可以是电性、机械或其他的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可能集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

应当说明的是，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种基于FPGA的芯片DFT测试电路，其特征在于，包括：

测试数据存储器，用于存储芯片DFT的测试向量；

时钟模块，分别与所述测试数据存储器和待测芯片连接，用于接收所述测试向量，并根据所述测试向量向所述待测芯片输出低电平信号或时钟波形信号；

第一数据输出模块，分别与所述测试数据存储器和所述待测芯片连接，用于根据所述测试向量向所述待测芯片输出高电平、低电平或高阻态信号；

第一数据输入模块，分别与所述测试数据存储器和所述待测芯片连接，用于接收所述待测芯片反馈的测试信号，并根据所述测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果；

测试结果传输模块，与所述第一数据输入模块连接，用于接收并向外部输出所述比较测试结果；

所述测试数据存储器、所述时钟模块、所述第一数据输出模块、所述第一数据输入模块和所述测试结果传输模块部署于FPGA结构中，通过FPGA信号与所述待测芯片通信连接；

所述时钟模块具体包括：

第一边沿计数器，所述第一边沿计数器由系统时钟驱动并输出边沿计数信息，所述第一边沿计数器的输出端分别与第一同或门的第一输入端、第二同或门的第一输入端和第三同或门的第一输入端连接，所述第一同或门的第二输入端接入第一边沿信号、所述第二同或门的第二输入端接入第二边沿信号、所述第三同或门的第二输入端接入第三边沿信号；

第一选通器，所述第一选通器的第一输入端接入低电平信号，所述第一选通器的第二输入端接入所述时钟模块的输出端，所述第一选通器的选择端接入所述第一同或门的输出端；

第二选通器，所述第二选通器的第一输入端接入所述测试向量，所述第二选通器的第二输入端接入所述第一选通器的输出端，所述第二选通器的选择端接入所述第二同或门的输出端；

第三选通器，所述第三选通器的第一输入端接入低电平信号，所述第三选通器的第二输入端接入所述第二选通器的输出端，所述第三选通器的选择端接入所述第三同或门的输出端；

第一FPGA输出管脚，与所述第三选通器的输出端连接，用于输出低电平信号或时钟波形信号，所述第一FPGA输出管脚的使能信号始终处于高电平；

第一D相触发器，连接于所述第一FPGA输出管脚与所述第三选通器的输出端之间，所述第一选通器的第二输入端连接于所述第一D相触发器和所述时钟模块的输出端之间；

所述第一数据输出模块具体包括：

第二边沿计数器，所述第二边沿计数器由系统时钟驱动并输出边沿计数信息，所述第二边沿计数器的输出端与第四同或门的第一输入端连接，所述第四同或门的第二输入端接入第四边沿信号；

第四选通器，所述第四选通器的第一输入端接入所述第一数据输出模块的输出端，所述第四选通器的第二输入端接入所述测试向量，所述第四选通器的选择端接入所述第四同或门的输出端；

第五选通器，所述第五选通器的第一输入端接入所述第一数据输出模块的输出端，所述第五选通器的第二输入端通过反相器接入所述测试向量，所述第五选通器的选择端接入所述第四同或门的输出端；

第二FPGA输出管脚，与所述第四选通器的输出端连接，用于输出高电平、低电平或高阻态信号，所述第二FPGA输出管脚的使能信号与所述第五选通器的输出端连接；

第二D相触发器，连接于所述第二FPGA输出管脚与所述第四选通器的输出端之间，所述第四选通器的第一输入端连接于所述第二D相触发器和所述第一数据输出模块的输出端之间；

第三D相触发器，连接于所述第二FPGA输出管脚与所述第五选通器的输出端之间，所述第五选通器的第一输入端连接于所述第三D相触发器和所述第一数据输出模块的输出端之间；

所述第一数据输入模块，具体包括：

第三边沿计数器，所述第三边沿计数器由系统时钟驱动并输出边沿计数信息，所述第三边沿计数器的输出端与第五同或门的第一输入端连接，所述第五同或门的第二输入端接入第五边沿信号；

第六选通器，所述第六选通器的第二输入端接入所述第一数据输入模块的输出端，所述第六选通器的选择端与所述第五同或门的输出端连接；

第一FPGA输入管脚，与所述第六选通器的第一输入端连接，用于接收所述测试信号，所述第一FPGA输入管脚的使能信号始终处于低电平；

第四D相触发器，连接于所述第六选通器的输出端与所述第一数据输入模块的输出端之间，所述第六选通器的第二输入端连接于所述第四D相触发器和所述第一数据输入模块的输出端之间；

所述第一FPGA输入管脚接入异或门的第一输入端，所述异或门的第二输入端接入所述测试向量，所述异或门的输出端接入第一与门的第一输入端，所述第一与门的第二输入端接入所述测试向量，所述第一与门的第二输入端低电平有效，所述第一与门的输出端接入所述第六选通器的第一输入端。

2.根据权利要求1所述的一种基于FPGA的芯片DFT测试电路，其特征在于，

所述测试向量为0b0时，在当前向量周期内所述测试数据存储器向所述第二选通器的第一输入端输出低电平；

所述测试向量为0b1时，在当前向量周期内所述测试数据存储器向所述第二选通器的第一输入端输出所述测试向量；

当所述边沿计数信息达到所述第一边沿信号时，所述时钟模块输出0电平；

当所述边沿计数信息达到所述第二边沿信号时，所述时钟模块输出所述测试向量；

当所述边沿计数信息达到所述第三边沿信号时，所述时钟模块输出0电平；

所述第一FPGA输出管脚根据所述测试向量，在当前向量周期内输出低电平信号或时钟波形信号。

3.根据权利要求1所述的一种基于FPGA的芯片DFT测试电路，其特征在于，

所述测试向量为0b00时，在当前向量周期内所述测试数据存储器向所述第四选通器的第二输入端和所述第五选通器的第二输入端输出低电平；

所述测试向量为0b01时，在当前向量周期内所述测试数据存储器向所述第四选通器的第二输入端和所述第五选通器的第二输入端输出高电平；

所述测试向量为0b10时，在当前向量周期内所述测试数据存储器向所述第四选通器的第二输入端和所述第五选通器的第二输入端输出高阻态；

当所述测试向量为0b00、所述边沿计数信息达到所述第四边沿信号时，所述第二FPGA输出管脚的使能信号为高电平，所述第一数据输出模块输出0电平；

当所述测试向量为0b01、所述边沿计数信息达到所述第四边沿信号时，所述第二FPGA输出管脚的使能信号为高电平，所述第一数据输出模块输出1电平；

当所述测试向量为0b10、所述边沿计数信息达到所述第四边沿信号时，所述第二FPGA输出管脚的使能信号为低电平；

所述第二FPGA输出管脚根据所述测试向量，在当前向量周期内输出低电平信号、高电平信号或高阻态信号。

4.根据权利要求1所述的一种基于FPGA的芯片DFT测试电路，其特征在于，

所述测试向量为0b00、所述边沿计数信息达到所述第五边沿信号时，通过所述异或门、所述第一与门和所述第六选通器比较所述测试信号是否为0，为0时输出低电平信号，不为0时输出高电平信号；

所述测试向量为0b01、所述边沿计数信息达到所述第五边沿信号时，通过所述异或门、所述第一与门和所述第六选通器比较所述测试信号是否为1，为1时输出低电平信号，不为1时输出高电平信号；

所述测试向量为0b10、所述边沿计数信息达到所述第五边沿信号时，输出低电平信号；

所述第一数据输入模块根据所述测试向量，在当前向量周期内输出高电平比较信号、低电平比较信号或高阻态信号。

5.根据权利要求1所述的一种基于FPGA的芯片DFT测试电路，其特征在于，还包括数据双向通信模块；

所述数据双向通信模块中包括第二数据输出模块和第二数据输入模块，所述第二数据输出模块与所述第一数据输出模块结构相同，所述第二数据输入模块与所述第一数据输入模块结构相同；

所述测试向量中还包括所述第二数据输出模块和所述第二数据输入模块的选通信号。

6.一种基于FPGA的芯片DFT测试方法，其特征在于，应用于权利要求1～5中任一项所述的基于FPGA的芯片DFT测试电路，所述基于FPGA的芯片DFT测试电路部署于FPGA结构中，通过FPGA信号与待测芯片通信连接，包括步骤：

接收所述测试数据存储器发送的测试向量；

根据所述测试向量通过所述时钟模块向待测芯片输出低电平信号或时钟波形信号；

根据所述测试向量通过所述第一数据输出模块向所述待测芯片输出高电平、低电平或高阻态信号；

通过所述第一数据输入模块接收所述待测芯片反馈的测试信号，并根据所述测试向量控制比较管脚执行高电平比较、低电平比较或高阻态，输出相应的比较测试结果；

通过所述测试结果传输模块接收并向外部输出所述比较测试结果。

7.一种基于FPGA的芯片DFT测试机台，其特征在于，包括上述权利要求1～5中任意一项所述的一种基于FPGA的芯片DFT测试电路。

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