TWI787006B - 晶片測試方法及系統 - Google Patents

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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]

Abstract

本發明涉及晶片測試方法及系統。提供了一種晶片測試系統，所述晶片測試系統包括測試器和待測晶片，其中，所述待測晶片包括：VDD引腳，所述待測晶片通過所述VDD引腳從所述測試器接收供電信號並且基於所接收的供電信號生成所述待測晶片的內部重設信號以將所述待測晶片重設；SWD引腳，所述待測晶片在測試模式下通過所述SWD引腳與所述測試器進行單線通信；以及單線(One-Wire-Module，OWM)模組，被配置為在所述待測晶片重設之後的預定時間內監控所述SWD引腳以確定所述待測晶片是否進入所述測試模式，並且回應於所述待測晶片進入所述測試模式，使用基於所述SWD引腳與所述測試器之間的單線通信從所述測試器接收到的燒寫比特位元資料對所述trim比特位元位進行燒寫。

Description

晶片測試方法及系統
本發明涉及積體電路領域，更具體地，涉及一種晶片測試方法及系統。
一款晶片通常需要在設計時放置一些trim比特位元(trim bits)，這些trim比特位元的用途，一方面是在晶片自動測試設備(Automatic test equipment，ATE)測試時對類比電路進行校準，如Bandgap/Vref/環形振盪器ROSC的校準；另一方面是為了提供一些定制化的選項，對內部的功能進行設置，實現一定的靈活性。傳統的trim方式是使用若干電性測點(Probe PAD)來對晶片中的一次性寫入記憶體燒寫(One Time Programable OTP)進行燒寫以實現邏輯0或者1的選擇。Probe PAD會增加晶片的面積，從而導致晶片成本增加。
為了解決克服上述問題，本發明提出了一種單線測試機制，其通過對晶片管腳進行功能複用，無需增加額外的Probe PAD即可實現對晶片內部trim比特位元的燒寫。
具體地，根據本發明的一個實施例，提供一種晶片測試系統，所述晶片測試系統包括測試器和待測晶片，其中，所述待測晶片包括：VDD引腳，所述待測晶片通過所述VDD引腳從所述測試器接收供電信號並且基於所接收的供電信號生成所述待測晶片的內部重設信號以將所述待測晶片重設；SWD引腳，所述待測晶片在測試模式下通過所述SWD引腳與所述測試器進行單線通信；以及單線OWM模組，被配置為在所述待測晶片重設之後的預定時間內監控所述SWD引腳以確定所述待測晶片是否進入所述測試模式，並且回應於所述待測晶片進入所述測試模式，使用基於所述SWD引腳與所述測試器之間的單線通信從所述測試器接收到的燒寫比特位元資料對所述trim比特位元進行燒寫。
根據本發明的另一實施例，提供一種晶片測試方法，包括以下步驟：通過待測晶片中的VDD引腳從測試器接收供電信號並且基於所接收的供電信號生成所述待測晶片的內部重設信號以將所述待測晶片重設；通過所述待測晶片中的單線OWM模組在所述待測晶片重設之後的預定時間內監控所述待測晶片的SWD引腳以確定所述待測晶片是否進入測試模式，以及回應於所述待測晶片進入所述測試模式，使用基於所述SWD引腳與所述測試器之間的單線通信從所述測試器接收到的燒寫比特位元資料對所述trim比特位元進行燒寫。
根據本發明的又一實施例，提供一種電腦可讀存儲介質，其上存儲有程式指令，當所述程式指令被處理器執行時，使得所述處理器執行以下方法：通過待測晶片中的VDD引腳從測試器接收供電信號並且基於所接收的供電信號生成所述待測晶片的內部重設信號以將所述待測晶片重設；通過所述待測晶片中的單線OWM模組在所述待測晶片重設之後的預定時間內監控所述待測晶片的SWD引腳以確定所述待測晶片是否進入測試模式，以及回應於所述待測晶片進入所述測試模式，使用基於所述SWD引腳與所述測試器之間的單線通信從所述測試器接收到的燒寫比特位元資料對所述trim比特位元進行燒寫。
取決於實施例，可以實現一個或多個效果。參考下面的詳細描述和圖式，將完全理解本發明的這些優點、各種附加目的、特徵、以及好處。
bg:能隙參考位準
clk:內部工作時鐘信號
IO:測試器的資料管腳
LDO:低壓差穩壓器
ROSC:環形振盪器
reset:內部重設信號
S1102,S1104,S1106:步驟
SWD:引腳
Twait:時間
vbg:帶隙參考電壓
VDD:引腳
VOUT5V:測試器的電源管腳
圖1是示出了根據本發明的單線測試系統的示意圖；圖2示出根據本發明的待測晶片的各功能模組；圖3是示出了根據本發明的偵測晶片是否進入測試模式的流程圖；圖4是示出了根據本發明的偵測晶片是否進入測試模式的時序圖；圖5示出了根據本發明的比特位元資料的比特位元週期的示例；圖6示出了根據本發明的表示比特位元資料為1的信號波形的示例；圖7示出了根據本發明的表示比特位元資料為0的信號波形的示例；圖8示出了測試器發出的測試開始信號的波形的示例；圖9示出了測試器發出的測試停止信號的波形的示例；圖10示出了用於本發明的測試方法的資料傳輸格式的示例；以及 圖11是示出了根據本發明的測試方法的流程圖。
下面將詳細描述本發明各個方面的特徵和示例性實施例。下面的描述涵蓋了許多具體細節，以便提供對本發明的全面理解。但是，對於本領域技術人員來說顯而易見的是，本發明可以在不需要這些具體細節中的一些細節的情況下實施。下面對實施例的描述僅僅是為了通過示出本發明的示例來提供對本發明的技術方案的更清楚的理解。本發明絕不限於下面所提出的任何具體配置，而是在不脫離本發明的精神的前提下覆蓋了相關特徵、結構、操作等的任何修改、替換和改進。
圖1是示出了根據本發明的單線測試系統的示意圖。如圖1所示，圖中SWD是待測晶片的測試複用引腳，在測試時用於與測試器進行單線通信；VDD是待測晶片的電源引腳，在測試時通過其由測試器供電給待測晶片。
圖2示出根據本發明的待測晶片功能模組。如圖2所示，該晶片包含諸如Bandgap/LDO低壓差穩壓器(Low Dropout Regulator，LDO)/VREF/ROSC環形振盪器(Ring Oscillator，ROSC)的基本的類比電路，這些類比電路都帶有校準比特位元，通過trim比特位元進行校準。晶片中的上電重設重置(Power On Reset，POR)模組產生晶片的內部重設信號reset；ROSC是環形振盪器，產生晶片的內部工作時鐘信號clk。Trim比特位元模組是存放配置參數的燒寫一次性寫入記憶體，即，OTP。普通功能(Normal Function)模組負責運行待測晶片的主功能邏輯；單線模組(One-Wire-Module，OWM)用於在測試模式下對待測晶片內部的trim比特位元進行燒寫。該晶片可工作於普通模式(Normal Mode)和測試模式(Test Mode)兩種狀態。在普通模式下，SWD是普通功能引腳(Single Wire Date，SWD)，其功能根據晶片實際需求進行定義；在測試模式下，SWD被覆用為測試引腳。
圖3示出了偵測晶片是否進入測試模式的流程並且圖4示出了偵測晶片是否進入測試模式的時序圖。如圖3所示，在晶片上電後，內部POR模組釋放重設信號以將待測晶片重設；OWM模組在待測晶片重設之後的Twait時間內監控SWD引腳以確定待測晶片是否進入測試模式。具體地，如果OWM模組監測到SWD引腳出現預定的模式(pattern)，則待測晶片進入測試模 式，從而開啟單線通信功能以便與測試器進行通信，否則，待測晶片在Twait時間之後進入正常運行模式。根據本發明的一個實施例，Twait值例如可以被設置為4ms-200ms。
測試器控制待測晶片的上電時序，在上電Twait期間持續發送測試進入模式(其可以為一組特殊波形)，以確保待測晶片能夠進入測試模式，如圖4所示。
以下將參照圖5-10詳細描述根據本發明的測試方法。
當晶片上電重設後，OWM模組在偵測到SWD引腳出現預定的模式(即，測試進入模式)之後啟動SWD引腳的單線通信功能。此處需要注意的是，由於待測晶片內部的環形振盪器ROSC還未經過trim，因此其初始頻率與設計頻率之間會出現較大誤差，典型的具有30%-50%的誤差。因此，需要設計一種對晶片內部時鐘頻率偏差不敏感的通信方式。為此，本發明預先設置一單位時間(Time Unit，TU)，其值例如可以等於晶片內部環形振盪器ROSC的一個理想時鐘週期。
根據設置好的單位時間，將通過SWD引腳從測試器接收到的比特位元資料的比特位元週期設置為例如40TU，如圖5所示。測試器嚴格按照30TU/10TU or 10TU/30TU的高低位準工作週期發送每個比特位元資料。此處需要注意，雖然本發明中將比特位元週期設置為40TU，也可以根據具體需要設置其它長度的比特位元週期。此外，雖然本發明表示了測試器按照30TU/10TU or 10TU/30TU的高低位準工作週期發送每個比特位元資料，也可以根據具體需要設置其它工作週期。
待測晶片的OWM模組的接收邏輯對所接收的每個比特位元資料的連續兩個上升沿之間的高低位準寬度進行計數，計數值分別為CntHigh和CntLow。如果高位準的計數值大於低位準的計數，即，CntHigh>CntLow，則判定所接收的比特位元資料為1，如圖6所示；反之則判定所接收的比特位元資料為0，如圖7所示。換言之，由於待測晶片的內部環形振盪器ROSC頻率有偏差，OWM模組不需根據比特位元資料的高低位準的寬度的絕對長度來判斷比特位元資料為1還是為0，而是根據比特位元資料的高低位準的相對大小來進行判斷。
在所述待測晶片進入測試模式後，測試器通過拉低待測晶片的SWD引腳(即，SWD=0)且保持大於預定數量的單位時間的時間(諸如160TU)來向待測晶片發出測試開始信號。待測晶片的OWM模組檢測SWD引腳的位準，用待測晶片的內部時鐘在SWD=0的時間內進行計數，當計數值超過一個預定閾值，例如60時，待測晶片開始準備接收來自測試器的一幀資料，如圖8所示。
在測試器向待測晶片發送完燒寫比特位元資料後，其通過拉高SWD引腳的位準(即，SWD=1)且保持大於預定數量的單位時間的時間(例如，200TU)來先向待測晶片發出測試停止信號。待測晶片的OWM模組檢測SWD引腳的位準，用待測晶片的內部時鐘在SWD=1的時間內進行計數，當計數值超過一個預定閾值，例如100時，待測晶片重設一次通信邏輯，如圖9所示。
具體地，根據本發明的一個實施例，可以使用具有預定的資料傳輸格式的資料幀向所述待測晶片發送燒寫比特位元資料以對待測晶片內部的OTP(例如，64位OTP)進行燒寫。
根據本發明的一個實施例，所述具有預定的資料傳輸格式的資料幀包括幀頭資料段、位址資料段和校驗資料段，其中，幀頭資料段用於區分資料框架類型，位址資料段用於指示對OTP的哪個位置進行燒寫，並且校驗資料段用於對資料幀進行校驗以確定其是否為正確的燒寫資料幀。
圖10示出了根據本發明的一個實施例的由測試器發送的用於對待測晶片的OTP進行燒寫的資料幀的資料傳輸格式。如圖10所示，測試器可以發送具有如所示的資料傳輸格式的資料幀：Satrt_1010_B11B10B9B8B7B6_B5B4B3B2B1B0_Stop，其中，該資料幀有16比特位元(即，Bn-B0，其中n=15)，開頭4比特位元資料1010(B15-B12)作為幀頭區分資料框架類型，中間6比特位元資料(B11-B6)是OTP位址，表示對該比特位元資料指向的OTP的位置進行燒寫，最後的6比特位元資料(B5-B0)是對中間6比特位元資料(B11-B6)的取反。
在操作中，待測晶片的OWM模組檢查資料幀的開頭4比特位元資料是否為1010，如果不是，則忽略此資料幀。
進一步地，待測晶片的OWM模組檢查資料幀中的表示OTP位址的中間6比特位元資料與最後6比特位元資料是否滿足取反關係，如果不是，則忽略資料幀。
進一步地，如果待測晶片的OWN模組檢測到資料幀的開頭4比特位元資料為1010並且表示OTP位址的中間6比特位元資料與最後6比特位元資料滿足取反關係，其開始在測試模式下對待測晶片內部的trim比特位元進行燒寫。
雖然在本發明中描述了使用預定資料傳輸格式的資料幀對待測晶片的內部的OTP進行燒寫，但是可以理解的是還可以根據具體情況設計其它的資料傳輸格式，例如，可以根據實際情況使用具有更多或更少比特位元資料的資料幀，可以設置其它的幀頭資料，並且使用其它的校驗方法來判斷該資料幀是否為正確的燒寫資料幀。
圖11示出了根據本發明的測試方法的流程圖。如圖11所示，所述方法包括：步驟S1102，通過待測晶片中的VDD引腳(Voltage Drain Drain，VDD)從測試器接收供電信號並且基於所接收的供電信號生成所述待測晶片的內部重設信號以將所述待測晶片重設；步驟S1104，通過所述待測晶片中的單線OWM模組在所述待測晶片重設之後的預定時間內監控所述待測晶片的SWD引腳以確定所述待測晶片是否進入測試模式；以及步驟S1106，回應於所述待測晶片進入所述測試模式，使用基於所述SWD引腳與所述測試器之間的單線通信從所述測試器接收到的燒寫比特位元資料對所述trim比特位元進行燒寫。
在本發明的一些實施例中，所述OWM模組被配置為當在所述待測晶片重設之後的預定時間內監控到所述SWD引腳上出現預定的測試進入模式時，確定所述待測晶片進入所述測試模式。
在本發明的一些實施例中，所述OWM模組被配置為基於在預定的比特位元週期內對從所述測試器接收的燒寫比特位元資料的連續兩個上升沿之間的高低位準寬度進行計數來判定所述燒寫比特位元資料為“1”還是“0”。
在本發明的一些實施例中，如果在所述預定的比特位元週期內從 所述測試器接收的燒寫比特位元資料的連續兩個上升沿之間的高位準寬度的計數值大於低位準寬度的計數值，則確定所述燒寫比特位元資料為“1”，反之，確定所述燒寫比特位元資料為“0”。
在本發明的一些實施例中，所述測試器通過將所述SWD引腳設置為低位準並持續第一預定數量的所述比特位元週期來向所述待測晶片發送測試開始信號，所述待測晶片對所述SWD引腳的低位準寬度進行計數，並且在所述SWD引腳的低位準寬度的計數值大於一預定閾值時，開始準備從所述測試器接收燒寫比特位元資料。
在本發明的一些實施例中，所述測試器通過將所述SWD引腳設置為高位準並持續第二預定數量的所述比特位元週期來向所述待測晶片發送測試停止信號，所述待測晶片對所述SWD引腳的高位準寬度進行計數，並且在所述SWD引腳的高位準寬度的計數值大於一預定閾值時重設其通信邏輯。
在本發明的一些實施例中，所述測試器使用具有預定的資料傳輸格式的資料幀向所述待測晶片發送燒寫比特位元資料，所述具有預定的資料傳輸格式的資料幀包括幀頭資料、位址資料和校驗資料。
在本發明的一些實施例中，所述OWM模組被配置為檢查從所述測試器接收的所述資料幀的所述幀頭資料是否為預定的幀頭資料，如果不是，則忽略此資料幀。
在本發明的一些實施例中，所述OWM模組被配置為檢查從所述測試器接收的所述資料幀的所述位址資料與所述校驗資料是否滿足預定的關係，如果不是，則忽略此資料幀。
儘管已經描述了本發明的具體實施例，但是本領域技術人員將理解的是，存在於所描述的實施例等同的其他實施例。因此，將理解的是，本發明不限於具體示出的實施例，而僅受所附請求項的範圍的限制。
IO:測試器的資料管腳
SWD:引腳
VDD:引腳
VOUT5V:測試器的電源管腳

Claims (19)

  1. 一種晶片測試系統，所述晶片測試系統包括測試器和待測晶片，用於對晶片內部檢測與設置trim比特位元，其中，所述測試器發送具有資料傳輸格式的資料幀；所述待測晶片包括：VDD引腳，所述待測晶片通過所述VDD引腳從所述測試器接收供電信號並且基於所接收的供電信號生成所述待測晶片的內部重設信號以將所述待測晶片重設；SWD引腳，所述待測晶片在測試模式下通過所述SWD引腳與所述測試器進行單線通信；以及單線OWM模組，被配置為在所述待測晶片重設之後的預定時間內監控所述SWD引腳為預定的模式或是正常運行模式，以確定所述待測晶片是否進入所述測試模式，即，當所述OWM模組監測到SWD引腳出現預定的模式，則待測晶片進入測試模式，從而開啟單線通信功能以便與測試器進行通信，否則，待測晶片在所述預定時間之後進入正常運行模式，並且回應於所述待測晶片進入所述測試模式，使用基於所述SWD引腳與所述測試器之間的單線通信從所述測試器接收到的燒寫比特位元資料對所述trim比特位元進行燒寫。
  2. 如請求項1所述的測試系統，其中，所述單線OWM模組被配置為當在所述待測晶片重設之後的預定時間內監控到所述SWD引腳上出現預定的測試進入模式時，確定所述待測晶片進入所述測試模式。
  3. 如請求項2所述的測試系統，其中，所述單線OWM模組被配置為基於在預定的比特位元週期內對從所述測試器接收的燒寫比特位元資料的連續兩個上升沿之間的高低位準寬度進行計數來判定所述燒寫比特位元資料為“1”還是“0”。
  4. 如請求項3所述的測試系統，其中，如果在所述預定的比特位元週期內從所述測試器接收的燒寫比特位元資料的連續兩個上升沿之間的高位準寬度的計數值大於低位準寬度的計數值，則確定所述燒寫比特位元資料為“1”，反之，確定所述燒寫比特位元資料為“0”。
  5. 如請求項1所述的測試系統，其中，所述測試器通過將所述SWD管腳設置為低位準並持續第一預定數量的所述比特位元週期來向所述待測 晶片發送測試開始信號，所述待測晶片對所述SWD引腳的低位準寬度進行計數，並且在所述SWD引腳的低位準寬度的計數值大於一預定閾值時，開始準備從所述測試器接收燒寫比特位元資料。
  6. 如請求項1所述的測試系統，其中，所述測試器通過將所述SWD管腳設置為高位準並持續第二預定數量的所述比特位元週期來向所述待測晶片發送測試停止信號，所述待測晶片對所述SWD引腳的高位準寬度進行計數，並且在所述SWD引腳的高位準寬度的計數值大於一預定閾值時重設其通信邏輯。
  7. 如請求項1所述的測試系統，其中，其中，所述測試器使用具有預定的資料傳輸格式的資料幀向所述待測晶片發送燒寫比特位元資料，所述具有預定的資料傳輸格式的資料幀包括幀頭資料、位址資料和校驗資料。
  8. 如請求項7所述的測試系統，其中，所述單線OWM模組被配置為檢查從所述測試器接收的所述資料幀的所述幀頭資料是否為預定的幀頭資料，如果不是，則忽略此資料幀。
  9. 如請求項7所述的測試系統，其中，所述單線OWM模組被配置為檢查從所述測試器接收的所述資料幀的所述位址資料與所述校驗資料是否滿足預定的關係，如果不是，則忽略此資料幀。
  10. 一種晶片測試方法，用於對晶片內部檢測與設置trim比特位元，包括以下步驟：通過待測晶片中的VDD引腳從測試器接收供電信號並且基於所接收的供電信號生成所述待測晶片的內部重設信號以將所述待測晶片重設；通過所述待測晶片中的單線OWM模組在所述待測晶片重設之後的預定時間內監控所述待測晶片的SWD引腳為預定的模式或是正常運行模式，以確定所述待測晶片是否進入測試模式，即，當所述OWM模組監測到SWD引腳出現預定的模式，則待測晶片進入測試模式，從而開啟單線通信功能以便與測試器進行通信，否則，待測晶片在所述預定時間之後進入正常運行模式；以及回應於所述待測晶片進入所述測試模式，使用基於所述SWD引腳與所述測試器之間的單線通信從所述測試器接收到的燒寫比特位元資料對所述trim比特位元進行燒寫。
  11. 如請求項10所述的方法，其中，所述單線OWM模組被配置為當在所述待測晶片重設之後的預定時間內監控到所述SWD引腳上出現預定的測試進入模式時，確定所述待測晶片進入所述測試模式。
  12. 如請求項10所述的方法，其中，所述單線OWM模組被配置為基於在預定的比特位元週期內對從所述測試器接收的燒寫比特位元資料的連續兩個上升沿之間的高低位準寬度進行計數來判定所述燒寫比特位元資料為“1”還是“0”。
  13. 如請求項12所述的方法，其中，如果在所述預定的比特位元週期內從所述測試器接收的燒寫比特位元資料的連續兩個上升沿之間的高位準寬度的計數值大於低位準寬度的計數值，則確定所述燒寫比特位元資料為“1”，反之，確定所述燒寫比特位元資料為“0”。
  14. 如請求項10所述的方法，其中，所述測試器通過將所述SWD引腳設置為低位準並持續第一預定數量的所述比特位元週期來向所述待測晶片發送測試開始信號，所述待測晶片對所述SWD引腳的低位準寬度進行計數，並且在所述SWD引腳的低位準寬度的計數值大於一預定閾值時，開始準備從所述測試器接收燒寫比特位元資料。
  15. 如請求項10所述的方法，其中，所述測試器通過將所述SWD引腳設置為高位準並持續第二預定數量的所述比特位元週期來向所述待測晶片發送測試停止信號，所述待測晶片對所述SWD引腳的高位準寬度進行計數，並且在所述SWD引腳的高位準寬度的計數值大於一預定閾值時重設其通信邏輯。
  16. 如請求項10所述的方法，其中，所述測試器使用具有預定的資料傳輸格式的資料幀向所述待測晶片發送燒寫比特位元資料，所述具有預定的資料傳輸格式的資料幀包括幀頭資料、位址資料和校驗資料。
  17. 如請求項16所述的方法，其中，所述單線OWM模組被配置為檢查從所述測試器接收的所述資料幀的所述幀頭資料是否為預定的幀頭資料，如果不是，則忽略此資料幀。
  18. 如請求項16所述的方法，其中，所述單線OWM模組被配置為檢查從所述測試器接收的所述資料幀的所述位址資料與所述校驗資料是否 滿足預定的關係，如果不是，則忽略此資料幀。
  19. 一種電腦可讀存儲介質，其上存儲有程式指令，當所述程式指令被處理器執行時，使得所述處理器執行如請求項10-18任一項所述的方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117434428B (zh) * 2023-12-18 2024-03-26 杭州晶华微电子股份有限公司 芯片校准系统、芯片校准模式进入方法及芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
CN1819197A (zh) * 2005-02-03 2006-08-16 三星电子株式会社 使用最少引脚而被测试的半导体器件、以及测试其的方法
US20130305106A1 (en) * 2012-05-14 2013-11-14 Texas Instruments Incorporated Integrated circuits capable of generating test mode control signals for scan tests
US20150185285A1 (en) * 2013-12-30 2015-07-02 Sandisk Technologies Inc. System and method for reduced pin logic scanning
CN113438139A (zh) * 2020-03-09 2021-09-24 意法半导体应用有限公司 用于检查来自通信总线的帧的设备和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101604161B (zh) * 2009-04-17 2012-05-23 北京铱钵隆芯科技有限责任公司 位同步解码方法
US8918575B2 (en) * 2009-09-14 2014-12-23 Broadcom Corporation Method and system for securely programming OTP memory
CN103209379B (zh) * 2012-01-16 2015-09-02 上海耐普微电子有限公司 一种单线可编程的mems麦克风及其编程方法和系统
CN104345265B (zh) * 2013-07-26 2018-06-05 北京兆易创新科技股份有限公司 一种芯片测试方法和装置
CN105988074B (zh) * 2015-02-12 2019-02-15 上海晟矽微电子股份有限公司 一次性可编程微控制器芯片的测试电路及测试方法
CN105988078B (zh) * 2015-02-28 2020-03-24 智恒（厦门）微电子有限公司 一种实现单线可编程电路的方法和系统
CN207115115U (zh) * 2017-08-18 2018-03-16 上海爱矽半导体科技有限公司 一种微控制器单线编程调试接口装置
WO2020063414A1 (en) * 2018-09-28 2020-04-02 Changxin Memory Technologies, Inc. Test method and test system
CN111157872A (zh) * 2019-12-25 2020-05-15 上海亮牛半导体科技有限公司 复用现有逻辑管脚进入测试模式的方法
CN111327333B (zh) * 2020-03-02 2023-07-18 华润微集成电路(无锡)有限公司 解码电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
US20030085731A1 (en) * 1999-02-16 2003-05-08 Fujitsu Limited Semiconductor device having test mode entry circuit
CN1819197A (zh) * 2005-02-03 2006-08-16 三星电子株式会社 使用最少引脚而被测试的半导体器件、以及测试其的方法
US20130305106A1 (en) * 2012-05-14 2013-11-14 Texas Instruments Incorporated Integrated circuits capable of generating test mode control signals for scan tests
US20150185285A1 (en) * 2013-12-30 2015-07-02 Sandisk Technologies Inc. System and method for reduced pin logic scanning
CN113438139A (zh) * 2020-03-09 2021-09-24 意法半导体应用有限公司 用于检查来自通信总线的帧的设备和方法

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