CN104066242B - 一种反激式led恒流驱动器具有检测功能的控制芯片 - Google Patents

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Abstract

本发明公开了一种反激式LED恒流驱动器具有检测功能的控制芯片，包括供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块、逻辑及驱动模块和测试模块；测试模块包括偏置电流检测电路、使能信号TM_true生成电路、标志位生成电路、电压选择信号生成电路和基准电压检测电路。本发明通过对芯片外部引脚提供相应的输入信号，并根据测试结果，对芯片外部相应的引脚进行检测，即可得到测试结果；相对于现有技术，本发明不再需要进行全参数的测试，降低了芯片的测试成本，简化了测试方法，这样大大节省了芯片测试的成本与周期。

Description

一种反激式LED恒流驱动器具有检测功能的控制芯片
技术领域
本发明属于LED恒流驱动控制技术领域，具体涉及一种反激式LED恒流驱动器具有检测功能的控制芯片。
背景技术
目前，LED恒流驱动器多采用反激式电路结构，如图1所示，其内部控制芯片主要包含供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块和逻辑及驱动模块；其中：供电及基准模块为整个芯片按上电次序依次上电，并将外部线电压稳压至内部5V供电电压，分别供给其它模块，芯片上电正常工作后，模块内部的基准信号产生电路(如图2所示)产生不同的偏置电流pbias1～pbiasn(各路偏置电流均与一基准电流成已知比例关系)与基准电压ref1～refn，以给芯片内部其他模块提供相应的电流偏置和电压基准；电流采样及PWM产生模块采样原边电流并依据采样结果产生PWM信号；保护及控制采样模块采样辅助绕组电压，通过对辅助绕组进行检测，判断电路的实际工作状态，为其它模块提供过零检测信号、过压保护信号、短路保护信号等一系列的保护和状态信号，保证电路工作安全，同时生成提供给电流放大级的采样输出信号Vsamp；逻辑及驱动模块依据电流采样及PWM产生模块产生的PWM信号输出驱动信号给功率MOSFET，同时该模块中的振荡器产生多路不同的时钟信号以提供给芯片中的相应模块。
随着芯片工艺的发展与演进，芯片功能越来越复杂，芯片测试难度也在不断地提高。为了确保芯片的功能正常，芯片在出厂前必须经过严格的测试。目前，芯片的验证测试和调试在芯片的整个开发过程中占据70％以上的时间。
为了便于对流片芯片进行封装后的性能检测，通过添加一些简单的激励，将得到的输出响应和预期的输出进行比较，以评估芯片是否在规格范围之内，这是芯片量产过程中一个极其重要的环节，可以有效筛选出有缺陷的芯片，防止进入后续的生产环节。在实际商业流程中会进行全自动测试设备(AutomaticTestEquipment，ATE)测试。ATE测试无需完整的系统环路，只需通过对特定的引脚加入电平或者脉冲信号，芯片内部的测试模块自动生成相关输出，这就要求在正常的模块之外再添加相应的测试电路模块，以配合外部激励信号，但目前尚缺少一种针对高PFC(功率因数校正)高效率反激式LED驱动芯片的ATE测试技术。
随着芯片工艺提升，芯片面积不断下降，当芯片出货量足够大大的时候，单芯片的制造成本不断下降，传统芯片的测试技术由于ATE测试复杂度上升而升级，导致现有封装后的测试成本不断上升，增加芯片外围测试系统的复杂度。同时，传统的芯片测试由于采用全参数测试，这种方式需要较高的芯片测试成本和较长的时间周期；而对于LED驱动芯片而言，芯片良率可达95％左右，实际上只需要对芯片内部关键参数测试，即可判定芯片的好坏。
发明内容
针对现有技术所存在的上述技术问题，本发明提供了一种反激式LED恒流驱动器具有检测功能的控制芯片，可以大大节省芯片的测试成本和测试周期。
一种反激式LED恒流驱动器具有检测功能的控制芯片，包括供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块、逻辑及驱动模块和测试模块；所述的测试模块包括：
偏置电流检测电路，采集供电及基准模块产生的一路基准电压，使之与给定的偏置电压VTM进行比较，生成使能信号Test_en；进而根据使能信号Test_en生成与供电及基准模块中的基准电流成比例的电流信号ITM作为检测结果输出；通过检测电流信号ITM的大小可以判断供电及基准模块产生的各路偏置电流大小是否正确，检测电流信号ITM的上升沿可以判断供电及基准模块产生的上述基准电压大小是否正确，同时检测电流信号ITM的上升沿与下降沿的时间间隔，即可判断逻辑及驱动模块中振荡器的周期是否准确。
使能信号TM_true生成电路，接收测试输入的时钟信号CLK，根据时钟信号CLK控制生成幅值为芯片供电电压VDA的使能信号TM_true；
标志位生成电路，接收测试输入的时钟信号VSTP，通过使之与电源电压VDD进行比较，输出标志位时钟信号Test_flag；
电压选择信号生成电路，对标志位时钟信号Test_flag进行分频，产生两路电压选择信号sel0～sel1；
基准电压检测电路，根据两路电压选择信号sel0～sel1从供电及基准模块产生的各路基准电压中选择其中一路作为待测基准电压，进而根据使能信号TM_true生成与该待测基准电压成比例的电压信号VCOMP作为检测结果输出；通过检测电压信号VCOMP的大小可以判断待测基准电压大小是否正确。
所述的偏置电流检测电路包括比较器Z1、反相器U1、电阻R1、三极管T1电流沉I1以及三个PMOS管P1～P3；其中，比较器Z1的正相输入端接收偏置电压VTM，反相输入端接收供电及基准模块产生的一路基准电压，输出端与反相器U1的输入端相连；反相器U1的输出端与PMOS管P3的栅极相连，PMOS管P3的源极与PMOS管P1的源极和PMOS管P2的源极相连并接芯片供电电压VDA，PMOS管P3的漏极与电阻R1的一端相连，电阻R1的另一端与PMOS管P2的漏极和三极管T1的发射极相连，三极管T1的集电极和基极共连并输出电流信号ITM，PMOS管P2的栅极与PMOS管P1的栅极、PMOS管P1的漏极和电流沉I1的一端相连，电流沉I1的另一端接地，电流沉I1的电流大小为供电及基准模块中的基准电流。
所述的使能信号TM_true生成电路包括两个PMOS管P4～P5、三个NMOS管N1～N3、三个反相器U2～U4、两个D触发器M1～M2和电流沉I2；其中，PMOS管P4的源极与PMOS管P5的源极相连并接芯片供电电压VDA，PMOS管P4的栅极与PMOS管P5的栅极、PMOS管P5的漏极和电流沉I2的一端相连，PMOS管P4的漏极与反相器U2的输入端和NMOS管N1的漏极相连，NMOS管N1的栅极接收时钟信号CLK，NMOS管N1的源极与NMOS管N2的漏极、NMOS管N2的栅极和NMOS管N3的漏极相连，NMOS管N2的源极与NMOS管N3的源极和电流沉I2的另一端相连并接地，NMOS管N3的栅极与反相器U2的输出端和反相器U3的输入端相连，反相器U3的输出端与D触发器M1的时钟端和D触发器M2的时钟端相连，D触发器M1的D端接芯片供电电压VDA，D触发器M1的Q端与D触发器M2的D端相连，反相器U4的输入端接收供电及基准模块提供的偏置建立信号Bias_ok，反相器U4的输出端与D触发器M1的复位端和D触发器M2的复位端相连，D触发器M2的Q端生成使能信号TM_true。
所述的标志位生成电路包括六个PMOS管P6～P11、四个NMOS管N4～N7、四个反相器U5～U8、比较器Z2、电阻R2和电流沉I3；其中，电阻R2的一端接收时钟信号VSTP，另一端与比较器Z2的反相输入端和NMOS管N4的漏极相连；比较器Z2的正相输入端接电源电压VDD，比较器Z2的输出端与NMOS管N4的栅极和NMOS管N5的栅极相连，NMOS管N4的源极接地，PMOS管P6的源极与PMOS管P7的源极、PMOS管P8的源极和PMOS管P9的源极相连并接芯片供电电压VDA，PMOS管P6的栅极与PMOS管P6的漏极、PMOS管P7的栅极、PMOS管P8的栅极、PMOS管P9的栅极和电流沉I3的一端相连，PMOS管P7的漏极与PMOS管P10的源极相连，PMOS管P10的栅极与反相器U5的输出端相连，PMOS管P10的漏极与PMOS管P8的漏极、NMOS管N5的漏极和PMOS管P11的栅极相连，PMOS管P9的漏极与PMOS管P11的源极和反相器U6的输入端相连，PMOS管P11的漏极与NMOS管N6的漏极、NMOS管N6的栅极和NMOS管N7的漏极相连，反相器U6的输出端与反相器U7的输入端相连，反相器U7的输出端与反相器U8的输入端相连，反相器U8的输出端与NMOS管N7的栅极和反相器U5的输入端相连并输出标志位时钟信号Test_flag，电流沉I3的另一端与NMOS管N5的源极、NMOS管N6的源极和NMOS管N7的源极相连并接地。
所述的电压选择信号生成电路包括四个D触发器M3～M6、与门E、与非门H和反相器U9；其中，与门E的第一输入端与D触发器M3的D端相连并接收标志位时钟信号Test_flag，第二输入端接收使能信号Test_en，输出端与与非门H的第一输入端相连；与非门H的第二输入端接收供电及基准模块提供的偏置建立信号Bias_ok，与非门H的输出端与D触发器M3的复位端和D触发器M4的复位端相连，D触发器M3的时钟端与D触发器M4的时钟端相连并接收逻辑及驱动模块提供的时钟信号CLK2，D触发器M3的Q端与D触发器M4的D端相连，D触发器M4的Q端与D触发器M5的时钟端相连，D触发器M5的复位端与D触发器M6的复位端和反相器U9的输出端相连，反相器U9的输入端接收供电及基准模块提供的测试复位信号RST_TM，D触发器M5的D端与D触发器M5的端和D触发器M6的时钟端相连，D触发器M5的Q端输出电压选择信号sel0，D触发器M6的D端与D触发器M6的端相连，D触发器M6的Q端输出电压选择信号sel1。
所述的基准电压检测电路包括二四译码器、两个电流源I4～I5、两个运算放大器Z3～Z4、三个电阻R3～R5和六个NMOS管N8～N13；其中，二四译码器的四个输入端接收供电及基准模块产生的四路基准电压，输出端与运算放大器Z3的正相输入端和运算放大器Z4的正相输入端相连，两个选通端分别接收两路电压选择信号sel0～sel1；电阻R3的一端接收保护及控制采样模块生成的采样输出信号Vsamp，电阻R3的另一端与电阻R4的一端和NMOS管N8的漏极相连，NMOS管N8的源极与电阻R4的另一端、运算放大器Z3的反相输入端、NMOS管N9的源极和NMOS管N10的漏极相连，NMOS管N8的栅极接收电阻选择信号sel，电阻选择信号sel由逻辑及驱动模块提供的一路时钟信号经分频得到；电流源I4的一端与电流源I5的一端相连并接电源电压VDD，电流源I4的另一端与NMOS管N9的漏极、NMOS管N10的栅极和NMOS管N12的栅极相连，NMOS管N9的栅极与运算放大器Z3的输出端相连，NMOS管N10的源极和NMOS管N12的源极均接地，电流源I5的另一端与NMOS管N11的漏极和电阻R5的一端相连并输出电压信号VCOMP，电阻R5的另一端与NMOS管N13的漏极相连，NMOS管N13的栅极接收使能信号TM_true，NMOS管N13的源极接地，运算放大器Z4的反相输入端与NMOS管N11的源极和NMOS管N12的漏极相连，NMOS管N11的栅极与运算放大器Z4的输出端相连。
本发明提出了一套适用于大部分LED驱动芯片的测试方案，对于LED驱动芯片而言，芯片内部最重要的信号为：振荡器周期、偏置电流大小和芯片基准电压大小，检测芯片内部这些信号正确与否，即可判断芯片是否处于正常工作状态。本发明通过对芯片外部引脚提供相应的输入信号，并根据测试结果，对芯片外部相应的引脚进行检测，即可得到测试结果；利用对芯片引脚的复用，可以在不额外增加芯片引脚数目的情况下，完成芯片内部重要指标的测试。
相对于现有技术而言，本发明不再需要进行全参数的测试，降低了芯片的测试成本，简化了测试方法，这样大大节省了芯片测试的时间周期；通过对于芯片内部测试电路的设计以及测试后数字电路的修调，可以大大节省芯片在大圆片测试阶段的测试成本与测试周期。同时，本发明芯片测试电路可移植性较强，测试电路也可用于不同的LED驱动芯片，以实现对于关键参数的检测。
附图说明
图1为反激式LED恒流驱动器的结构示意图。
图2为供电及基准模块内部基准信号产生电路的结构示意图。
图3为本发明控制芯片的结构示意图。
图4为偏置电流检测电路的结构示意图。
图5为使能信号TM_true生成电路的结构示意图。
图6为标志位生成电路的结构示意图。
图7为电压选择信号生成电路的结构示意图。
图8为基准电压检测电路的结构示意图。
具体实施方式
为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案进行详细说明。
如图3所示，本实施方式提供了一种反激式LED恒流驱动器具有检测功能的控制芯片，包括供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块、逻辑及驱动模块、测试模块以及封装芯片外部连接于COMP引脚与电路地之间的电容器C、TM引脚串联连接的第一电阻R1和第一电压源V1、VDD引脚与电路地之间连接的第二电压源V2、STP引脚与电路地之间连接的第三电压源V3、DRV引脚与电路地之间连接的第二电阻R2。
测试模块包括偏置电流检测电路、使能信号TM_true生成电路、标志位生成电路、电压选择信号生成电路和基准电压检测电路；其中：
如图4所示，偏置电流检测电路包括一个比较器Z1、反相器U1、一对成比例的MOS管P1和P2、MOS管P3、限流电阻R1以及二极管接法的PNP三极管T1。比较器Z1用于比较TM引脚的电压与比较器基准电压Vref，当TM引脚输入电压大于Vref(100mV)时，Test_en输出高电平，系统进入部分测试模式。MOS管P1和P2栅极相连并连接到MOS晶体管P1的漏极，比较器Z1正向输入端一端接到TM引脚，反向输入端端接到基准电压Vref端。比较器Z1的输出端连接到反相器U1的输入端，U1的输出端连接到晶体管P3的栅极，晶体管P3漏极串联限流电阻R1与晶体管P2并联。P3与P2管源极接高电平，P2漏极与限流电阻R1的另一端接于二极管接法的PNP三极管T1发射极，用于检测电流偏置和比较起阈值电压Vref。当比较器Z1所连接TM引脚的电压高于Vref时，比较器输出高电平，通过反相器U1以后使MOS晶体管P3开通，使TM引脚端电流大小发生跳变，比较器Z1输出信号控制TM引脚端电流跳变时刻。
如图5所示，使能信号TM_true生成电路包括两个D触发器M1和M2、两个反相器U2和U3、一对MOS晶体管P4和P5、晶体管N1和晶体管N2与N3。晶体管P4与P5栅极相连并连接到P5管的漏极，P4管与P5管源极接电源。P5管漏极接电流源后接地。N1管栅极连接TM信号，源极与N3管漏极，N2管漏极和栅极相连，漏极与P4管漏极相连，并接到反相器U2输入端，反相器U2输出端连接反相器U3输入端和N3栅极。N3与N2管源极共地。反相器U3输出信号接两个D触发器M1和M2的时钟信号，两个D触发器M1和M2的Reset端连接Bias_ok的反相信号，D触发器M1的输入端D信号连接VDA，D触发器M2的输入端D信号连接M1的Q。当晶体管N1栅极信号TM翻转两次时，通过两个反相器U2和U3产生两个时钟周期，通过两个D触发器M1和M2以后，将TM_true信号变为高电平。
如图6所示，标志位生成电路包括三个反相器U6～U8和9个MOS管P6～P11到N4～N7。PMOS管P6～P9构成电流拷贝，栅极相连并连接到P6管的漏极，源极相连到电源。P7管漏极与P10管源极相连，P10管漏极与NMOS管N5，PMOS管P10漏极相连并连接于P11管栅极，P11管源极与P9管漏极相连，并连接到反相器U6输入端，反相器U6～U8依次串联，U8的输出连接于N7管栅极，N6管栅极漏极相连，构成二极管接法并与N7管漏极相连，同时连接到NMOS管P11源极。N5，N6与N7源极相连共地。当NMOS管N5栅极电压由高电平变为低电平时，N5管关断，NMOS管P11栅极由低电平变为高电平，P11管开通，反相器U6的输入端由高电平变为低电平，经过三个串联的反相器后输出Test_flag信号由低电平变为高电平。
如图7所示，电压选择信号生成电路包括四个D触发器M3～M6、一个二输入与门E，一个二输入与非门H和一个反相器U9。D触发器M3的输入信号D与二输入与门E的一个输入连接Test_flag信号，与门E的另一个输入为Test_en信号，与门E的输出信号与二输入与非门H的一个输入相连，与非门H的另一个输入与芯片内部Bias_ok信号相连，与非门H信号输出与D触发器M3和M4的Reset端相连，D触发器M3和M4的CLK端与芯片内部时钟CLK2相连。D触发器M3的输出端Q与D触发器M4的输入D端相连，M4的输出端Q与D触发器M5的CLK端相连。M5与M6接成分频器电路，分别对M5输入的CLK信号进行二分频和四分频，D触发器M5与M6的输出端Q产生电压选择信号sel0和sel1。反相器U9输入端接RST_TM信号，输出端连接在D触发器M5和M6的Reset端上。
如图8所示，基准电压检测电路包括二四译码器、两个电流源I4～I5、两个运算放大器Z3～Z4、三个电阻R3～R5和六个NMOS管N8～N13；其中，二四译码器的四个输入端接收供电及基准模块产生的四路基准电压，输出端与运算放大器Z3的正相输入端和运算放大器Z4的正相输入端相连，两个选通端分别接收两路电压选择信号sel0～sel1；电阻R3的一端接收保护及控制采样模块生成的采样输出信号Vsamp，电阻R3的另一端与电阻R4的一端和NMOS管N8的漏极相连，NMOS管N8的源极与电阻R4的另一端、运算放大器Z3的反相输入端、NMOS管N9的源极和NMOS管N10的漏极相连，NMOS管N8的栅极接收电阻选择信号sel，电阻选择信号sel由逻辑及驱动模块提供的一路时钟信号经分频得到；电流源I4的一端与电流源I5的一端相连并接电源电压VDD，电流源I4的另一端与NMOS管N9的漏极、NMOS管N10的栅极和NMOS管N12的栅极相连，NMOS管N9的栅极与运算放大器Z3的输出端相连，NMOS管N10的源极和NMOS管N12的源极均接地，电流源I5的另一端与NMOS管N11的漏极和电阻R5的一端相连并输出电压信号VCOMP，电阻R5的另一端与NMOS管N13的漏极相连，NMOS管N13的栅极接收使能信号TM_true，NMOS管N13的源极接地，运算放大器Z4的反相输入端与NMOS管N11的源极和NMOS管N12的漏极相连，NMOS管N11的栅极与运算放大器Z4的输出端相连。
本实施方式芯片的外围电路接成图3所示，STP引脚接测试电压源V3信号，VDD引脚接测试电压源V2信号，TM引脚串联3K欧姆电阻和测试电压源V1信号。
芯片测试分为三种模式，第一种是预测试模式，即芯片不需要工作在部分测试模式或完全测试模式；第二种是部分测试模式，从芯片TM引脚输入电压VTM经过一个比较器与Vref进行比较。Vref的设计值为100mV，当TM引脚所加电压大于Vref时，系统进入部分测试模式，比较器Z1输出Test_en信号变为1；第三种是完全测试模式，首先保证芯片工作在部分测试模式，即保持TM引脚输入电压始终大于Vref，当TM引脚两次检测到从低电平(1V以下)跳到高电平(2V以上)的激励时，系统进入完全工作模式；此时比较器Z1的输出Test_en为高电平，同时触发器M2的输出TM_true也变成高电平。
在芯片测试的第一阶段，TM引脚接3KΩ电阻与一个电压源。电压源电压偏置为0。首先给STP引脚加20V左右的电压偏置信号，此时电压VDD脚电压跟随STP脚变化，当VDD达到18V时，芯片内部模拟模块启动，分别产生Pre_vdd_ok信号和Bg_en信号。在bg_en结束以后，供电及基准模块正常工作，一段延时后bg_ok信号变成高电平启动ref_current_bias模块，之后bias_ok输出高电平，芯片电源相关模拟电路建立完成。当bias_ok信号输出高电平时，图4电路中流过三极管的电流为20uA，因为外接3KΩ电阻，故此时TM引脚端电压将会从0V变为60mV，由于此时TM引脚的端电压并未大于100mV，故此时系统并不处于部分测试模式。在检测TM引脚(或者COMP引脚)电压的上升沿后马上将VDD引脚电压快速下调到10V(下调时间小于50us)，当VDD电压低于14V时，Pre_vdd_ok信号变为0。经过一段时间的延时以后，电流偏置也将变为0，则图4的电流偏置电路不再工作，TM端电压由60mV下降为0。待TM脚检测到下降沿后，通过检测TM上升沿和下降沿之间的时间可以得到时钟信号CLK2的周期信号(典型值为80us)，以此验证系统短路保护时间常数(640us)是否在误差范围之内。
在芯片测试的第二阶段，主要实现对芯片内部偏置电流以及Vref进行测量。如图4所示，当芯片开启以后，电流偏置建立。逐步增大TM引脚端电压，当电压大于Vref时，由于Test_en变为1，故P3管开通，此时，TM引脚端的电流从20uA突变到大约500uA。在TM引脚串联一个电表就可以测出基准电流的值。在电压源电流突变时，检测TM的电压，就可以确定比较器Z1工作的阈值是否正常，典型值为100mV。
在芯片测试的第三阶段，实现对于基准电压Vref的测试。电流环路基准电压测试是测试中最关键的一项，该参数和系统电流精度直接相关，需要系统进入完全测试模式。在测试开始阶段，保持TM引脚的电压大于100mV且两次从低电平跳变到高电平(低电平要求小于1V，高电平要求大于2V)，使系统进入完全测试模式，即TM_true信号变为1。在系统进入完全测试模式以后，设置测试标志Test_flag的使能，就可以对基准电压进行测试。如图6所示，Test_flag的产生与启动钳位电路有关，N5管与N4管的栅极相连，当STP端比VDD端高时，比较器Z2输出低电平，Test_flag信号为1，STP端比VDD端低时，输出高电平。Test_flag信号为0。通过设置外部输入信号STP与VDD，即可生成Test_flag翻转信号。根据芯片测试第一阶段所测的CLK2时间，Test_flag电平要保证大于两个CLK2周期。由图7所示，其中触发器M5、M6采用TM引脚作为模块电源，其余模块以VDA为电源。通过输入Test_flag翻转信号，sel0和sel1信号随着信号翻转，以选择不同的基准电压进行测量。同时进入完全测试模式以后，芯片将关闭一些模块的功能，以免对测试设备测试时造成干扰，其中低压限压电路将被强制关闭，reset信号将强制接地，同时PWM输出固定低电平，防止PWM的跳变沿影响测试的精度。如图8所示，上级电路生成的sel0和sel1信号选择不同的电压基准，并通过运算电路计算后，从芯片外部引脚COMP端即可读出电压大小，进而得出基准是否准确。

Claims (6)

1.一种反激式LED恒流驱动器具有检测功能的控制芯片，包括供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块和逻辑及驱动模块；其特征在于：还包括一测试模块，所述的测试模块包括：
偏置电流检测电路，采集供电及基准模块产生的一路基准电压，使之与给定的偏置电压VTM进行比较，生成使能信号Test_en；进而根据使能信号Test_en生成与供电及基准模块中的基准电流成比例的电流信号ITM作为检测结果输出；
使能信号TM_true生成电路，接收测试输入的时钟信号CLK，根据时钟信号CLK控制生成幅值为芯片供电电压VDA的使能信号TM_true；
标志位生成电路，接收测试输入的时钟信号VSTP，通过使之与电源电压VDD进行比较，输出标志位时钟信号Test_flag；
电压选择信号生成电路，对标志位时钟信号Test_flag进行分频，产生两路电压选择信号sel0～sel1；
基准电压检测电路，根据两路电压选择信号sel0～sel1从供电及基准模块产生的各路基准电压中选择其中一路作为待测基准电压，进而根据使能信号TM_true生成与该待测基准电压成比例的电压信号VCOMP作为检测结果输出。
2.根据权利要求1所述的控制芯片，其特征在于：所述的偏置电流检测电路包括比较器Z1、反相器U1、电阻R1、三极管T1、电流沉I1以及三个PMOS管P1～P3；其中，比较器Z1的正相输入端接收偏置电压VTM，反相输入端接收供电及基准模块产生的一路基准电压，输出端与反相器U1的输入端相连；反相器U1的输出端与PMOS管P3的栅极相连，PMOS管P3的源极与PMOS管P1的源极和PMOS管P2的源极相连并接芯片供电电压VDA，PMOS管P3的漏极与电阻R1的一端相连，电阻R1的另一端与PMOS管P2的漏极和三极管T1的发射极相连，三极管T1的集电极和基极共连并输出电流信号ITM，PMOS管P2的栅极与PMOS管P1的栅极、PMOS管P1的漏极和电流沉I1的一端相连，电流沉I1的另一端接地，电流沉I1的电流大小为供电及基准模块中的基准电流。
3.根据权利要求1所述的控制芯片，其特征在于：所述的使能信号TM_true生成电路包括两个PMOS管P4～P5、三个NMOS管N1～N3、三个反相器U2～U4、两个D触发器M1～M2和电流沉I2；其中，PMOS管P4的源极与PMOS管P5的源极相连并接芯片供电电压VDA，PMOS管P4的栅极与PMOS管P5的栅极、PMOS管P5的漏极和电流沉I2的一端相连，PMOS管P4的漏极与反相器U2的输入端和NMOS管N1的漏极相连，NMOS管N1的栅极接收时钟信号CLK，NMOS管N1的源极与NMOS管N2的漏极、NMOS管N2的栅极和NMOS管N3的漏极相连，NMOS管N2的源极与NMOS管N3的源极和电流沉I2的另一端相连并接地，NMOS管N3的栅极与反相器U2的输出端和反相器U3的输入端相连，反相器U3的输出端与D触发器M1的时钟端和D触发器M2的时钟端相连，D触发器M1的D端接芯片供电电压VDA，D触发器M1的Q端与D触发器M2的D端相连，反相器U4的输入端接收供电及基准模块提供的偏置建立信号Bias_ok，反相器U4的输出端与D触发器M1的复位端和D触发器M2的复位端相连，D触发器M2的Q端生成使能信号TM_true。
4.根据权利要求1所述的控制芯片，其特征在于：所述的标志位生成电路包括六个PMOS管P6～P11、四个NMOS管N4～N7、四个反相器U5～U8、比较器Z2、电阻R2和电流沉I3；其中，电阻R2的一端接收时钟信号VSTP，另一端与比较器Z2的反相输入端和NMOS管N4的漏极相连；比较器Z2的正相输入端接电源电压VDD，比较器Z2的输出端与NMOS管N4的栅极和NMOS管N5的栅极相连，NMOS管N4的源极接地，PMOS管P6的源极与PMOS管P7的源极、PMOS管P8的源极和PMOS管P9的源极相连并接芯片供电电压VDA，PMOS管P6的栅极与PMOS管P6的漏极、PMOS管P7的栅极、PMOS管P8的栅极、PMOS管P9的栅极和电流沉I3的一端相连，PMOS管P7的漏极与PMOS管P10的源极相连，PMOS管P10的栅极与反相器U5的输出端相连，PMOS管P10的漏极与PMOS管P8的漏极、NMOS管N5的漏极和PMOS管P11的栅极相连，PMOS管P9的漏极与PMOS管P11的源极和反相器U6的输入端相连，PMOS管P11的漏极与NMOS管N6的漏极、NMOS管N6的栅极和NMOS管N7的漏极相连，反相器U6的输出端与反相器U7的输入端相连，反相器U7的输出端与反相器U8的输入端相连，反相器U8的输出端与NMOS管N7的栅极和反相器U5的输入端相连并输出标志位时钟信号Test_flag，电流沉I3的另一端与NMOS管N5的源极、NMOS管N6的源极和NMOS管N7的源极相连并接地。
5.根据权利要求1所述的控制芯片，其特征在于：所述的电压选择信号生成电路包括四个D触发器M3～M6、与门E、与非门H和反相器U9；其中，与门E的第一输入端与D触发器M3的D端相连并接收标志位时钟信号Test_flag，第二输入端接收使能信号Test_en，输出端与与非门H的第一输入端相连；与非门H的第二输入端接收供电及基准模块提供的偏置建立信号Bias_ok，与非门H的输出端与D触发器M3的复位端和D触发器M4的复位端相连，D触发器M3的时钟端与D触发器M4的时钟端相连并接收逻辑及驱动模块提供的时钟信号CLK2，D触发器M3的Q端与D触发器M4的D端相连，D触发器M4的Q端与D触发器M5的时钟端相连，D触发器M5的复位端与D触发器M6的复位端和反相器U9的输出端相连，反相器U9的输入端接收供电及基准模块提供的测试复位信号RST_TM，D触发器M5的D端与D触发器M5的端和D触发器M6的时钟端相连，D触发器M5的Q端输出电压选择信号sel0，D触发器M6的D端与D触发器M6的端相连，D触发器M6的Q端输出电压选择信号sel1。
6.根据权利要求1所述的控制芯片，其特征在于：所述的基准电压检测电路包括二四译码器、两个电流源I4～I5、两个运算放大器Z3～Z4、三个电阻R3～R5和六个NMOS管N8～N13；其中，二四译码器的四个输入端接收供电及基准模块产生的四路基准电压，输出端与运算放大器Z3的正相输入端和运算放大器Z4的正相输入端相连，两个选通端分别接收两路电压选择信号sel0～sel1；电阻R3的一端接收保护及控制采样模块生成的采样输出信号Vsamp，电阻R3的另一端与电阻R4的一端和NMOS管N8的漏极相连，NMOS管N8的源极与电阻R4的另一端、运算放大器Z3的反相输入端、NMOS管N9的源极和NMOS管N10的漏极相连，NMOS管N8的栅极接收电阻选择信号sel，电阻选择信号sel由逻辑及驱动模块提供的一路时钟信号经分频得到；电流源I4的一端与电流源I5的一端相连并接电源电压VDD，电流源I4的另一端与NMOS管N9的漏极、NMOS管N10的栅极和NMOS管N12的栅极相连，NMOS管N9的栅极与运算放大器Z3的输出端相连，NMOS管N10的源极和NMOS管N12的源极均接地，电流源I5的另一端与NMOS管N11的漏极和电阻R5的一端相连并输出电压信号VCOMP，电阻R5的另一端与NMOS管N13的漏极相连，NMOS管N13的栅极接收使能信号TM_true，NMOS管N13的源极接地，运算放大器Z4的反相输入端与NMOS管N11的源极和NMOS管N12的漏极相连，NMOS管N11的栅极与运算放大器Z4的输出端相连。
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