JP4278318B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、外部から内部電源電位の調整が可能な内部電位発生回路を備えた半導体集積回路装置の構成に関する。
【０００２】
【従来の技術】
従来から、半導体集積回路装置には、外部電源電位よりも低い、あるいは外部電源電位よりも高い内部電源電位を生成して内部回路に与えるための内部電源電位発生回路が設けられている。内部電源電位発生回路の出力電位は、製造プロセスの変動などによってばらつくので、内部電源電位発生回路の出力電位は、外部から調整可能な構成となっていることが一般的である。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来は、この内部電源電位発生回路の出力電位は、外部のテスタでモニタしながら調整を行なっていたため、その調整を行なうことは容易ではなかった。
【０００４】
さらに、近年、システムＬＳＩなどにおいては、異なる機能を有する内部回路に対して、異なる内部電源電位を供給するための内部電源電位発生回路が設けられる場合がある。この場合は、複数の内部電源電位発生回路の各々に対して、その出力電位レベルをテスタでモニタし、かつその調整を行なうことが必要となり、その調整の困難さはさらに増大することになる。
【０００５】
したがって、この発明の主たる目的は、複数の内部電源発生回路の生成する内部電源電位の調整を容易に行なうことが可能な半導体集積回路装置を提供することである。
【０００６】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための複数の内部回路と、複数の内部回路の少なくとも１つに対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路と、内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させるテスト制御回路と、テスト動作時に、内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を生成する測定回路とを備え、測定回路は、比較結果を示す情報を保持するための記憶回路を含み、記憶回路に格納された比較結果をテスト制御回路に伝達するための伝達回路をさらに備える。
【０００７】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、複数個の内部電位発生回路が、複数の内部回路のうちの複数個に対応してそれぞれ設けられ、複数の測定回路が、複数の内部電位発生回路にそれぞれ対応して設けられ、テスト制御回路は、複数の内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数の基準電位を同時に生成し、複数の内部電位発生回路のテストを並列して行なう。
【０００８】
請求項３記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、測定回路は、複数のレベル設定信号のうち、内部電位が基準電位に相当することを検知した時点でのレベル設定信号を、記憶回路に対して選択的に格納するための格納制御手段をさらに含む。
【０００９】
請求項４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、通常動作において、内部電位発生回路の各々に与えるべきレベル設定信号を記憶するためのプログラム回路をさらに備え、各内部電位発生回路は、プログラム回路からのレベル設定信号とテスト制御回路からのレベル設定信号とを、動作モードに応じて選択する手段を含む。
【００１０】
請求項５記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路で生成された各内部電位と基準電位とを第１および第２の入力ノードに受けて、比較結果を出力する比較回路と、第１および第２の入力ノードに与えられる電位を、テスト制御回路に制御されて、内部電位と基準電位とで入換えることが可能なスイッチ手段とを含む。
【００１１】
請求項６記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、入換えられた各々の場合における比較回路の出力を保持するための保持回路と、保持回路の保持データに基づいて、入換えられた各々の場合における比較回路の出力を比較するための第１の論理回路とをさらに含む。
【００１２】
請求項７記載の半導体集積回路装置は、請求項６記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、入換えられた各々の場合における比較回路の出力が互いに相違する複数のレベル設定信号の中間値を検出する第２の論理回路をさらに含む。
【００１３】
請求項８記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、各内部回路は、複数の回路ブロックに分割され、複数の測定回路の各々は、複数の回路ブロックに共通に設けられ、内部電位発生回路から複数の回路ブロックに供給される内部電位と基準電位との比較結果を出力する比較回路と、テスト制御回路に制御されて、複数の回路ブロックに供給される内部電位を選択的に比較回路に与えるためのスイッチ手段とを含む。
【００１４】
請求項９記載の半導体集積回路装置は、請求項８記載の半導体集積回路装置の構成に加えて、記憶回路は、内部回路の複数の回路ブロックごとに、複数のレベル設定信号と関連づけて、比較結果を格納する。
【００１５】
請求項１０記載の半導体集積回路装置は、請求項９記載の半導体集積回路装置の構成に加えて、記憶回路は、内部回路の複数の回路ブロックごとの比較結果と複数のレベル設定信号とに対する統計演算を行うための論理回路をさらに含む。
【００１６】
請求項１１記載の半導体集積回路装置は、請求項１０記載の半導体集積回路装置の構成に加えて、論理回路は、複数の回路ブロックについて、比較結果の平均値を導出する。
【００１７】
請求項１２記載の半導体集積回路装置は、請求項１０記載の半導体集積回路装置の構成に加えて、論理回路は、複数のレベル設定信号のうち、複数の回路ブロックごとの比較結果のいずれか一つが所定のレベルとなるレベル設定信号を導出する。
【００１８】
請求項１３記載の半導体集積回路装置は、請求項１０記載の半導体集積回路装置の構成に加えて、論理回路は、複数のレベル設定信号のうち、複数の回路ブロックごとの比較結果が全て所定のレベルとなるレベル設定信号を導出する。
【００１９】
請求項１４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、内部回路は、複数の回路ブロックに分割され、測定回路は、複数の回路ブロックごとに設けられ、内部電位発生回路から複数の回路ブロックに供給される内部電位と基準電位とを比較し、比較結果を保持する複数の比較回路と、テスト制御回路に制御されて、複数の比較回路に保持された比較結果を記憶回路に伝達するための内部伝達回路とをさらに含む。
【００２０】
請求項１５記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、測定回路は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較し、比較結果を保持する比較回路をさらに含み、比較回路は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較を所定の時間内に複数回行ない、記憶回路は、比較回路の複数回の比較ごとに、複数のレベル設定信号と関連づけて、比較結果を格納する。
【００２１】
請求項１６記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較した結果を所定の時間にわたって積算する。
【００２２】
請求項１７記載の半導体集積回路装置は、請求項１６記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較するための比較回路と、比較回路の比較結果に応じて、内部ノードを充放電するチャージポンプ回路と、チャージポンプ回路の内部ノードの電位レベルを比較結果として出力するための電位検出手段とを含む。
【００２３】
請求項１８記載の半導体集積回路装置は、請求項１６記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを第１および第２の入力ノードに受けて、比較するための比較回路と、比較回路の比較結果に応じて、第１および第２の内部ノードを互いに相補に充放電するチャージポンプ回路と、第１および第２の内部ノードの電位レベルを、内部電位と基準電位の代わりに比較回路に与えるためのスイッチ回路とを含み、比較回路は、第１および第２の内部ノードの電位レベルの比較を行なって、比較結果として出力する。
【００２４】
【発明の実施の形態】
［実施の形態１］
以下、この発明の実施の形態を図面を用いて説明する。
【００２５】
図１は、この発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【００２６】
図１を参照して、半導体集積回路装置１０００は、外部からの制御信号を受取るための制御信号入力群１０と、外部との間でデータの授受を行なうためのデータ入出力端子群１２と、外部から外部電源電位ｅｘｔ．Ｖｃｃを受取るための電源端子１４と、外部から接地電位Ｖｓｓを受けるための接地端子１６と、外部制御信号入力端子群１０からの信号に基づいて、半導体集積回路装置１０００の動作を制御するためのコントロール部２０と、データ入出力端子群１２を介して、外部との間でデータの授受を行なうためのデータ入出力部３０と、コントロール部２０により制御され、データ入出力部３０との間でのデータ授受や相互間でのデータ授受を行なって、それぞれ所定のデータ処理を行なうための内部回路１００．１〜１００．４と、電源端子１４から内部回路１００．１〜１００．４に対して、外部電源電位ｅｘｔ．Ｖｃｃを伝達するための電源配線ＶＣＬと、接地端子１６から接地電位Ｖｓｓを内部回路１００．１〜１００．４に伝達するための接地配線ＶＳＬとを備える。なお、図１では内部回路の個数は、説明の簡単のために４個としているが、この個数は、４個より多くても、あるいは少なくてもよい。
【００２７】
半導体集積回路装置１０００は、さらに、内部回路１００．１〜１００．４のそれぞれと電源配線ＶＣＬとの間に設けられ、外部電源電位ｅｘｔ．Ｖｃｃを降圧または昇圧して、対応する内部回路１００．１〜１００．４に供給するための内部電源電位発生回路２００．１〜２００．４と、内部電源電位発生回路２００．１〜２００．４からの内部電源電位を内部回路１００．１〜１００．４の各々に伝達するための内部電源配線ＬＶ１〜ＬＶ４と、内部回路１００．１〜１００．４のそれぞれに対応して設けられ、コントロール部２０から出力される測定基準電位ＶＭＲ１〜ＶＭＲ４をそれぞれ受けて、対応する内部回路における内部電源配線ＬＶ１〜ＬＶ４の電位レベルを測定して、その測定結果を出力するための測定回路３００．１〜３００．４とを備える。ここで、内部電源電位発生回路２００．１〜２００．４の生成する電位レベルは、それぞれ互いに異なっていてもよいし、一部の内部電源電位発生回路または全部の内部電源電位発生回路については、共通のレベルであってもよい。
【００２８】
コントロール部２０は、内部回路１００．１〜１００．４の動作を制御するために、内部制御信号ｉｎｔ．Ｃｍｄを生成して、対応する内部回路１００．１〜１００．４に対して出力する。
【００２９】
半導体集積回路装置１０００は、さらに、セルフテスト期間中において、内部回路１００．１〜１００．４の各々に対して与えるテスト信号を、コントロール部２０から順次シリアルに伝達し、かつ、内部回路１００．１〜１００．４からテスト動作の結果出力される信号や、内部回路１００．１〜１００．４の相互間で授受されるデータを受取って、コントロール部２０に対してシリアルに伝達するためのスキャンパスＳＣＰを備える。スキャンパスＳＣＰは、その途中経路において、内部回路１００．１〜１００．４に与えるデータを伝達し、かつ内部回路１００．１〜１００．４から出力されたデータを受取って、シリアルに伝達するためのシフトレジスタＳＲ１〜ＳＲ８を含む。
【００３０】
図２は、図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【００３１】
コントロール部２０は、制御信号入力端子群１０から与えられる信号に応じて、通常動作においては、内部回路１００．１〜１００．４の動作を制御するための信号を出力し、テスト動作においては、ビルトインセルフテストの開始および終了を制御するための信号を出力する制御回路４０と、制御回路４０からの信号に応じて、ビルトインセルフテストを開始し、内部回路１００．１〜１００．４との間でスキャンパスＳＣＰを介してデータの授受を行なうことにより、自己試験処理（以下、「ビルトインセルフテスト」と呼ぶ）を行なうためのビルトインセルフテスト回路４２と、ビルトインセルフテスト回路４２により制御されて、測定回路３００．１〜３００．４に与える基準電圧ＶＭＲ１〜ＶＭＲ４を発生するための基準電圧生成部４４と、通常動作において、内部電源電位発生回路２００．１〜２００．４の生成する内部電源電位をチューニングするための情報を不揮発的に格納し、対応する内部電源電位発生回路２００．１〜２００．４に対して、チューニング情報に対応するプログラムデータを与えるためのプログラム部４６とを備える。
【００３２】
後に説明するように、ビルトインセルフテスト期間中は、ビルトインセルフテスト回路４２から与えられるビルトインセルフテスト回路出力信号（以下、「ＢＩＳＴ回路出力信号」と呼ぶ）が、プログラム部４６から出力されるプログラム部出力信号の代わりに、内部電源電位発生回路２００．１〜２００．４の出力電位を制御する。
【００３３】
また、プログラム部４６には、外部からのレーザ照射処理などによって、チューニングするための情報を不揮発的に格納するためのヒューズ素子等が設けられているものとする。あるいは、プログラム部４６には、電気的な信号ＳＰＲＧによりチューニングするための情報を不揮発的に格納するための不揮発性記憶素子が設けられており、ビルトインセルフテスト回路４２からの指示により、チューニング情報が格納される構成が設けられていてもよい。
【００３４】
内部電源電位発生回路２００．１〜２００．４の動作電圧の測定が終了すると、ビルトインセルフテスト回路４２は、各測定回路３００．１〜３００．４からの測定結果のデータを、スキャンパスＳＣＰを介して受け取る。この後、ビルトインセルフテスト回路４２からの指示に従って、データ入出力部３０中の出力制御回路３４は、ビルトインセルフテスト回路４２が受け取った測定結果のデータを、入出力バッファ３２を介して外部に出力する。
【００３５】
入出力バッファ３２は、通常動作においては、データ入出力端子群１２を介して、内部回路１００．１〜１００．４からのデータを外部に出力し、あるいは外部から与えられたデータを内部回路１００．１〜１００．４に対して出力する。
【００３６】
図３は、図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【００３７】
基準電圧発生回路４４は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続される、ＰチャネルＭＯＳトランジスタＴＰ１と抵抗体Ｒ１１〜Ｒ１４とを備える。トランジスタＴＰ１１のゲートは、ビルトインセルフテスト回路４２からの制御信号ＳＣＲＶを受けて、ビルトインセルフテスト期間中はトランジスタＴＰ１は導通状態となる。
【００３８】
トランジスタＴＰ１と抵抗体Ｒ１１との接続ノードから基準電圧ＶＭＲ１が出力され、抵抗体Ｒ１１とＲ１２の接続ノードが基準電位ＶＭＲ２が出力され、抵抗体Ｒ１２と抵抗体Ｒ１３の接続ノードから基準電圧ＶＭＲ３が出力され、抵抗体Ｒ１３と抵抗体Ｒ１４の接続ノードから基準電圧ＶＭＲ４がそれぞれ出力される。
【００３９】
抵抗体Ｒ１１〜Ｒ１４の値およびそれらの抵抗比は、予め設定されているため、基準電圧ＶＭＲ１〜ＶＭＲ４は、それぞれ予めその値が既知の電圧レベルである。
【００４０】
図４は、図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【００４１】
なお、他の内部電源電位発生回路２００．２〜２００．４の構成も、基本的には内部電源電位発生回路２００．１の構成と同様である。
【００４２】
図４を参照して、内部電源電位発生回路２００．１は、プログラム部４６からのプログラム部出力信号と、ビルトインセルフテスト回路４２からのＢＩＳＴ回路出力信号とを受けて、ビルトインセルフテスト回路（以下、「ＢＩＳＴ回路」と呼ぶ）４２からの制御信号に応じて、いずれか一方を選択的にチューニング情報を示す信号Ｐ０〜Ｐ３として出力するための切換回路２０２と、切換回路２０２の出力を受けて、その出力に応じた基準電位を発生する基準電位発生回路２０４ａおよび基準電位発生回路２０４ａの出力電圧ＶＲＩに応じて、内部電源線ＬＶ１の電位レベルを駆動するためのドライバ回路２０４ｂを含む。
【００４３】
基準電位発生回路２０４ａは、定電流源２２０、抵抗素子２２１〜２５、トランスファーゲート２２６〜２２９およびインバータ２３０〜２３３を含む。
【００４４】
定電流源２２０は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＣＬと出力ノードＮ２０との間に接続され、予め定められた一定の電流ＩをノードＮ２０に与える。
【００４５】
抵抗素子２２１〜２２５は、出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間に直列接続される。抵抗素子２２１〜２２５は、それぞれ所定の抵抗値Ｒ１，Ｒ２，Ｒ４，Ｒ８，ＲＢを有する。ここで、Ｒ１：Ｒ２：Ｒ４：Ｒ８＝１：２：４：８となっている。
【００４６】
抵抗素子２２１〜２２４とトランスファーゲート２２６〜２２９とは、それぞれ並列接続される。ＢＩＳＴ回路４２から、あるいはプログラム部４６から与えられる信号Ｐ０〜Ｐ２は、それぞれトランスファーゲート２２６〜２２８のＰチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、それぞれインバータ２３０〜２３２を介して、トランスファーゲート２２６〜２２８のＮチャネルＭＯＳトランジスタのゲートに入力される。ＢＩＳＴ回路４２またはプログラム部４６からの信号Ｐ３は、トランスファーゲート２２９のＮチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、インバータ２３３を介して、トランスファーゲート２２９のＰチャネルＭＯＳトランジスタのゲートに入力される。
【００４７】
出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間の抵抗値Ｒは、信号Ｐ０〜Ｐ３の論理レベルの組合せにより、１６段階で変更可能となっている。たとえば、信号Ｐ０〜Ｐ３がともに“Ｌ”レベルの場合は、トランスファーゲート２２６〜２２８が導通するとともに、トランスファーゲート２２９が非導通になり、抵抗値Ｒは、Ｒ＝（Ｒ８＋ＲＢ）となる。この抵抗値（Ｒ８＋ＲＢ）は、設計値によって予め設定されている。出力ノードＮ２０の電位ＶＲＩは、ＶＲＩ＝Ｒ×Ｉとなる。
【００４８】
ドライバ回路２０４ｂは、ＰチャネルＭＯＳトランジスタ２３４および差動増幅器２３５を含む。ＰチャネルＭＯＳトランジスタ２３４は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＳＬと内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１との間に接続される。差動増幅器２３５は、通常動作においてはコントロール部２０中の制御回路４０から与えられ、また、テスト動作においてはコントロール部２０中のビルトインセルフテスト回路４２から与えられる信号φＡ１によって制御され、その反転入力ノードは、基準電位発生回路２０４ａの出力電位ＶＲＩを受け、その非反転入力ノードは内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１に接続され、その出力信号はＰチャネルＭＯＳトランジスタ２３４のゲートに入力される。
【００４９】
信号φＡ１が非活性化レベルの“Ｌ”レベルの場合は、差動増幅器２３５の出力信号は“Ｈ”レベルに固定され、ＰチャネルＭＯＳトランジスタ２３４は非導通状態となる。
【００５０】
信号φＡ１が活性化レベルの“Ｈ”レベルの場合は、差動増幅器２３５は、内部電源電位ｉｎｔ．Ｖｃｃが基準電位ＶＲＩに一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位を制御する。したがって、内部電源電位ｉｎｔ．Ｖｃｃは、基準電位ＶＲＩと同じレベルになる。
【００５１】
したがって、たとえば、図４においては、内部回路１００．１は、外部電源電圧ｅｘｔ．Ｖｃｃを降圧した内部電源電位ｉｎｔ．Ｖｃｃおよび接地電位Ｖｓｓによって駆動される。
【００５２】
図５は、図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【００５３】
なお、他の測定回路３００．２〜３００．４の構成も基本的には測定回路３００．１の構成と同様である。
【００５４】
測定回路３００．１は、対応する内部回路１００．１の内部電源線ＬＶ１の電位レベルと、基準電圧生成部４４からの測定基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２からの制御に従って、これらの電位レベルを通過させるスイッチ回路３０２と、ビルトインセルフテスト回路４２からの信号φＡ２により活性化されて、スイッチ回路３０２からの内部電源線ＬＶ１の電位レベルと測定基準電位ＶＭＲ１とを比較する比較器３１０とを備える。
【００５５】
ここで、ＢＩＳＴ回路４２は、テスト動作において、後に説明するように、内部電源電位発生回路２００．１に与えるＢＩＳＴ回路出力信号のレベルを段階的に変化させる。測定回路３００．１も、このＢＩＳＴ回路出力信号をビルトインセルフテスト回路４２から受け取る。測定回路３００．１は、さらに、テスト動作において、比較器３１０からの出力に基づいて、このＢＩＳＴ回路出力信号が所定レベルとなり内部電源線ＬＶ１の電位レベルが基準電圧生成部４４からの測定基準電位ＶＭＲ１と一致した時点を検出して、ＢＩＳＴ回路出力信号を、選択的に通過させるための判定回路３２０を備える。
【００５６】
ここで、判定回路３２０は、インタリーブ回路３２４と、ラッチ回路３２６および３２８と、排他的論理和ゲート回路３３０と、ラッチ回路３３２と、ゲート回路３３４とを含む。
【００５７】
インタリーブ回路３２４は、最初はラッチ回路３２６に“Ｌ”レベルを与え、その後は、比較回路３１０からの出力レベルをラッチ回路３２８と３２６に交互に与える。最終的には、インタリーブ回路３２４は、ラッチ回路３２８に“Ｈ”レベルの信号を与える。ラッチ回路３２６および３２８は、インタリーブ回路３２４から与えられた信号レベルをラッチして、排他的論理和ゲート回路３３０に与える。
【００５８】
排他的論理和ゲート回路３３０は、ラッチ回路３２６および３２８の出力レベルが一致している場合は“Ｌ”レベルの信号を出力し、一致していない場合は“Ｈ”レベルの信号を出力する。
【００５９】
たとえば、ＢＩＳＴ回路出力信号のレベルが複数ステップにわたって変化し、あるステップにおいて、比較器３１０からの出力信号が“Ｌ”レベルから“Ｈ”レベルに変化したステップにおいては、排他的論理和ゲート回路３３０の出力レベルは“Ｈ”レベルになる。他のステップにおいては、排他的論理和ゲート回路３３０の出力は“Ｌ”レベルになる。
【００６０】
ラッチ回路３３２は、ＢＩＳＴ回路出力信号の変化する各ステップにおいて、そのレベルを保持し、ゲート回路３３４は、排他的論理和ゲート３３０の出力信号の立上がりエッジに応答して、ＢＩＳＴ回路出力信号ＰＴ０〜ＰＴ３を判定回路３２０から出力させる。
【００６１】
判定回路３２０から出力されたＢＩＳＴ回路出力信号は、メモリ回路３４０中の書込制御回路３４２に与えられる。書込制御回路３４２は、ＢＩＳＴ回路４２により制御されており、判定回路３２０から与えられたＢＩＳＴ回路出力信号を、記憶回路３４４に書込む。
【００６２】
また、ＢＩＳＴ回路４２は、測定動作が終了した後は、読出制御回路３４６を制御して、記憶回路３４４に格納されたＢＩＳＴ回路出力信号を記憶回路３４４から読出して、スキャンパスＳＣＰ上のシフトレジスタ回路ＳＲ１中のレジスタＳＲＣＫＴに格納させる。
【００６３】
以上説明したセルフテストの動作をまとめると、以下のとおりである。
すなわち、通常動作においては、内部電源電位発生回路２００．１から出力される内部電源電位ｉｎｔ．Ｖｃｃを生成するための基準電圧ＶＲＩのレベルを変化させるには、プログラム部４６からのプログラム出力信号が用いられる。これに対して、セルフテスト期間中においては、基準電圧ＶＲＩのレベルを変化させるために、上記プログラム出力信号の代わりに、ＢＩＳＴ回路４２からのＢＩＳＴ回路出力信号が用いられる。
【００６４】
これにより、セルフテスト期間中は、ＢＩＳＴ回路４２の制御で基準電位レベルＶＲＩを変更し、内部電源電位ｉｎｔ．Ｖｃｃのレベルが変化させられる。他の内部電源電位発生回路２００．２〜２００．４においても同様である。
【００６５】
このＢＩＳＴ回路４２により変化された内部電源電位ｉｎｔ．Ｖｃｃは、基準電圧生成部４４からの基準電位ＶＭＲ１〜ＶＭＲ４と比較され、その結果に応じて、内部電源電位ｉｎｔ．Ｖｃｃが基準電位に相当するレベルとなった時点のＢＩＳＴ回路出力信号が書込制御回路３４２により、チップ上の記憶回路３４４に蓄積される。
【００６６】
このようにして、測定が繰返され、判定に応じて記憶回路３４４に蓄積されたＢＩＳＴ回路出力信号は、ビルトインセルフテスト回路４２からの制御に従って、スキャンパスＳＣＰをシリアルに伝送されて、ビルトインセルフテスト回路４２中に取込まれる。
【００６７】
図６は、プログラム部４６またはＢＩＳＴ回路４２から出力されるチューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号φ３１０を例示する図である。
【００６８】
図６において、このチューニングモードでは１６のステップが行なわれる。信号Ｐ３〜Ｐ０は、１６のステップにおいて１０００，１００１，…，１１１１，００００，０００１，…，０１１１と変化する。
【００６９】
信号Ｐ３〜Ｐ０＝”００００”のときの内部基準電位ＶＲＩを０とすると、内部基準電位ＶＲＩの相対値ＶＲＩ′は、１６のステップにおいて−８，−７，…，−１，０，１，…，＋７と変化する。
【００７０】
比較回路３１０の出力信号φ３１０は、たとえば、ステップ１〜６では「Ｌ」レベルとなり、ステップ７〜１６では「Ｈ」レベルとなる。これは、ステップ１〜６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも低く、ステップ７〜１６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも高いことを示している。
【００７１】
図７は、図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【００７２】
図７を参照して、ゲート回路３３４は、判定回路３２０内の排他的論理和ゲート３３０の出力信号φ３３０の立上がりエッジに応答して、信号Ｐ０〜Ｐ３をメモリ回路３４０に与える。
【００７３】
図６に示した場合では、ステップ６の信号（Ｐ３，Ｐ２，Ｐ１，Ｐ０）＝（１１０１）がメモリ回路３４０に与えられる。
【００７４】
メモリ回路３４０は、ゲート回路３３４からの信号Ｐ０〜Ｐ３＝”１１０１”を記憶し、ＢＩＳＴ回路４２からの制御信号に応じて信号Ｐ３〜Ｐ０＝”１１０１”を読出し、読出した信号Ｐ３〜Ｐ０を１つずつ順次スキャンパスＳＣＰに出力する。
【００７５】
図８は、半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【００７６】
図８において、ある時刻ｔ０に外部制御信号によってビルトインセルフテストへのエントリーが設定されると、ビルトインセルフテスト回路４２中のパルス発生回路（図示せず）によってカウンタ制御のための信号φ１がパルス的に「Ｈ」レベルに立上げられる。
【００７７】
信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路出力信号Ｐ３〜Ｐ１が初期値（たとえば、１０００）に設定されるとともに、ＢＩＳＴ回路４２からの信号φＡ１が「Ｈ」レベルに立上げられて、差動増幅器２３５が活性状態となり、内部電源電位ｉｎｔ．Ｖｃｃが内部基準電位ＶＲＩと一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位が制御される。これにより時刻ｔ１において内部電源電圧の発生が活性状態となる。ここで、ビルトインセルフテスト時は、ＢＩＳＴ回路４２からの信号が、切換回路２０２を介して信号Ｐ０〜Ｐ３として内部電源電位発生回路２０４に与えられる。図４の内部電源電位発生回路２０４では、信号Ｐ３〜Ｐ０＝”１０００”に応答して、トランスファーゲート２２６〜２２９がともに導通し、内部基準電位ＶＲＩは最低レベル（Ｉ×ＲＢ）になる。
【００７８】
また、信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）がカウントを開始し、時刻ｔ０から所定時間経過後の時刻ｔ２に信号φ２を「Ｈ」レベルにパルス的に立上げる。この時刻ｔ０〜時刻ｔ２の間に内部電源電位ｉｎｔ．Ｖｃｃが安定化される。
【００７９】
信号φ２が「Ｈ」レベルに立上げられると、信号φＡ２が「Ｈ」レベルに立上げられ、図５の比較回路３１０が活性化される。比較回路３１０は、基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃとを比較し、比較結果に応じたレベルの信号をインターリーブ回路３２４に出力する。
【００８０】
また、信号φ２が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）が改めてカウントを開始し、時刻ｔ２から所定時間経過後に信号φ３を「Ｈ」レベルにパルス的に立上げる。この信号φ３は、時刻ｔ３に立ち下がる。この時刻ｔ２〜時刻ｔ３に基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃの比較が行なわれる。
【００８１】
信号φ３の立下がりエッジに応答して、信号φＡ１，φＡ２が「Ｌ」レベルになる。これにより、差動増幅器２３５および比較回路３１０が非活性化される。
【００８２】
たとえば、図６に示したとおり信号が変化するとすると、この信号Ｐ３〜Ｐ０＝”１０００”に対応したステップ１では、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【００８３】
この後、ステップ２〜ステップ６においても、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【００８４】
また、ステップ７においては、信号φ３の立下がりエッジに応答して、インターリーブ回路３２４を比較回路３１０の比較結果のデータが通過すると、排他的論理和ゲート３３０の出力が活性状態となる。これに応答して、ゲート回路３３４および書込み制御回路３４２を介して記憶回路３４４にＢＩＳＴ回路出力信号が与えられる。
【００８５】
以後、並列してテストされている他の内部電源発生回路２００．２〜２００．４においても、排他的論理和ゲート３３０がラッチ回路３２６とラッチ回路３２８に格納されたデータが異なることを検知するために、ステップ１６までテストが継続される。このとき、排他的論理和ゲート３３０の出力とは関わりなく、最後のステップ、この例では、ステップ１６まで、必ずテスト動作を継続することとしても良いし、全ての内部電源発生回路２００．２〜２００．４において、排他的論理和ゲート３３０の出力が活性化した時点で、セルフテストを終了することとしてもよい。
【００８６】
以上説明したとおり、半導体集積回路装置１０００の構成によれば、内部電源電位ｉｎｔ．Ｖｃｃを基準電位ＶＭＲ１等に略等しくするための信号Ｐ０〜Ｐ３の値が、内部電源発生回路２００．１〜２００．４の各々について、半導体集積回路装置１０００の内部で求められて外部に出力される。したがって、ビルトインセルフテストにおいて、信号Ｐ０〜Ｐ３の最適値を容易に求めることができ、内部電源電位ｉｎｔ．Ｖｃｃを容易に調整することができる。
【００８７】
上述したとおり、このようなビルトインセルフテストの終了後に、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が、ビルトインセルフテストで求められた信号Ｐ０〜Ｐ３の最適値になるように、プログラム部４６内のヒューズのブロー処理または、不揮発性記憶素子へのデータの書込み処理が行なわれる。
【００８８】
通常動作時は、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が切換回路２０２を介して内部電源電位発生回路２０４に与えられる。たとえば、内部回路１００．１に対応する内部電源電位発生回路２０４は、基準電位ＶＭＲ１に略等しいレベルの内部電源電位ｉｎｔ．Ｖｃｃを出力する。
【００８９】
なお、この実施の形態１では、ビルトインセルフテストにおける１６のステップにおいて内部電源電位ｉｎｔ．Ｖｃｃを順次増加させたが、本発明は、これに限るものではなく、内部電源電位ｉｎｔ．Ｖｃｃを順次減少させてもよいし、内部電源電位ｉｎｔ．Ｖｃｃを基準レベル（図６のＶＲＩ′＝０に対応するレベル）から最高レベル（ＶＲＩ′＝＋７に対応するレベル）まで順次増加させた後に基準レベルから最低レベル（ＶＲＩ′＝−７に対応するレベル）まで順次減少させてもよい。
【００９０】
また、メモリ回路３４０は、以上の説明では、測定回路３００．１〜３００．４の内部に設けられるものとしたが、たとえば、内部回路１００．１〜１００．４のうちのいずれか、たとえば、内部回路１００．４が、データを記憶する機能を有するメモリ回路である場合、メモリ回路３４０として、このような内部回路１００．４を用いることも可能である。
【００９１】
［実施の形態２］
図９は、本発明の実施の形態２の半導体集積回路装置１０００における測定回路３０２．１の構成を説明するための概略ブロック図であり、実施の形態１の図５と対比される図である。実施の形態２の半導体集積回路装置においては、実施の形態１の測定回路３００．１〜３００．４の代わりに、測定回路３０２．１〜３０２．４が設けられているものとする。
【００９２】
実施の形態２の半導体集積回路装置の測定回路３０２．１〜３０２．４以外の構成は、基本的に実施の形態１の半導体集積回路装置１０００の構成と同様であるので、その説明は繰返さない。
【００９３】
また、図９においても、図５と同一部分には同一符号を付してその説明は繰返さないこととする。
【００９４】
実施の形態２の測定回路３０２．１が、実施の形態１の測定回路３００．１の構成と異なる点は、以下のとおりである。
【００９５】
すなわち、まず、基準電圧生成部４４からの基準電位ＶＭＲ１と、内部回路１００．１に対応した内部電源配線ＬＶ１の電位を受けて、両者を比較する比較回路が、後に説明するような比較回路３１２となっている点である。
【００９６】
また、ラッチ回路３３２は、ＢＩＳＴ回路出力信号ではなく、排他的論理和演算回路３３０の出力を受けてラッチし、ゲート回路３３４は、ＢＩＳＴ回路４２からの指示に従って、ラッチ回路３３２中のデータを、メモリ回路３４０の書込制御回路３４２に与える構成となっている。
【００９７】
したがって、記憶回路３４４には、後に説明するように、測定中のステップ１〜１６の各々に対応した比較器３１２からの出力が記憶されることになる。
【００９８】
また、読出制御回路３４６の代わりに設けられる読出制御回路３４８は、記憶回路３４４中に保持された比較器３１２の出力データに対して、所定の演算を行なった結果を、スキャンパスＳＣＰに対して出力する。
【００９９】
図１０は、図９に示した比較器３１２の構成を説明するための回路図である。
比較器３１２は、内部電源配線ＬＶ１の電位レベルと、基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２により制御されて、いずれか一方を選択的に出力するスイッチ回路ＳＷ１と、内部電源配線ＬＶ１の電位と、基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２に制御されて、いずれか一方を選択的に出力するスイッチ回路ＳＷ２と、内部ノードｎ１１とを接地電位ＶＳＳとの間に設けられる定電流源ＣＣＳ１と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１およびＴＮ１１と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１２およびＴＮ１２とを備える。
【０１００】
トランジスタＴＮ１１のゲートは、スイッチ回路ＳＷ１の出力を受け、トランジスタＴＮ１２のゲートは、スイッチ回路ＳＷ２の出力を受ける。
【０１０１】
また、トランジスタＴＰ１１およびＴＰ１２は、所定の基準電位ＣＶＲを受けて動作する。
【０１０２】
トランジスタＴＰ１１とトランジスタＴＮ１１の接続ノードをノードｎ２１とし、トランジスタＴＰ１２とトランジスタＴＮ１２の接続ノードをノードｎ２２とする。ノードｎ２１とラッチ回路ＬＴ１との間にＮチャネルＭＯＳトランジスタＴＮ２１が設けられ、ノードｎ２２とラッチ回路ＬＴ１との間にＮチャネルＭＯＳトランジスタＴＮ２２が設けられる。トランジスタＴＮ２１およびトランジスタＴＮ２２のゲートは、ＢＩＳＴ回路４２からのラッチ回路取込信号ＳＴＬＴにより制御される。
【０１０３】
ラッチ回路ＬＴ１は、ＢＩＳＴ回路４２により制御されて、トランジスタＴＮ２１を介して与えられるノードｎ２１の電位レベルおよびトランジスタＴＮ２２を介して与えられるノードｎ２２の電位レベルを受けて、ノードｎ２１とノードｎ２２との電位差レベルに相当するデータを格納するためのラッチ回路ＬＴ１１と、ＢＩＳＴ回路４２に制御されて、トランジスタＴＮ２２を介して与えられるノードｎ２２の電位レベルとトランジスタＴＮ２１を介して与えられるノードｎ２１の電位レベルとの電位差に対応するデータを保持するためのラッチ回路ＬＴ１２とを含む。
【０１０４】
たとえば、スイッチ回路ＳＷ１が、内部電源配線ＬＶ１の電位レベルを選択する状態であり、かつスイッチ回路ＳＷ２が基準電位ＶＭＲ１を選択する状態において、ノードｎ２１およびノードｎ２２の間に現れる電位差を「入力が正転状態での比較結果」と呼び、一方スイッチ回路ＳＷ１が基準電位ＶＭＲ１を選択し、スイッチ回路ＳＷ２が、内部電源配線ＬＶ１の電位レベルを選択する状態において、内部ノードｎ２１と内部ノードｎ２２との間に現れる電位差を「入力が反転状態における比較結果」と呼ぶことにする。
【０１０５】
このとき、ラッチ回路ＬＴ１１は、入力が正転状態における比較器３１２の比較結果を格納し、ラッチ回路ＬＴ１２は、入力が反転状態での比較器３１２の比較結果を格納するものとする。
【０１０６】
比較器３１２は、さらに、ラッチ回路ＬＴ１１およびＬＴ１２に格納されたデータを受けて、排他的論理和演算の結果を、インタリーブ回路３２４に対して出力するための排他的論理和演算回路ＥＯＲ１を備える。
【０１０７】
図１０に示した比較器３１２において、スイッチ回路ＳＷ１およびスイッチ回路ＳＷ２により、比較対象となる内部電源配線ＬＶ１と基準電位ＶＭＲ１が入力されるトランジスタを入れ替える処理を行なう理由は、比較器３１２を構成するトランジスタの特性ばらつきなどのために生じる比較器３１２の比較特性のオフセットにより、十分な精度の比較が行なわれなくなることを防ぐためである。
【０１０８】
図１１は、図９および図１０で説明した実施の形態２の測定回路３０２．１の動作を説明するための概念図である。
【０１０９】
上述したとおり、セルフテストモードにおいて、ＢＩＳＴ回路４２から内部電源電位発生回路２００．１に与えられる信号Ｐ０〜Ｐ３のレベルが、たとえば１６ステップで変化する場合、各ステップ毎に、入力が正転状態での比較結果と入力が反転状態での比較結果が、ラッチ回路ＬＴ１１およびＬＴ１２に格納される。各ステップにおいて、このラッチ回路ＬＴ１１およびＬＴ１２に格納されたデータの排他的論理和演算の結果が、比較器３１２から出力される。
【０１１０】
図１１に示した例においては、ステップ９からステップ１２において、入力が正転の場合と入力が反転の場合とで比較結果が逆転している。これに応じて、比較器３１２の出力も、ステップ９からステップ１２において、“１”となっている。
【０１１１】
比較器３１２から出力されたこのような比較結果は、判定回路３２０中の排他的論理和ゲート３３０によって、排他的論理和演算が行なわれ、比較器３１２の出力レベルが変化する時点、すなわち、ステップ８からステップ９へ移行した時点と、ステップ１２からステップ１３へ移行した時点において、排他的論理和ゲート３０の出力が“１”レベルとなる。
【０１１２】
このような排他的論理和ゲート３３０の出力が、ゲート回路３３４を介して、記憶回路３４４に格納される。
【０１１３】
このようにして、記憶回路３４４に格納されたデータから、読出動作において読出制御回路３４８は、排他的論理和ゲート３３０の出力レベルが変化した２つのステップの遷移点の中点を抽出する。さらに、読出制御回路３４８は、この中点において論理レベルが“０”から“１”へと変化するように、エンコードしたデータを、スキャンパスＳＣＰに対して与える。
【０１１４】
このような処理を行なうことで、比較器３１２の比較特性にオフセット値が存在する場合であっても、正確な測定結果をセルフテストによって測定することが可能となる。
【０１１５】
［実施の形態３］
図１２は、本発明の実施の形態３の測定回路３０４．１の構成を説明するための概略ブロック図である。
【０１１６】
また、実施の形態３においては、図１に示した実施の形態１の半導体集積回路装置１０００の構成において、内部回路１００．１が、たとえば４つの内部回路ブロックＢＡ，ＢＢ，ＢＣおよびＢＤに分割されており、この各ブロックに対して、内部電源電位発生回路２００．１から内部電源電位が供給されているものとする。
【０１１７】
実施の形態３においては、このように内部回路が複数に分割されている場合において、各ブロック毎に、内部電源電位ｉｎｔ．Ｖｃｃ電位レベルを測定し、その測定結果を外部に出力することを可能とするものである。
【０１１８】
このように、内部電源電位に外部回路中の場所依存性が存在する場合には、以下に説明するように、このような場所依存性を考慮して、内部電源電位発生回路２００．１に対して与えるプログラム信号ＰＧ０〜ＰＧ３の値を設定する。
【０１１９】
なお、他の内部回路１００．２〜１００．４についても、図１０に示した内部回路１００．１と同様に、複数の内部回路のブロックに分割されているものとする。
【０１２０】
図１２を参照して、内部回路ブロックＢＡ〜ＢＤの各々に対応して、内部電源電位発生回路２００．１から内部電源電位が供給される内部電源配線ＬＶ１１〜ＬＶ１４が設けられているものとする。
【０１２１】
測定回路３０４．１は、対応する内部回路ブロックＢＡ〜ＢＧの内部電源配線ＬＶ１１〜ＬＶ１４の電位レベルと、基準電圧生成部４４からの測定基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２からの制御に従って、これらの電位レベルを通過させるスイッチ回路３０２と、ビルトインセルフテスト回路４２により制御されて、スイッチ回路３０２からの内部電源線ＬＶ１１〜ＬＶ１４の電位レベルと、測定基準電位ＶＭＲ１とを比較する比較器３１４と、比較器３１４の出力を受けて、ＢＩＳＴ回路４２に制御されるタイミングにおいて、比較器３１４の出力を、書込制御回路３４２に与えて、記憶回路３４４に格納させるためのゲート回路３３６とを備える。
【０１２２】
さらに、測定回路３０４．１は、記憶回路３４４中に格納されたデータを、記憶制御回路３４６により読出したデータに対して、後に説明するような所定の演算を行なった上で、スキャンパスＳＣＰに対して出力するための論理演算回路３４８を備える。
【０１２３】
その他の構成は、図５に示した実施の形態１の測定回路３００．１の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１２４】
図１３は、図１２に示した比較回路３１４の構成を説明するための回路図である。
【０１２５】
図１３に示した比較回路３１４が、図１０に示した比較回路３１２と異なる点は、以下のとおりである。
【０１２６】
すなわち、まずトランジスタＴＮ１２のゲートには、常時、測定基準電位ＶＭＲ１が与えられる構成となっている。
【０１２７】
一方、トランジスタＴＮ１１のゲートには、ＢＩＳＴ回路４２の制御に従って、内部電源配線ＬＶ１１〜ＬＶ１４の電位レベルが選択的に与えられる構成となっている。
【０１２８】
また、ラッチ回路ＬＴ１の代わりに設けられるラッチ回路ＬＴ２は、トランジスタＴＮ２１およびトランジスタＴＮ２２をそれぞれ介して与えられる内部ノードｎ２１およびｎ２２の電位レベルの電位差に相当するデータを格納し、そのデータをＢＩＳＴ回路４２からの制御に従ったタイミングで、ゲート回路３３６に対して与える。
【０１２９】
その他の構成は、図１０に示した比較器３１２の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１３０】
図１４は、図１２および図１３において説明した実施の形態３の測定回路３０４．１の動作を説明するための概念図である。
【０１３１】
ステップ１〜１６の各々において、比較回路３１４からは、内部回路ブロックＢＡ〜ＢＤの各々に対する比較結果が出力される。これらの比較結果が、記憶回路３４４に格納されている。
【０１３２】
たとえば、ステップ８においては、内部回路ブロックＢＣについてのみ、比較結果が“１”であり、他の内部回路ブロックＢＡ，ＢＢおよびＢＤについては、比較結果は“０”である。
【０１３３】
ステップ９からステップ１２にかけて、順次比較結果が“１”となる内部回路ブロックの個数が増加していき、ステップ１３において、すべての内部回路ブロックに対する比較結果が“１”となっている。
【０１３４】
論理演算回路３４８は、このステップ８からステップ１２までの期間についての、各内部回路ブロックＢＡ〜ＢＤについての比較結果の平均値を抽出するとともに、プログラム信号ＰＧ０〜ＰＧ３としてプログラム部４６に格納するべきデータの最大値および最小値の抽出も行なう。
【０１３５】
すなわち、論理演算回路３４８は、ＢＩＳＴ回路４２からの要求に従って、平均値の出力が指示されている場合は、平均値をスキャンパスＳＣＰに対して出力する。一方、論理演算回路３４８は、ＢＩＳＴ回路４２からの要求に従って、最大値を出力することが指示されている場合は、信号Ｐ０〜Ｐ３の最大値のレベルに対応するステップ１３以降は“１”となり、それより前は“０”である一連のシリアルデータをスキャンパスＳＣＰに対して出力する。
【０１３６】
一方、論理演算回路３４８は、ＢＩＳＴ回路４２からの要求に従って、最小値の抽出が要求されている場合には、ステップ１からステップ６に対応するデータは“０”とし、最小値に対応するステップ８以降は“１”となる一連のシリアルデータをスキャンパスＳＣＰに対して出力する。
【０１３７】
以上のような構成により、内部回路が複数のブロックに分割されており、各ブロックにおいて、内部電源電位ｉｎｔ．Ｖｃｃのレベルに分布が存在する場合においても、その制御のためのプログラム信号に対応する平均値や最大値あるいは最小値に対応したデータをビルトインセルフテストによって抽出することが可能となる。
【０１３８】
［実施の形態４］
図１５は、実施の形態４の測定回路３０４．１の構成を説明するための概略ブロック図である。測定回路３０４．１は、内部回路が、実施の形態３におけるのよりもさらに多くの内部回路ブロックに分割されている場合において、各内部回路ブロックの比較結果を抽出して、内部電源電位の場所依存性を検出することが可能である。
【０１３９】
内部回路１００．１は、図１５においては、内部回路ブロックＢ１１〜Ｂ４８の内部回路ブロックに分割されているものとする。
【０１４０】
内部回路ブロックＢ１１〜Ｂ４８の各々に対応しては、比較回路３１６が設けられており、比較回路３１６の比較結果は、各比較回路３１６内のラッチ回路ＬＴ３に格納される。内部回路ブロックＢ１１〜Ｂ４８のラッチ回路ＬＴ３は、シリアルに接続されており、ＢＩＳＴ回路４２の制御に従って、内部スキャンパスＩＳＣＰが、比較結果をシリアルに伝達する。内部スキャンパスＩＳＣＰにより伝送された比較結果は、書込制御回路３４２を介して、記憶回路３４４に格納される。
【０１４１】
ＢＩＳＴ回路４２からは、内部回路１００．１に対して測定基準電圧ＶＭＲ１が与えられる。
【０１４２】
図１６は、図１５に示した比較回路３１６の構成を説明するための回路図である。
【０１４３】
図１３に示した実施の形態３の比較回路の構成と異なる点は、スイッチ回路ＳＷ１が省略され、比較回路３１６中のトランジスタＴＮ１１のゲートは、対応する内部回路ブロックの内部電源配線の電位レベルだけを受取る構成となっていることである。ラッチ回路ＬＴ３は、このようにして比較された結果をラッチし、内部スキャンパスＩＳＣＰを介して、書込制御回路３４２に対して与える。
【０１４４】
図１７は、図１５および図１６に示した測定回路３０４．１の動作を説明するための概念図である。
【０１４５】
ステップ１〜１６の各々において、内部回路ブロックＢ１１〜Ｂ４８に対応する複数のラッチ回路ＬＴ３中のデータが、順次書込制御回路３４２により記憶回路３４４に格納される。
【０１４６】
比較処理を行なう期間中の第１のタイミングにおいて、内部回路ブロックＢ１１〜Ｂ４８に対応するラッチ回路ＬＴ３から読出されたデータが、書込制御回路３４２に与えられ、記憶回路３４４に書込まれる。以下同様にして、第２タイミング、第３タイミングおよび第４タイミングにおいて、それぞれ内部回路ブロックＢ１１〜Ｂ４８のラッチ回路ＬＴ３から比較結果が、書込制御回路３４２に転送される。
【０１４７】
読出制御回路３４８からは、この記憶回路３４４中に格納されたデータが順次読出され、論理演算回路３４８は、各ステップについて、各タイミングで書込まれていた比較結果の平均値を求めるとともに、最大値および最小値を抽出して、実施の形態３と同様にして、スキャンパスＳＣＰに対して出力する。
【０１４８】
以上のような構成により、内部回路をより多くの内部回路ブロックに分割して、より詳細に内部電源電位の場所依存性に関するデータを抽出することが可能となる。
【０１４９】
図１８は、図１７に示した処理を説明するためのタイミングチャートである。
図８に示した実施の形態１の処理タイミングと異なる点は、比較期間において、４回のタイミングに分けて、比較結果が書込制御回路３４２に対して転送される構成となっている点である。
【０１５０】
その他の点は、実施の形態１と同様であるので、その説明は繰返さない。
［実施の形態５］
図１９は、本発明の実施の形態５の比較器３１８の構成を説明するための回路図である。
【０１５１】
このような比較器３１８は、たとえば、実施の形態１の比較器３１０の代わりに用いることが可能である。
【０１５２】
図１９に示した比較器３１８の構成においては、所定の比較期間にわたって、比較結果のデータを積算する構成となっている。
【０１５３】
比較器３１８の動作の大略を述べると、比較期間においては、内部電源配線のＬＶ１の電位と測定基準電位ＶＭＲ１を比較する。その比較結果を、増幅器ＣＫＡＭＰにより増幅して、チャージポンプ回路ＣＨＰＣＫＴに与える。チャージポンプ回路では、相補の内部ノードを充放電することで、この相補の内部ノードに比較結果に相当する電位差を発生させる。この状態を一定期間継続することで、相補の内部ノードのアナログ電位は比較結果を積算した値に対応することになる。
【０１５４】
最終的に、この相補の内部ノードのアナログ電位差を増幅して判定結果とする。
【０１５５】
図１９を参照して、比較器３１８は、対応する内部回路１００．１（または、対応する内部回路ブロック）の内部電源配線ＬＶ１の電位レベルをノードｐ１１に受け、後に説明するチャージポンプ回路ＣＨＰＣＫＴからの第２の出力をノードｐ１２に受けて、ＢＩＳＴ回路４２により制御されて、いずれかを選択的に出力するためのスイッチ回路ＳＷ２１と、測定基準電位ＶＭＲ１をノードｐ２１に受け、チャージポンプ回路ＣＨＰＣＫＴからの第１の出力をノードｐ２２に受けて、ＢＩＳＴ回路４２により制御されて、いずれかを選択的に出力するためのスイッチ回路ＳＷ２２と、内部ノードｎ１１とを接地電位ＶＳＳとの間に設けられる定電流源ＣＣＳ１と、外部電源電位ＥＸＴ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１およびＴＮ１１と、外部電源電位ＥＸＴ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１２およびＴＮ１２とを備える。
【０１５６】
トランジスタＴＮ１１のゲートは、スイッチ回路ＳＷ２１の出力を受け、トランジスタＴＮ１２のゲートは、スイッチ回路ＳＷ２２の出力を受ける。
【０１５７】
また、トランジスタＴＰ１１およびＴＰ１２は、所定の基準電位ＣＶＲを受けて動作する。
【０１５８】
比較器３１８は、さらに、ＢＩＳＴ回路４２からの信号φＡ２により活性化されて、ノードｎ２２の電位を非反転入力ノード（＋入力ノード）に受け、ノードｎ２１の電位を反転入力ノード（−入力ノード）に受けて、両者の電位差を増幅するための差動増幅回路ＣＫＡＭＰと、差動増幅回路ＣＫＡＭＰの非反転出力（＋出力）を受けて、ＢＩＳＴ回路４２により制御され、ノードｐ３１とノードｐ３２のいずれか一方に選択的に出力するためのスイッチ回路ＳＷ２３と、差動増幅回路ＣＫＡＭＰの反転出力（−出力）を受けて、ＢＩＳＴ回路４２により制御され、ノードｐ４１とノードｐ４２のいずれか一方に選択的に出力するためのスイッチ回路ＳＷ２４と、スイッチ回路ＳＷ２３のノードｐ３２およびスイッチ回路ＳＷ２４のノードｐ４２の電位レベルを受けて、これらの電位レベルに応じて内部ノードの充放電を行なうためのチャージポンプ回路ＣＨＰＣＫＴとを備える。
【０１５９】
チャージポンプ回路ＣＨＰＣＫＴは、ノードｐ３２およびノードｐ４２の電位レベルを受けて、第１の内部ノード（図示せず）を充放電する第１のポンプ回路ＣＨＰ１と、ノードｐ３２およびノードｐ４２の電位レベルを受けて、第１のポンプ回路ＣＨＰ１とは、相補となるように第２の内部ノード（図示せず）を充放電するための第２のポンプ回路ＣＨＰ２とを含む。
【０１６０】
比較器３１８は、さらに、ＢＩＳＴ回路４２からの信号ＳＴＬＴにより制御されて、スイッチ回路ＳＷ２３のノードｐ３１の電位レベルをラッチ回路ＬＴ４に伝達するためのＮチャンネルＭＯＳトランジスタＴＮ２１と、信号ＳＴＬＴにより制御されて、スイッチ回路ＳＷ２４のノードｐ４１の電位レベルをラッチ回路ＬＴ４に伝達するためのＮチャンネルＭＯＳトランジスタＴＮ２２とを備える。
【０１６１】
測定期間中は、スイッチ回路ＳＷ２１においてはノードｐ１１が、スイッチ回路ＳＷ２２においてはノードｐ２１が、スイッチ回路ＳＷ２３においてはノードｐ３２が、スイッチ回路ＳＷ２４においてはノードｐ４２が、それぞれ選択される。
【０１６２】
一方、比較結果をラッチ回路ＬＴ４に格納する際には、スイッチ回路ＳＷ２１においてはノードｐ１２が、スイッチ回路ＳＷ２２においてはノードｐ２２が、スイッチ回路ＳＷ２３においてはノードｐ３１が、スイッチ回路ＳＷ２４においてはノードｐ４１が、それぞれ選択される。
【０１６３】
ラッチ回路ＬＴ４に格納されたデータが、比較器３１８の出力信号となる。
図２０は、図１９に示した第１のポンプ回路ＣＨＰ１および第２のポンプ回路ＣＨＰ２の構成を説明するための回路図である。
【０１６４】
図２０を参照して、第１のポンプ回路ＣＨＰ１は、信号φＡ２を一方入力に受け、他方入力にノードｐ３２の電位を受けるＮＡＮＤ回路ＧＮＡＤ１と、信号φＡ２を一方入力に受け、他方入力にノードｐ４２の電位を受けるＡＮＤ回路ＧＡＮＤ１と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ３１およびＮチャネルＭＯＳトランジスタＴＮ３１とを備える。トランジスタＴＰ３１のゲートは、ＮＡＮＤ回路ＧＮＡＤ１の出力を受け、トランジスタＴＮ３１のゲートは、ＡＮＤ回路ＧＡＮＤ１の出力を受ける。
【０１６５】
第１のポンプ回路ＣＨＰ１は、さらに、トランジスタＴＰ３１とトランジスタＴＮ３１との接続ノードｎ３１と接地電位Ｖｓｓとの間に設けられるキャパシタＣ１と、ノードｎ３１とプリチャージ電位Ｖｃｐとの間に設けられる抵抗体Ｒ３１とを備える。
【０１６６】
同様にして、第２のポンプ回路ＣＨＰ２は、信号φＡ２を一方入力に受け、他方入力にノードｐ４２の電位を受けるＮＡＮＤ回路ＧＮＡＤ２と、信号φＡ２を一方入力に受け、他方入力にノードｐ３２の電位を受けるＡＮＤ回路ＧＡＮＤ２と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ３２およびＮチャネルＭＯＳトランジスタＴＮ３２とを備える。トランジスタＴＰ３２のゲートは、ＮＡＮＤ回路ＧＮＡＤ２の出力を受け、トランジスタＴＮ３２のゲートは、ＡＮＤ回路ＧＡＮＤ２の出力を受ける。
【０１６７】
第２のポンプ回路ＣＨＰ２は、さらに、トランジスタＴＰ３２とトランジスタＴＮ３２との接続ノードｎ３２と接地電位Ｖｓｓとの間に設けられるキャパシタＣ２と、ノードｎ３２とプリチャージ電位Ｖｃｐとの間に設けられる抵抗体Ｒ３２とを備える。
【０１６８】
ノードｎ３１が、「第１の内部ノード」に相当し、ノードｎ３２が、「第２の内部ノード」に相当する。
【０１６９】
チャージポンプ回路ＣＨＰＣＫＴは、ＢＩＳＴ回路４２から出力され、かつ比較動作の開始される前に活性状態（”Ｈ”レベル）となる信号ＰＲおよびその反転信号／ＰＲにより制御されて、ノードｎ３１とノードｎ３２とを結合するトランスファーゲートＴＧ３１を備える。
【０１７０】
図２１は、図１９および図２０で説明した比較器３１８の動作を説明するためのタイミングチャートである。
【０１７１】
比較期間の終了時に、転送タイミングを制御する信号ＳＴＬＴが活性となって、ラッチ回路ＬＴ４へ保持データの転送が行なわれる点を除いては、実施の形態１と同様の動作であるので、説明は省略する。
【０１７２】
以上のような構成により、所定の期間内の比較結果を反映した測定が可能となり、測定の精度、ひいては、内部電源電位発生回路２００．１〜２００．４に対するプログラム信号の精度が一層向上する。
【０１７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７４】
【発明の効果】
以上説明したとおり、請求項１〜４に係る半導体集積回路装置では、複数の内部回路に対応して複数の内部電位発生回路が設けられている場合に、測定回路の出力信号に基づいて、基準電位に相当する内部電位を生成するためのレベル設定信号を容易に検出することができ、その検出結果に基づいて内部電位を容易に調整することができる。
【０１７５】
請求項５〜７に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、比較回路の第１および第２の入力ノードに与えられる電位を内部電位と基準電位とで入換えることが可能なために、比較回路の比較特性のオフセットにより、十分な精度の比較が行なわれなくなることを防ぐことができる。
【０１７６】
請求項８〜１５に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、各内部回路は、複数の回路ブロックに分割されている場合において、その制御のためのレベル設定信号のレベルをセルフテストで設定することができる。さらには、プログラム信号に対応する平均値や最大値あるいは最小値に対応したデータをビルトインセルフテストによって抽出することが可能となる。
【０１７７】
請求項１６〜１８に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、所定の期間内の比較結果を反映した測定が可能となり、内部電位発生回路に対するレベル設定信号の精度を一層向上させることができる。
【図面の簡単な説明】
【図１】 発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【図２】 図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【図３】 図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【図４】 図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【図５】 図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【図６】 チューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号を例示する図である。
【図７】 図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【図８】 半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【図９】 本発明の実施の形態２の半導体集積回路装置１０００における測定回路３０２．１の構成を説明するための概略ブロック図である。
【図１０】 図９に示した比較器３１２の構成を説明するための回路図である。
【図１１】 実施の形態２の測定回路３０２．１の動作を説明するための概念図である。
【図１２】 本発明の実施の形態３の測定回路３０４．１の構成を説明するための概略ブロック図である。
【図１３】 図１２に示した比較回路３１４の構成を説明するための回路図である。
【図１４】 実施の形態３の測定回路３０４．１の動作を説明するための概念図である。
【図１５】 測定回路３０４．１の構成を説明するための概略ブロック図である。
【図１６】 比較回路３１６の構成を説明するための回路図である。
【図１７】 測定回路３０４．１の動作を説明するための概念図である。
【図１８】 図１７に示した処理を説明するためのタイミングチャートである。
【図１９】 実施の形態５の比較器３１８の構成を説明するための回路図である。
【図２０】 第１のポンプ回路ＣＨＰ１および第２のポンプ回路ＣＨＰ２の構成を説明するための回路図である。
【図２１】 比較器３１８の動作を説明するためのタイミングチャートである。
【符号の説明】
１０ 制御信号入力端子群、１２ データ入出力端子群、１４ 電源端子、１６ 接地端子、２０ コントロール部、３０ データ入出力部、３２ 入出力バッファ、３４ 出力制御部、４０ 制御回路、４２ ビルトインセルフテスト回路、４４ 基準電圧生成部、４６ プログラム部、１００．１〜１００．４ 内部回路、ＶＣＬ 電源配線、ＶＳＬ 接地配線、２００．１〜２００．４ 内部電源電位発生回路、ＬＶ１〜ＬＶ４ 内部電源配線、ＶＭＲ１〜ＶＭＲ４ 測定基準電位、３００．１〜３００．４ 測定回路、ＳＣＰ スキャンパス、ＳＲ１〜ＳＲ８ シフトレジスタ、１０００ 半導体集積回路装置。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、外部から内部電源電位の調整が可能な内部電位発生回路を備えた半導体集積回路装置の構成に関する。
【０００２】
【従来の技術】
従来から、半導体集積回路装置には、外部電源電位よりも低い、あるいは外部電源電位よりも高い内部電源電位を生成して内部回路に与えるための内部電源電位発生回路が設けられている。内部電源電位発生回路の出力電位は、製造プロセスの変動などによってばらつくので、内部電源電位発生回路の出力電位は、外部から調整可能な構成となっていることが一般的である。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来は、この内部電源電位発生回路の出力電位は、外部のテスタでモニタしながら調整を行なっていたため、その調整を行なうことは容易ではなかった。
【０００４】
さらに、近年、システムＬＳＩなどにおいては、異なる機能を有する内部回路に対して、異なる内部電源電位を供給するための内部電源電位発生回路が設けられる場合がある。この場合は、複数の内部電源電位発生回路の各々に対して、その出力電位レベルをテスタでモニタし、かつその調整を行なうことが必要となり、その調整の困難さはさらに増大することになる。
【０００５】
したがって、この発明の主たる目的は、複数の内部電源発生回路の生成する内部電源電位の調整を容易に行なうことが可能な半導体集積回路装置を提供することである。
【０００６】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための複数の内部回路と、複数の内部回路の少なくとも１つに対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路と、内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させるテスト制御回路と、テスト動作時に、内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を生成する測定回路とを備え、測定回路は、比較結果を示す情報を保持するための記憶回路を含み、記憶回路に格納された比較結果をテスト制御回路に伝達するための伝達回路をさらに備える。
【０００７】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、複数個の内部電位発生回路が、複数の内部回路のうちの複数個に対応してそれぞれ設けられ、複数の測定回路が、複数の内部電位発生回路にそれぞれ対応して設けられ、テスト制御回路は、複数の内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数の基準電位を同時に生成し、複数の内部電位発生回路のテストを並列して行なう。
【０００８】
請求項３記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、測定回路は、複数のレベル設定信号のうち、内部電位が基準電位に相当することを検知した時点でのレベル設定信号を、記憶回路に対して選択的に格納するための格納制御手段をさらに含む。
【０００９】
請求項４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、通常動作において、内部電位発生回路の各々に与えるべきレベル設定信号を記憶するためのプログラム回路をさらに備え、各内部電位発生回路は、プログラム回路からのレベル設定信号とテスト制御回路からのレベル設定信号とを、動作モードに応じて選択する手段を含む。
【００１０】
請求項５記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路で生成された各内部電位と基準電位とを第１および第２の入力ノードに受けて、比較結果を出力する比較回路と、第１および第２の入力ノードに与えられる電位を、テスト制御回路に制御されて、内部電位と基準電位とで入換えることが可能なスイッチ手段とを含む。
【００１１】
請求項６記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、入換えられた各々の場合における比較回路の出力を保持するための保持回路と、保持回路の保持データに基づいて、入換えられた各々の場合における比較回路の出力を比較するための第１の論理回路とをさらに含む。
【００１２】
請求項７記載の半導体集積回路装置は、請求項６記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、入換えられた各々の場合における比較回路の出力が互いに相違する複数のレベル設定信号の中間値を検出する第２の論理回路をさらに含む。
【００１３】
請求項８記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、各内部回路は、複数の回路ブロックに分割され、複数の測定回路の各々は、複数の回路ブロックに共通に設けられ、内部電位発生回路から複数の回路ブロックに供給される内部電位と基準電位との比較結果を出力する比較回路と、テスト制御回路に制御されて、複数の回路ブロックに供給される内部電位を選択的に比較回路に与えるためのスイッチ手段とを含む。
【００１４】
請求項９記載の半導体集積回路装置は、請求項８記載の半導体集積回路装置の構成に加えて、記憶回路は、内部回路の複数の回路ブロックごとに、複数のレベル設定信号と関連づけて、比較結果を格納する。
【００１５】
請求項１０記載の半導体集積回路装置は、請求項９記載の半導体集積回路装置の構成に加えて、記憶回路は、内部回路の複数の回路ブロックごとの比較結果と複数のレベル設定信号とに対する統計演算を行うための論理回路をさらに含む。
【００１６】
請求項１１記載の半導体集積回路装置は、請求項１０記載の半導体集積回路装置の構成に加えて、論理回路は、複数の回路ブロックについて、比較結果の平均値を導出する。
【００１７】
請求項１２記載の半導体集積回路装置は、請求項１０記載の半導体集積回路装置の構成に加えて、論理回路は、複数のレベル設定信号のうち、複数の回路ブロックごとの比較結果のいずれか一つが所定のレベルとなるレベル設定信号を導出する。
【００１８】
請求項１３記載の半導体集積回路装置は、請求項１０記載の半導体集積回路装置の構成に加えて、論理回路は、複数のレベル設定信号のうち、複数の回路ブロックごとの比較結果が全て所定のレベルとなるレベル設定信号を導出する。
【００１９】
請求項１４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、内部回路は、複数の回路ブロックに分割され、測定回路は、複数の回路ブロックごとに設けられ、内部電位発生回路から複数の回路ブロックに供給される内部電位と基準電位とを比較し、比較結果を保持する複数の比較回路と、テスト制御回路に制御されて、複数の比較回路に保持された比較結果を記憶回路に伝達するための内部伝達回路とをさらに含む。
【００２０】
請求項１５記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、測定回路は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較し、比較結果を保持する比較回路をさらに含み、比較回路は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較を所定の時間内に複数回行ない、記憶回路は、比較回路の複数回の比較ごとに、複数のレベル設定信号と関連づけて、比較結果を格納する。
【００２１】
請求項１６記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較した結果を所定の時間にわたって積算する。
【００２２】
請求項１７記載の半導体集積回路装置は、請求項１６記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを比較するための比較回路と、比較回路の比較結果に応じて、内部ノードを充放電するチャージポンプ回路と、チャージポンプ回路の内部ノードの電位レベルを比較結果として出力するための電位検出手段とを含む。
【００２３】
請求項１８記載の半導体集積回路装置は、請求項１６記載の半導体集積回路装置の構成に加えて、複数の測定回路の各々は、内部電位発生回路から内部回路に供給される内部電位と基準電位とを第１および第２の入力ノードに受けて、比較するための比較回路と、比較回路の比較結果に応じて、第１および第２の内部ノードを互いに相補に充放電するチャージポンプ回路と、第１および第２の内部ノードの電位レベルを、内部電位と基準電位の代わりに比較回路に与えるためのスイッチ回路とを含み、比較回路は、第１および第２の内部ノードの電位レベルの比較を行なって、比較結果として出力する。
【００２４】
【発明の実施の形態】
［実施の形態１］
以下、この発明の実施の形態を図面を用いて説明する。
【００２５】
図１は、この発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【００２６】
図１を参照して、半導体集積回路装置１０００は、外部からの制御信号を受取るための制御信号入力群１０と、外部との間でデータの授受を行なうためのデータ入出力端子群１２と、外部から外部電源電位ｅｘｔ．Ｖｃｃを受取るための電源端子１４と、外部から接地電位Ｖｓｓを受けるための接地端子１６と、外部制御信号入力端子群１０からの信号に基づいて、半導体集積回路装置１０００の動作を制御するためのコントロール部２０と、データ入出力端子群１２を介して、外部との間でデータの授受を行なうためのデータ入出力部３０と、コントロール部２０により制御され、データ入出力部３０との間でのデータ授受や相互間でのデータ授受を行なって、それぞれ所定のデータ処理を行なうための内部回路１００．１〜１００．４と、電源端子１４から内部回路１００．１〜１００．４に対して、外部電源電位ｅｘｔ．Ｖｃｃを伝達するための電源配線ＶＣＬと、接地端子１６から接地電位Ｖｓｓを内部回路１００．１〜１００．４に伝達するための接地配線ＶＳＬとを備える。なお、図１では内部回路の個数は、説明の簡単のために４個としているが、この個数は、４個より多くても、あるいは少なくてもよい。
【００２７】
半導体集積回路装置１０００は、さらに、内部回路１００．１〜１００．４のそれぞれと電源配線ＶＣＬとの間に設けられ、外部電源電位ｅｘｔ．Ｖｃｃを降圧または昇圧して、対応する内部回路１００．１〜１００．４に供給するための内部電源電位発生回路２００．１〜２００．４と、内部電源電位発生回路２００．１〜２００．４からの内部電源電位を内部回路１００．１〜１００．４の各々に伝達するための内部電源配線ＬＶ１〜ＬＶ４と、内部回路１００．１〜１００．４のそれぞれに対応して設けられ、コントロール部２０から出力される測定基準電位ＶＭＲ１〜ＶＭＲ４をそれぞれ受けて、対応する内部回路における内部電源配線ＬＶ１〜ＬＶ４の電位レベルを測定して、その測定結果を出力するための測定回路３００．１〜３００．４とを備える。ここで、内部電源電位発生回路２００．１〜２００．４の生成する電位レベルは、それぞれ互いに異なっていてもよいし、一部の内部電源電位発生回路または全部の内部電源電位発生回路については、共通のレベルであってもよい。
【００２８】
コントロール部２０は、内部回路１００．１〜１００．４の動作を制御するために、内部制御信号ｉｎｔ．Ｃｍｄを生成して、対応する内部回路１００．１〜１００．４に対して出力する。
【００２９】
半導体集積回路装置１０００は、さらに、セルフテスト期間中において、内部回路１００．１〜１００．４の各々に対して与えるテスト信号を、コントロール部２０から順次シリアルに伝達し、かつ、内部回路１００．１〜１００．４からテスト動作の結果出力される信号や、内部回路１００．１〜１００．４の相互間で授受されるデータを受取って、コントロール部２０に対してシリアルに伝達するためのスキャンパスＳＣＰを備える。スキャンパスＳＣＰは、その途中経路において、内部回路１００．１〜１００．４に与えるデータを伝達し、かつ内部回路１００．１〜１００．４から出力されたデータを受取って、シリアルに伝達するためのシフトレジスタＳＲ１〜ＳＲ８を含む。
【００３０】
図２は、図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【００３１】
コントロール部２０は、制御信号入力端子群１０から与えられる信号に応じて、通常動作においては、内部回路１００．１〜１００．４の動作を制御するための信号を出力し、テスト動作においては、ビルトインセルフテストの開始および終了を制御するための信号を出力する制御回路４０と、制御回路４０からの信号に応じて、ビルトインセルフテストを開始し、内部回路１００．１〜１００．４との間でスキャンパスＳＣＰを介してデータの授受を行なうことにより、自己試験処理（以下、「ビルトインセルフテスト」と呼ぶ）を行なうためのビルトインセルフテスト回路４２と、ビルトインセルフテスト回路４２により制御されて、測定回路３００．１〜３００．４に与える基準電圧ＶＭＲ１〜ＶＭＲ４を発生するための基準電圧生成部４４と、通常動作において、内部電源電位発生回路２００．１〜２００．４の生成する内部電源電位をチューニングするための情報を不揮発的に格納し、対応する内部電源電位発生回路２００．１〜２００．４に対して、チューニング情報に対応するプログラムデータを与えるためのプログラム部４６とを備える。
【００３２】
後に説明するように、ビルトインセルフテスト期間中は、ビルトインセルフテスト回路４２から与えられるビルトインセルフテスト回路出力信号（以下、「ＢＩＳＴ回路出力信号」と呼ぶ）が、プログラム部４６から出力されるプログラム部出力信号の代わりに、内部電源電位発生回路２００．１〜２００．４の出力電位を制御する。
【００３３】
また、プログラム部４６には、外部からのレーザ照射処理などによって、チューニングするための情報を不揮発的に格納するためのヒューズ素子等が設けられているものとする。あるいは、プログラム部４６には、電気的な信号ＳＰＲＧによりチューニングするための情報を不揮発的に格納するための不揮発性記憶素子が設けられており、ビルトインセルフテスト回路４２からの指示により、チューニング情報が格納される構成が設けられていてもよい。
【００３４】
内部電源電位発生回路２００．１〜２００．４の動作電圧の測定が終了すると、ビルトインセルフテスト回路４２は、各測定回路３００．１〜３００．４からの測定結果のデータを、スキャンパスＳＣＰを介して受け取る。この後、ビルトインセルフテスト回路４２からの指示に従って、データ入出力部３０中の出力制御回路３４は、ビルトインセルフテスト回路４２が受け取った測定結果のデータを、入出力バッファ３２を介して外部に出力する。
【００３５】
入出力バッファ３２は、通常動作においては、データ入出力端子群１２を介して、内部回路１００．１〜１００．４からのデータを外部に出力し、あるいは外部から与えられたデータを内部回路１００．１〜１００．４に対して出力する。
【００３６】
図３は、図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【００３７】
基準電圧発生回路４４は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続される、ＰチャネルＭＯＳトランジスタＴＰ１と抵抗体Ｒ１１〜Ｒ１４とを備える。トランジスタＴＰ１１のゲートは、ビルトインセルフテスト回路４２からの制御信号ＳＣＲＶを受けて、ビルトインセルフテスト期間中はトランジスタＴＰ１は導通状態となる。
【００３８】
トランジスタＴＰ１と抵抗体Ｒ１１との接続ノードから基準電圧ＶＭＲ１が出力され、抵抗体Ｒ１１とＲ１２の接続ノードが基準電位ＶＭＲ２が出力され、抵抗体Ｒ１２と抵抗体Ｒ１３の接続ノードから基準電圧ＶＭＲ３が出力され、抵抗体Ｒ１３と抵抗体Ｒ１４の接続ノードから基準電圧ＶＭＲ４がそれぞれ出力される。
【００３９】
抵抗体Ｒ１１〜Ｒ１４の値およびそれらの抵抗比は、予め設定されているため、基準電圧ＶＭＲ１〜ＶＭＲ４は、それぞれ予めその値が既知の電圧レベルである。
【００４０】
図４は、図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【００４１】
なお、他の内部電源電位発生回路２００．２〜２００．４の構成も、基本的には内部電源電位発生回路２００．１の構成と同様である。
【００４２】
図４を参照して、内部電源電位発生回路２００．１は、プログラム部４６からのプログラム部出力信号と、ビルトインセルフテスト回路４２からのＢＩＳＴ回路出力信号とを受けて、ビルトインセルフテスト回路（以下、「ＢＩＳＴ回路」と呼ぶ）４２からの制御信号に応じて、いずれか一方を選択的にチューニング情報を示す信号Ｐ０〜Ｐ３として出力するための切換回路２０２と、切換回路２０２の出力を受けて、その出力に応じた基準電位を発生する基準電位発生回路２０４ａおよび基準電位発生回路２０４ａの出力電圧ＶＲＩに応じて、内部電源線ＬＶ１の電位レベルを駆動するためのドライバ回路２０４ｂを含む。
【００４３】
基準電位発生回路２０４ａは、定電流源２２０、抵抗素子２２１〜２５、トランスファーゲート２２６〜２２９およびインバータ２３０〜２３３を含む。
【００４４】
定電流源２２０は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＣＬと出力ノードＮ２０との間に接続され、予め定められた一定の電流ＩをノードＮ２０に与える。
【００４５】
抵抗素子２２１〜２２５は、出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間に直列接続される。抵抗素子２２１〜２２５は、それぞれ所定の抵抗値Ｒ１，Ｒ２，Ｒ４，Ｒ８，ＲＢを有する。ここで、Ｒ１：Ｒ２：Ｒ４：Ｒ８＝１：２：４：８となっている。
【００４６】
抵抗素子２２１〜２２４とトランスファーゲート２２６〜２２９とは、それぞれ並列接続される。ＢＩＳＴ回路４２から、あるいはプログラム部４６から与えられる信号Ｐ０〜Ｐ２は、それぞれトランスファーゲート２２６〜２２８のＰチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、それぞれインバータ２３０〜２３２を介して、トランスファーゲート２２６〜２２８のＮチャネルＭＯＳトランジスタのゲートに入力される。ＢＩＳＴ回路４２またはプログラム部４６からの信号Ｐ３は、トランスファーゲート２２９のＮチャネルＭＯＳトランジスタのゲートに直接入力されるとともに、インバータ２３３を介して、トランスファーゲート２２９のＰチャネルＭＯＳトランジスタのゲートに入力される。
【００４７】
出力ノードＮ２０と接地電位Ｖｓｓの供給配線ＶＳＬとの間の抵抗値Ｒは、信号Ｐ０〜Ｐ３の論理レベルの組合せにより、１６段階で変更可能となっている。たとえば、信号Ｐ０〜Ｐ３がともに“Ｌ”レベルの場合は、トランスファーゲート２２６〜２２８が導通するとともに、トランスファーゲート２２９が非導通になり、抵抗値Ｒは、Ｒ＝（Ｒ８＋ＲＢ）となる。この抵抗値（Ｒ８＋ＲＢ）は、設計値によって予め設定されている。出力ノードＮ２０の電位ＶＲＩは、ＶＲＩ＝Ｒ×Ｉとなる。
【００４８】
ドライバ回路２０４ｂは、ＰチャネルＭＯＳトランジスタ２３４および差動増幅器２３５を含む。ＰチャネルＭＯＳトランジスタ２３４は、外部電源電位ｅｘｔ．Ｖｃｃの供給配線ＶＳＬと内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１との間に接続される。差動増幅器２３５は、通常動作においてはコントロール部２０中の制御回路４０から与えられ、また、テスト動作においてはコントロール部２０中のビルトインセルフテスト回路４２から与えられる信号φＡ１によって制御され、その反転入力ノードは、基準電位発生回路２０４ａの出力電位ＶＲＩを受け、その非反転入力ノードは内部電源電位ｉｎｔ．Ｖｃｃの供給配線ＬＶ１に接続され、その出力信号はＰチャネルＭＯＳトランジスタ２３４のゲートに入力される。
【００４９】
信号φＡ１が非活性化レベルの“Ｌ”レベルの場合は、差動増幅器２３５の出力信号は“Ｈ”レベルに固定され、ＰチャネルＭＯＳトランジスタ２３４は非導通状態となる。
【００５０】
信号φＡ１が活性化レベルの“Ｈ”レベルの場合は、差動増幅器２３５は、内部電源電位ｉｎｔ．Ｖｃｃが基準電位ＶＲＩに一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位を制御する。したがって、内部電源電位ｉｎｔ．Ｖｃｃは、基準電位ＶＲＩと同じレベルになる。
【００５１】
したがって、たとえば、図４においては、内部回路１００．１は、外部電源電圧ｅｘｔ．Ｖｃｃを降圧した内部電源電位ｉｎｔ．Ｖｃｃおよび接地電位Ｖｓｓによって駆動される。
【００５２】
図５は、図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【００５３】
なお、他の測定回路３００．２〜３００．４の構成も基本的には測定回路３００．１の構成と同様である。
【００５４】
測定回路３００．１は、対応する内部回路１００．１の内部電源線ＬＶ１の電位レベルと、基準電圧生成部４４からの測定基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２からの制御に従って、これらの電位レベルを通過させるスイッチ回路３０２と、ビルトインセルフテスト回路４２からの信号φＡ２により活性化されて、スイッチ回路３０２からの内部電源線ＬＶ１の電位レベルと測定基準電位ＶＭＲ１とを比較する比較器３１０とを備える。
【００５５】
ここで、ＢＩＳＴ回路４２は、テスト動作において、後に説明するように、内部電源電位発生回路２００．１に与えるＢＩＳＴ回路出力信号のレベルを段階的に変化させる。測定回路３００．１も、このＢＩＳＴ回路出力信号をビルトインセルフテスト回路４２から受け取る。測定回路３００．１は、さらに、テスト動作において、比較器３１０からの出力に基づいて、このＢＩＳＴ回路出力信号が所定レベルとなり内部電源線ＬＶ１の電位レベルが基準電圧生成部４４からの測定基準電位ＶＭＲ１と一致した時点を検出して、ＢＩＳＴ回路出力信号を、選択的に通過させるための判定回路３２０を備える。
【００５６】
ここで、判定回路３２０は、インタリーブ回路３２４と、ラッチ回路３２６および３２８と、排他的論理和ゲート回路３３０と、ラッチ回路３３２と、ゲート回路３３４とを含む。
【００５７】
インタリーブ回路３２４は、最初はラッチ回路３２６に“Ｌ”レベルを与え、その後は、比較回路３１０からの出力レベルをラッチ回路３２８と３２６に交互に与える。最終的には、インタリーブ回路３２４は、ラッチ回路３２８に“Ｈ”レベルの信号を与える。ラッチ回路３２６および３２８は、インタリーブ回路３２４から与えられた信号レベルをラッチして、排他的論理和ゲート回路３３０に与える。
【００５８】
排他的論理和ゲート回路３３０は、ラッチ回路３２６および３２８の出力レベルが一致している場合は“Ｌ”レベルの信号を出力し、一致していない場合は“Ｈ”レベルの信号を出力する。
【００５９】
たとえば、ＢＩＳＴ回路出力信号のレベルが複数ステップにわたって変化し、あるステップにおいて、比較器３１０からの出力信号が“Ｌ”レベルから“Ｈ”レベルに変化したステップにおいては、排他的論理和ゲート回路３３０の出力レベルは“Ｈ”レベルになる。他のステップにおいては、排他的論理和ゲート回路３３０の出力は“Ｌ”レベルになる。
【００６０】
ラッチ回路３３２は、ＢＩＳＴ回路出力信号の変化する各ステップにおいて、そのレベルを保持し、ゲート回路３３４は、排他的論理和ゲート３３０の出力信号の立上がりエッジに応答して、ＢＩＳＴ回路出力信号ＰＴ０〜ＰＴ３を判定回路３２０から出力させる。
【００６１】
判定回路３２０から出力されたＢＩＳＴ回路出力信号は、メモリ回路３４０中の書込制御回路３４２に与えられる。書込制御回路３４２は、ＢＩＳＴ回路４２により制御されており、判定回路３２０から与えられたＢＩＳＴ回路出力信号を、記憶回路３４４に書込む。
【００６２】
また、ＢＩＳＴ回路４２は、測定動作が終了した後は、読出制御回路３４６を制御して、記憶回路３４４に格納されたＢＩＳＴ回路出力信号を記憶回路３４４から読出して、スキャンパスＳＣＰ上のシフトレジスタ回路ＳＲ１中のレジスタＳＲＣＫＴに格納させる。
【００６３】
以上説明したセルフテストの動作をまとめると、以下のとおりである。
すなわち、通常動作においては、内部電源電位発生回路２００．１から出力される内部電源電位ｉｎｔ．Ｖｃｃを生成するための基準電圧ＶＲＩのレベルを変化させるには、プログラム部４６からのプログラム出力信号が用いられる。これに対して、セルフテスト期間中においては、基準電圧ＶＲＩのレベルを変化させるために、上記プログラム出力信号の代わりに、ＢＩＳＴ回路４２からのＢＩＳＴ回路出力信号が用いられる。
【００６４】
これにより、セルフテスト期間中は、ＢＩＳＴ回路４２の制御で基準電位レベルＶＲＩを変更し、内部電源電位ｉｎｔ．Ｖｃｃのレベルが変化させられる。他の内部電源電位発生回路２００．２〜２００．４においても同様である。
【００６５】
このＢＩＳＴ回路４２により変化された内部電源電位ｉｎｔ．Ｖｃｃは、基準電圧生成部４４からの基準電位ＶＭＲ１〜ＶＭＲ４と比較され、その結果に応じて、内部電源電位ｉｎｔ．Ｖｃｃが基準電位に相当するレベルとなった時点のＢＩＳＴ回路出力信号が書込制御回路３４２により、チップ上の記憶回路３４４に蓄積される。
【００６６】
このようにして、測定が繰返され、判定に応じて記憶回路３４４に蓄積されたＢＩＳＴ回路出力信号は、ビルトインセルフテスト回路４２からの制御に従って、スキャンパスＳＣＰをシリアルに伝送されて、ビルトインセルフテスト回路４２中に取込まれる。
【００６７】
図６は、プログラム部４６またはＢＩＳＴ回路４２から出力されるチューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号φ３１０を例示する図である。
【００６８】
図６において、このチューニングモードでは１６のステップが行なわれる。信号Ｐ３〜Ｐ０は、１６のステップにおいて１０００，１００１，…，１１１１，００００，０００１，…，０１１１と変化する。
【００６９】
信号Ｐ３〜Ｐ０＝”００００”のときの内部基準電位ＶＲＩを０とすると、内部基準電位ＶＲＩの相対値ＶＲＩ′は、１６のステップにおいて−８，−７，…，−１，０，１，…，＋７と変化する。
【００７０】
比較回路３１０の出力信号φ３１０は、たとえば、ステップ１〜６では「Ｌ」レベルとなり、ステップ７〜１６では「Ｈ」レベルとなる。これは、ステップ１〜６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも低く、ステップ７〜１６では内部電源電位ｉｎｔ．Ｖｃｃが外部基準電位ＶＲよりも高いことを示している。
【００７１】
図７は、図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【００７２】
図７を参照して、ゲート回路３３４は、判定回路３２０内の排他的論理和ゲート３３０の出力信号φ３３０の立上がりエッジに応答して、信号Ｐ０〜Ｐ３をメモリ回路３４０に与える。
【００７３】
図６に示した場合では、ステップ６の信号（Ｐ３，Ｐ２，Ｐ１，Ｐ０）＝（１１０１）がメモリ回路３４０に与えられる。
【００７４】
メモリ回路３４０は、ゲート回路３３４からの信号Ｐ０〜Ｐ３＝”１１０１”を記憶し、ＢＩＳＴ回路４２からの制御信号に応じて信号Ｐ３〜Ｐ０＝”１１０１”を読出し、読出した信号Ｐ３〜Ｐ０を１つずつ順次スキャンパスＳＣＰに出力する。
【００７５】
図８は、半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【００７６】
図８において、ある時刻ｔ０に外部制御信号によってビルトインセルフテストへのエントリーが設定されると、ビルトインセルフテスト回路４２中のパルス発生回路（図示せず）によってカウンタ制御のための信号φ１がパルス的に「Ｈ」レベルに立上げられる。
【００７７】
信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路出力信号Ｐ３〜Ｐ１が初期値（たとえば、１０００）に設定されるとともに、ＢＩＳＴ回路４２からの信号φＡ１が「Ｈ」レベルに立上げられて、差動増幅器２３５が活性状態となり、内部電源電位ｉｎｔ．Ｖｃｃが内部基準電位ＶＲＩと一致するようにＰチャネルＭＯＳトランジスタ２３４のゲート電位が制御される。これにより時刻ｔ１において内部電源電圧の発生が活性状態となる。ここで、ビルトインセルフテスト時は、ＢＩＳＴ回路４２からの信号が、切換回路２０２を介して信号Ｐ０〜Ｐ３として内部電源電位発生回路２０４に与えられる。図４の内部電源電位発生回路２０４では、信号Ｐ３〜Ｐ０＝”１０００”に応答して、トランスファーゲート２２６〜２２９がともに導通し、内部基準電位ＶＲＩは最低レベル（Ｉ×ＲＢ）になる。
【００７８】
また、信号φ１が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）がカウントを開始し、時刻ｔ０から所定時間経過後の時刻ｔ２に信号φ２を「Ｈ」レベルにパルス的に立上げる。この時刻ｔ０〜時刻ｔ２の間に内部電源電位ｉｎｔ．Ｖｃｃが安定化される。
【００７９】
信号φ２が「Ｈ」レベルに立上げられると、信号φＡ２が「Ｈ」レベルに立上げられ、図５の比較回路３１０が活性化される。比較回路３１０は、基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃとを比較し、比較結果に応じたレベルの信号をインターリーブ回路３２４に出力する。
【００８０】
また、信号φ２が「Ｈ」レベルに立上げられると、ＢＩＳＴ回路４２内のカウンタ（図示せず）が改めてカウントを開始し、時刻ｔ２から所定時間経過後に信号φ３を「Ｈ」レベルにパルス的に立上げる。この信号φ３は、時刻ｔ３に立ち下がる。この時刻ｔ２〜時刻ｔ３に基準電位ＶＭＲ１と内部電源電位ｉｎｔ．Ｖｃｃの比較が行なわれる。
【００８１】
信号φ３の立下がりエッジに応答して、信号φＡ１，φＡ２が「Ｌ」レベルになる。これにより、差動増幅器２３５および比較回路３１０が非活性化される。
【００８２】
たとえば、図６に示したとおり信号が変化するとすると、この信号Ｐ３〜Ｐ０＝”１０００”に対応したステップ１では、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【００８３】
この後、ステップ２〜ステップ６においても、排他的論理和演算ゲート３３０の出力が活性化することがないため、ゲート回路３３４および書込制御回路３４２を介して、記憶回路３４４にデータが書込まれることはない。
【００８４】
また、ステップ７においては、信号φ３の立下がりエッジに応答して、インターリーブ回路３２４を比較回路３１０の比較結果のデータが通過すると、排他的論理和ゲート３３０の出力が活性状態となる。これに応答して、ゲート回路３３４および書込み制御回路３４２を介して記憶回路３４４にＢＩＳＴ回路出力信号が与えられる。
【００８５】
以後、並列してテストされている他の内部電源発生回路２００．２〜２００．４においても、排他的論理和ゲート３３０がラッチ回路３２６とラッチ回路３２８に格納されたデータが異なることを検知するために、ステップ１６までテストが継続される。このとき、排他的論理和ゲート３３０の出力とは関わりなく、最後のステップ、この例では、ステップ１６まで、必ずテスト動作を継続することとしても良いし、全ての内部電源発生回路２００．２〜２００．４において、排他的論理和ゲート３３０の出力が活性化した時点で、セルフテストを終了することとしてもよい。
【００８６】
以上説明したとおり、半導体集積回路装置１０００の構成によれば、内部電源電位ｉｎｔ．Ｖｃｃを基準電位ＶＭＲ１等に略等しくするための信号Ｐ０〜Ｐ３の値が、内部電源発生回路２００．１〜２００．４の各々について、半導体集積回路装置１０００の内部で求められて外部に出力される。したがって、ビルトインセルフテストにおいて、信号Ｐ０〜Ｐ３の最適値を容易に求めることができ、内部電源電位ｉｎｔ．Ｖｃｃを容易に調整することができる。
【００８７】
上述したとおり、このようなビルトインセルフテストの終了後に、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が、ビルトインセルフテストで求められた信号Ｐ０〜Ｐ３の最適値になるように、プログラム部４６内のヒューズのブロー処理または、不揮発性記憶素子へのデータの書込み処理が行なわれる。
【００８８】
通常動作時は、プログラム部４６の出力信号ＰＧ０〜ＰＧ３が切換回路２０２を介して内部電源電位発生回路２０４に与えられる。たとえば、内部回路１００．１に対応する内部電源電位発生回路２０４は、基準電位ＶＭＲ１に略等しいレベルの内部電源電位ｉｎｔ．Ｖｃｃを出力する。
【００８９】
なお、この実施の形態１では、ビルトインセルフテストにおける１６のステップにおいて内部電源電位ｉｎｔ．Ｖｃｃを順次増加させたが、本発明は、これに限るものではなく、内部電源電位ｉｎｔ．Ｖｃｃを順次減少させてもよいし、内部電源電位ｉｎｔ．Ｖｃｃを基準レベル（図６のＶＲＩ′＝０に対応するレベル）から最高レベル（ＶＲＩ′＝＋７に対応するレベル）まで順次増加させた後に基準レベルから最低レベル（ＶＲＩ′＝−７に対応するレベル）まで順次減少させてもよい。
【００９０】
また、メモリ回路３４０は、以上の説明では、測定回路３００．１〜３００．４の内部に設けられるものとしたが、たとえば、内部回路１００．１〜１００．４のうちのいずれか、たとえば、内部回路１００．４が、データを記憶する機能を有するメモリ回路である場合、メモリ回路３４０として、このような内部回路１００．４を用いることも可能である。
【００９１】
［実施の形態２］
図９は、本発明の実施の形態２の半導体集積回路装置１０００における測定回路３０２．１の構成を説明するための概略ブロック図であり、実施の形態１の図５と対比される図である。実施の形態２の半導体集積回路装置においては、実施の形態１の測定回路３００．１〜３００．４の代わりに、測定回路３０２．１〜３０２．４が設けられているものとする。
【００９２】
実施の形態２の半導体集積回路装置の測定回路３０２．１〜３０２．４以外の構成は、基本的に実施の形態１の半導体集積回路装置１０００の構成と同様であるので、その説明は繰返さない。
【００９３】
また、図９においても、図５と同一部分には同一符号を付してその説明は繰返さないこととする。
【００９４】
実施の形態２の測定回路３０２．１が、実施の形態１の測定回路３００．１の構成と異なる点は、以下のとおりである。
【００９５】
すなわち、まず、基準電圧生成部４４からの基準電位ＶＭＲ１と、内部回路１００．１に対応した内部電源配線ＬＶ１の電位を受けて、両者を比較する比較回路が、後に説明するような比較回路３１２となっている点である。
【００９６】
また、ラッチ回路３３２は、ＢＩＳＴ回路出力信号ではなく、排他的論理和演算回路３３０の出力を受けてラッチし、ゲート回路３３４は、ＢＩＳＴ回路４２からの指示に従って、ラッチ回路３３２中のデータを、メモリ回路３４０の書込制御回路３４２に与える構成となっている。
【００９７】
したがって、記憶回路３４４には、後に説明するように、測定中のステップ１〜１６の各々に対応した比較器３１２からの出力が記憶されることになる。
【００９８】
また、読出制御回路３４６の代わりに設けられる読出制御回路３４８は、記憶回路３４４中に保持された比較器３１２の出力データに対して、所定の演算を行なった結果を、スキャンパスＳＣＰに対して出力する。
【００９９】
図１０は、図９に示した比較器３１２の構成を説明するための回路図である。
比較器３１２は、内部電源配線ＬＶ１の電位レベルと、基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２により制御されて、いずれか一方を選択的に出力するスイッチ回路ＳＷ１と、内部電源配線ＬＶ１の電位と、基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２に制御されて、いずれか一方を選択的に出力するスイッチ回路ＳＷ２と、内部ノードｎ１１とを接地電位ＶＳＳとの間に設けられる定電流源ＣＣＳ１と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１およびＴＮ１１と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１２およびＴＮ１２とを備える。
【０１００】
トランジスタＴＮ１１のゲートは、スイッチ回路ＳＷ１の出力を受け、トランジスタＴＮ１２のゲートは、スイッチ回路ＳＷ２の出力を受ける。
【０１０１】
また、トランジスタＴＰ１１およびＴＰ１２は、所定の基準電位ＣＶＲを受けて動作する。
【０１０２】
トランジスタＴＰ１１とトランジスタＴＮ１１の接続ノードをノードｎ２１とし、トランジスタＴＰ１２とトランジスタＴＮ１２の接続ノードをノードｎ２２とする。ノードｎ２１とラッチ回路ＬＴ１との間にＮチャネルＭＯＳトランジスタＴＮ２１が設けられ、ノードｎ２２とラッチ回路ＬＴ１との間にＮチャネルＭＯＳトランジスタＴＮ２２が設けられる。トランジスタＴＮ２１およびトランジスタＴＮ２２のゲートは、ＢＩＳＴ回路４２からのラッチ回路取込信号ＳＴＬＴにより制御される。
【０１０３】
ラッチ回路ＬＴ１は、ＢＩＳＴ回路４２により制御されて、トランジスタＴＮ２１を介して与えられるノードｎ２１の電位レベルおよびトランジスタＴＮ２２を介して与えられるノードｎ２２の電位レベルを受けて、ノードｎ２１とノードｎ２２との電位差レベルに相当するデータを格納するためのラッチ回路ＬＴ１１と、ＢＩＳＴ回路４２に制御されて、トランジスタＴＮ２２を介して与えられるノードｎ２２の電位レベルとトランジスタＴＮ２１を介して与えられるノードｎ２１の電位レベルとの電位差に対応するデータを保持するためのラッチ回路ＬＴ１２とを含む。
【０１０４】
たとえば、スイッチ回路ＳＷ１が、内部電源配線ＬＶ１の電位レベルを選択する状態であり、かつスイッチ回路ＳＷ２が基準電位ＶＭＲ１を選択する状態において、ノードｎ２１およびノードｎ２２の間に現れる電位差を「入力が正転状態での比較結果」と呼び、一方スイッチ回路ＳＷ１が基準電位ＶＭＲ１を選択し、スイッチ回路ＳＷ２が、内部電源配線ＬＶ１の電位レベルを選択する状態において、内部ノードｎ２１と内部ノードｎ２２との間に現れる電位差を「入力が反転状態における比較結果」と呼ぶことにする。
【０１０５】
このとき、ラッチ回路ＬＴ１１は、入力が正転状態における比較器３１２の比較結果を格納し、ラッチ回路ＬＴ１２は、入力が反転状態での比較器３１２の比較結果を格納するものとする。
【０１０６】
比較器３１２は、さらに、ラッチ回路ＬＴ１１およびＬＴ１２に格納されたデータを受けて、排他的論理和演算の結果を、インタリーブ回路３２４に対して出力するための排他的論理和演算回路ＥＯＲ１を備える。
【０１０７】
図１０に示した比較器３１２において、スイッチ回路ＳＷ１およびスイッチ回路ＳＷ２により、比較対象となる内部電源配線ＬＶ１と基準電位ＶＭＲ１が入力されるトランジスタを入れ替える処理を行なう理由は、比較器３１２を構成するトランジスタの特性ばらつきなどのために生じる比較器３１２の比較特性のオフセットにより、十分な精度の比較が行なわれなくなることを防ぐためである。
【０１０８】
図１１は、図９および図１０で説明した実施の形態２の測定回路３０２．１の動作を説明するための概念図である。
【０１０９】
上述したとおり、セルフテストモードにおいて、ＢＩＳＴ回路４２から内部電源電位発生回路２００．１に与えられる信号Ｐ０〜Ｐ３のレベルが、たとえば１６ステップで変化する場合、各ステップ毎に、入力が正転状態での比較結果と入力が反転状態での比較結果が、ラッチ回路ＬＴ１１およびＬＴ１２に格納される。各ステップにおいて、このラッチ回路ＬＴ１１およびＬＴ１２に格納されたデータの排他的論理和演算の結果が、比較器３１２から出力される。
【０１１０】
図１１に示した例においては、ステップ９からステップ１２において、入力が正転の場合と入力が反転の場合とで比較結果が逆転している。これに応じて、比較器３１２の出力も、ステップ９からステップ１２において、“１”となっている。
【０１１１】
比較器３１２から出力されたこのような比較結果は、判定回路３２０中の排他的論理和ゲート３３０によって、排他的論理和演算が行なわれ、比較器３１２の出力レベルが変化する時点、すなわち、ステップ８からステップ９へ移行した時点と、ステップ１２からステップ１３へ移行した時点において、排他的論理和ゲート３０の出力が“１”レベルとなる。
【０１１２】
このような排他的論理和ゲート３３０の出力が、ゲート回路３３４を介して、記憶回路３４４に格納される。
【０１１３】
このようにして、記憶回路３４４に格納されたデータから、読出動作において読出制御回路３４８は、排他的論理和ゲート３３０の出力レベルが変化した２つのステップの遷移点の中点を抽出する。さらに、読出制御回路３４８は、この中点において論理レベルが“０”から“１”へと変化するように、エンコードしたデータを、スキャンパスＳＣＰに対して与える。
【０１１４】
このような処理を行なうことで、比較器３１２の比較特性にオフセット値が存在する場合であっても、正確な測定結果をセルフテストによって測定することが可能となる。
【０１１５】
［実施の形態３］
図１２は、本発明の実施の形態３の測定回路３０４．１の構成を説明するための概略ブロック図である。
【０１１６】
また、実施の形態３においては、図１に示した実施の形態１の半導体集積回路装置１０００の構成において、内部回路１００．１が、たとえば４つの内部回路ブロックＢＡ，ＢＢ，ＢＣおよびＢＤに分割されており、この各ブロックに対して、内部電源電位発生回路２００．１から内部電源電位が供給されているものとする。
【０１１７】
実施の形態３においては、このように内部回路が複数に分割されている場合において、各ブロック毎に、内部電源電位ｉｎｔ．Ｖｃｃ電位レベルを測定し、その測定結果を外部に出力することを可能とするものである。
【０１１８】
このように、内部電源電位に外部回路中の場所依存性が存在する場合には、以下に説明するように、このような場所依存性を考慮して、内部電源電位発生回路２００．１に対して与えるプログラム信号ＰＧ０〜ＰＧ３の値を設定する。
【０１１９】
なお、他の内部回路１００．２〜１００．４についても、図１０に示した内部回路１００．１と同様に、複数の内部回路のブロックに分割されているものとする。
【０１２０】
図１２を参照して、内部回路ブロックＢＡ〜ＢＤの各々に対応して、内部電源電位発生回路２００．１から内部電源電位が供給される内部電源配線ＬＶ１１〜ＬＶ１４が設けられているものとする。
【０１２１】
測定回路３０４．１は、対応する内部回路ブロックＢＡ〜ＢＧの内部電源配線ＬＶ１１〜ＬＶ１４の電位レベルと、基準電圧生成部４４からの測定基準電位ＶＭＲ１とを受けて、ＢＩＳＴ回路４２からの制御に従って、これらの電位レベルを通過させるスイッチ回路３０２と、ビルトインセルフテスト回路４２により制御されて、スイッチ回路３０２からの内部電源線ＬＶ１１〜ＬＶ１４の電位レベルと、測定基準電位ＶＭＲ１とを比較する比較器３１４と、比較器３１４の出力を受けて、ＢＩＳＴ回路４２に制御されるタイミングにおいて、比較器３１４の出力を、書込制御回路３４２に与えて、記憶回路３４４に格納させるためのゲート回路３３６とを備える。
【０１２２】
さらに、測定回路３０４．１は、記憶回路３４４中に格納されたデータを、記憶制御回路３４６により読出したデータに対して、後に説明するような所定の演算を行なった上で、スキャンパスＳＣＰに対して出力するための論理演算回路３４８を備える。
【０１２３】
その他の構成は、図５に示した実施の形態１の測定回路３００．１の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１２４】
図１３は、図１２に示した比較回路３１４の構成を説明するための回路図である。
【０１２５】
図１３に示した比較回路３１４が、図１０に示した比較回路３１２と異なる点は、以下のとおりである。
【０１２６】
すなわち、まずトランジスタＴＮ１２のゲートには、常時、測定基準電位ＶＭＲ１が与えられる構成となっている。
【０１２７】
一方、トランジスタＴＮ１１のゲートには、ＢＩＳＴ回路４２の制御に従って、内部電源配線ＬＶ１１〜ＬＶ１４の電位レベルが選択的に与えられる構成となっている。
【０１２８】
また、ラッチ回路ＬＴ１の代わりに設けられるラッチ回路ＬＴ２は、トランジスタＴＮ２１およびトランジスタＴＮ２２をそれぞれ介して与えられる内部ノードｎ２１およびｎ２２の電位レベルの電位差に相当するデータを格納し、そのデータをＢＩＳＴ回路４２からの制御に従ったタイミングで、ゲート回路３３６に対して与える。
【０１２９】
その他の構成は、図１０に示した比較器３１２の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１３０】
図１４は、図１２および図１３において説明した実施の形態３の測定回路３０４．１の動作を説明するための概念図である。
【０１３１】
ステップ１〜１６の各々において、比較回路３１４からは、内部回路ブロックＢＡ〜ＢＤの各々に対する比較結果が出力される。これらの比較結果が、記憶回路３４４に格納されている。
【０１３２】
たとえば、ステップ８においては、内部回路ブロックＢＣについてのみ、比較結果が“１”であり、他の内部回路ブロックＢＡ，ＢＢおよびＢＤについては、比較結果は“０”である。
【０１３３】
ステップ９からステップ１２にかけて、順次比較結果が“１”となる内部回路ブロックの個数が増加していき、ステップ１３において、すべての内部回路ブロックに対する比較結果が“１”となっている。
【０１３４】
論理演算回路３４８は、このステップ８からステップ１２までの期間についての、各内部回路ブロックＢＡ〜ＢＤについての比較結果の平均値を抽出するとともに、プログラム信号ＰＧ０〜ＰＧ３としてプログラム部４６に格納するべきデータの最大値および最小値の抽出も行なう。
【０１３５】
すなわち、論理演算回路３４８は、ＢＩＳＴ回路４２からの要求に従って、平均値の出力が指示されている場合は、平均値をスキャンパスＳＣＰに対して出力する。一方、論理演算回路３４８は、ＢＩＳＴ回路４２からの要求に従って、最大値を出力することが指示されている場合は、信号Ｐ０〜Ｐ３の最大値のレベルに対応するステップ１３以降は“１”となり、それより前は“０”である一連のシリアルデータをスキャンパスＳＣＰに対して出力する。
【０１３６】
一方、論理演算回路３４８は、ＢＩＳＴ回路４２からの要求に従って、最小値の抽出が要求されている場合には、ステップ１からステップ６に対応するデータは“０”とし、最小値に対応するステップ８以降は“１”となる一連のシリアルデータをスキャンパスＳＣＰに対して出力する。
【０１３７】
以上のような構成により、内部回路が複数のブロックに分割されており、各ブロックにおいて、内部電源電位ｉｎｔ．Ｖｃｃのレベルに分布が存在する場合においても、その制御のためのプログラム信号に対応する平均値や最大値あるいは最小値に対応したデータをビルトインセルフテストによって抽出することが可能となる。
【０１３８】
［実施の形態４］
図１５は、実施の形態４の測定回路３０４．１の構成を説明するための概略ブロック図である。測定回路３０４．１は、内部回路が、実施の形態３におけるのよりもさらに多くの内部回路ブロックに分割されている場合において、各内部回路ブロックの比較結果を抽出して、内部電源電位の場所依存性を検出することが可能である。
【０１３９】
内部回路１００．１は、図１５においては、内部回路ブロックＢ１１〜Ｂ４８の内部回路ブロックに分割されているものとする。
【０１４０】
内部回路ブロックＢ１１〜Ｂ４８の各々に対応しては、比較回路３１６が設けられており、比較回路３１６の比較結果は、各比較回路３１６内のラッチ回路ＬＴ３に格納される。内部回路ブロックＢ１１〜Ｂ４８のラッチ回路ＬＴ３は、シリアルに接続されており、ＢＩＳＴ回路４２の制御に従って、内部スキャンパスＩＳＣＰが、比較結果をシリアルに伝達する。内部スキャンパスＩＳＣＰにより伝送された比較結果は、書込制御回路３４２を介して、記憶回路３４４に格納される。
【０１４１】
ＢＩＳＴ回路４２からは、内部回路１００．１に対して測定基準電圧ＶＭＲ１が与えられる。
【０１４２】
図１６は、図１５に示した比較回路３１６の構成を説明するための回路図である。
【０１４３】
図１３に示した実施の形態３の比較回路の構成と異なる点は、スイッチ回路ＳＷ１が省略され、比較回路３１６中のトランジスタＴＮ１１のゲートは、対応する内部回路ブロックの内部電源配線の電位レベルだけを受取る構成となっていることである。ラッチ回路ＬＴ３は、このようにして比較された結果をラッチし、内部スキャンパスＩＳＣＰを介して、書込制御回路３４２に対して与える。
【０１４４】
図１７は、図１５および図１６に示した測定回路３０４．１の動作を説明するための概念図である。
【０１４５】
ステップ１〜１６の各々において、内部回路ブロックＢ１１〜Ｂ４８に対応する複数のラッチ回路ＬＴ３中のデータが、順次書込制御回路３４２により記憶回路３４４に格納される。
【０１４６】
比較処理を行なう期間中の第１のタイミングにおいて、内部回路ブロックＢ１１〜Ｂ４８に対応するラッチ回路ＬＴ３から読出されたデータが、書込制御回路３４２に与えられ、記憶回路３４４に書込まれる。以下同様にして、第２タイミング、第３タイミングおよび第４タイミングにおいて、それぞれ内部回路ブロックＢ１１〜Ｂ４８のラッチ回路ＬＴ３から比較結果が、書込制御回路３４２に転送される。
【０１４７】
読出制御回路３４８からは、この記憶回路３４４中に格納されたデータが順次読出され、論理演算回路３４８は、各ステップについて、各タイミングで書込まれていた比較結果の平均値を求めるとともに、最大値および最小値を抽出して、実施の形態３と同様にして、スキャンパスＳＣＰに対して出力する。
【０１４８】
以上のような構成により、内部回路をより多くの内部回路ブロックに分割して、より詳細に内部電源電位の場所依存性に関するデータを抽出することが可能となる。
【０１４９】
図１８は、図１７に示した処理を説明するためのタイミングチャートである。
図８に示した実施の形態１の処理タイミングと異なる点は、比較期間において、４回のタイミングに分けて、比較結果が書込制御回路３４２に対して転送される構成となっている点である。
【０１５０】
その他の点は、実施の形態１と同様であるので、その説明は繰返さない。
［実施の形態５］
図１９は、本発明の実施の形態５の比較器３１８の構成を説明するための回路図である。
【０１５１】
このような比較器３１８は、たとえば、実施の形態１の比較器３１０の代わりに用いることが可能である。
【０１５２】
図１９に示した比較器３１８の構成においては、所定の比較期間にわたって、比較結果のデータを積算する構成となっている。
【０１５３】
比較器３１８の動作の大略を述べると、比較期間においては、内部電源配線のＬＶ１の電位と測定基準電位ＶＭＲ１を比較する。その比較結果を、増幅器ＣＫＡＭＰにより増幅して、チャージポンプ回路ＣＨＰＣＫＴに与える。チャージポンプ回路では、相補の内部ノードを充放電することで、この相補の内部ノードに比較結果に相当する電位差を発生させる。この状態を一定期間継続することで、相補の内部ノードのアナログ電位は比較結果を積算した値に対応することになる。
【０１５４】
最終的に、この相補の内部ノードのアナログ電位差を増幅して判定結果とする。
【０１５５】
図１９を参照して、比較器３１８は、対応する内部回路１００．１（または、対応する内部回路ブロック）の内部電源配線ＬＶ１の電位レベルをノードｐ１１に受け、後に説明するチャージポンプ回路ＣＨＰＣＫＴからの第２の出力をノードｐ１２に受けて、ＢＩＳＴ回路４２により制御されて、いずれかを選択的に出力するためのスイッチ回路ＳＷ２１と、測定基準電位ＶＭＲ１をノードｐ２１に受け、チャージポンプ回路ＣＨＰＣＫＴからの第１の出力をノードｐ２２に受けて、ＢＩＳＴ回路４２により制御されて、いずれかを選択的に出力するためのスイッチ回路ＳＷ２２と、内部ノードｎ１１とを接地電位ＶＳＳとの間に設けられる定電流源ＣＣＳ１と、外部電源電位ＥＸＴ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１１およびＴＮ１１と、外部電源電位ＥＸＴ．Ｖｃｃと内部ノードｎ１１との間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ１２およびＴＮ１２とを備える。
【０１５６】
トランジスタＴＮ１１のゲートは、スイッチ回路ＳＷ２１の出力を受け、トランジスタＴＮ１２のゲートは、スイッチ回路ＳＷ２２の出力を受ける。
【０１５７】
また、トランジスタＴＰ１１およびＴＰ１２は、所定の基準電位ＣＶＲを受けて動作する。
【０１５８】
比較器３１８は、さらに、ＢＩＳＴ回路４２からの信号φＡ２により活性化されて、ノードｎ２２の電位を非反転入力ノード（＋入力ノード）に受け、ノードｎ２１の電位を反転入力ノード（−入力ノード）に受けて、両者の電位差を増幅するための差動増幅回路ＣＫＡＭＰと、差動増幅回路ＣＫＡＭＰの非反転出力（＋出力）を受けて、ＢＩＳＴ回路４２により制御され、ノードｐ３１とノードｐ３２のいずれか一方に選択的に出力するためのスイッチ回路ＳＷ２３と、差動増幅回路ＣＫＡＭＰの反転出力（−出力）を受けて、ＢＩＳＴ回路４２により制御され、ノードｐ４１とノードｐ４２のいずれか一方に選択的に出力するためのスイッチ回路ＳＷ２４と、スイッチ回路ＳＷ２３のノードｐ３２およびスイッチ回路ＳＷ２４のノードｐ４２の電位レベルを受けて、これらの電位レベルに応じて内部ノードの充放電を行なうためのチャージポンプ回路ＣＨＰＣＫＴとを備える。
【０１５９】
チャージポンプ回路ＣＨＰＣＫＴは、ノードｐ３２およびノードｐ４２の電位レベルを受けて、第１の内部ノード（図示せず）を充放電する第１のポンプ回路ＣＨＰ１と、ノードｐ３２およびノードｐ４２の電位レベルを受けて、第１のポンプ回路ＣＨＰ１とは、相補となるように第２の内部ノード（図示せず）を充放電するための第２のポンプ回路ＣＨＰ２とを含む。
【０１６０】
比較器３１８は、さらに、ＢＩＳＴ回路４２からの信号ＳＴＬＴにより制御されて、スイッチ回路ＳＷ２３のノードｐ３１の電位レベルをラッチ回路ＬＴ４に伝達するためのＮチャンネルＭＯＳトランジスタＴＮ２１と、信号ＳＴＬＴにより制御されて、スイッチ回路ＳＷ２４のノードｐ４１の電位レベルをラッチ回路ＬＴ４に伝達するためのＮチャンネルＭＯＳトランジスタＴＮ２２とを備える。
【０１６１】
測定期間中は、スイッチ回路ＳＷ２１においてはノードｐ１１が、スイッチ回路ＳＷ２２においてはノードｐ２１が、スイッチ回路ＳＷ２３においてはノードｐ３２が、スイッチ回路ＳＷ２４においてはノードｐ４２が、それぞれ選択される。
【０１６２】
一方、比較結果をラッチ回路ＬＴ４に格納する際には、スイッチ回路ＳＷ２１においてはノードｐ１２が、スイッチ回路ＳＷ２２においてはノードｐ２２が、スイッチ回路ＳＷ２３においてはノードｐ３１が、スイッチ回路ＳＷ２４においてはノードｐ４１が、それぞれ選択される。
【０１６３】
ラッチ回路ＬＴ４に格納されたデータが、比較器３１８の出力信号となる。
図２０は、図１９に示した第１のポンプ回路ＣＨＰ１および第２のポンプ回路ＣＨＰ２の構成を説明するための回路図である。
【０１６４】
図２０を参照して、第１のポンプ回路ＣＨＰ１は、信号φＡ２を一方入力に受け、他方入力にノードｐ３２の電位を受けるＮＡＮＤ回路ＧＮＡＤ１と、信号φＡ２を一方入力に受け、他方入力にノードｐ４２の電位を受けるＡＮＤ回路ＧＡＮＤ１と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ３１およびＮチャネルＭＯＳトランジスタＴＮ３１とを備える。トランジスタＴＰ３１のゲートは、ＮＡＮＤ回路ＧＮＡＤ１の出力を受け、トランジスタＴＮ３１のゲートは、ＡＮＤ回路ＧＡＮＤ１の出力を受ける。
【０１６５】
第１のポンプ回路ＣＨＰ１は、さらに、トランジスタＴＰ３１とトランジスタＴＮ３１との接続ノードｎ３１と接地電位Ｖｓｓとの間に設けられるキャパシタＣ１と、ノードｎ３１とプリチャージ電位Ｖｃｐとの間に設けられる抵抗体Ｒ３１とを備える。
【０１６６】
同様にして、第２のポンプ回路ＣＨＰ２は、信号φＡ２を一方入力に受け、他方入力にノードｐ４２の電位を受けるＮＡＮＤ回路ＧＮＡＤ２と、信号φＡ２を一方入力に受け、他方入力にノードｐ３２の電位を受けるＡＮＤ回路ＧＡＮＤ２と、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ３２およびＮチャネルＭＯＳトランジスタＴＮ３２とを備える。トランジスタＴＰ３２のゲートは、ＮＡＮＤ回路ＧＮＡＤ２の出力を受け、トランジスタＴＮ３２のゲートは、ＡＮＤ回路ＧＡＮＤ２の出力を受ける。
【０１６７】
第２のポンプ回路ＣＨＰ２は、さらに、トランジスタＴＰ３２とトランジスタＴＮ３２との接続ノードｎ３２と接地電位Ｖｓｓとの間に設けられるキャパシタＣ２と、ノードｎ３２とプリチャージ電位Ｖｃｐとの間に設けられる抵抗体Ｒ３２とを備える。
【０１６８】
ノードｎ３１が、「第１の内部ノード」に相当し、ノードｎ３２が、「第２の内部ノード」に相当する。
【０１６９】
チャージポンプ回路ＣＨＰＣＫＴは、ＢＩＳＴ回路４２から出力され、かつ比較動作の開始される前に活性状態（”Ｈ”レベル）となる信号ＰＲおよびその反転信号／ＰＲにより制御されて、ノードｎ３１とノードｎ３２とを結合するトランスファーゲートＴＧ３１を備える。
【０１７０】
図２１は、図１９および図２０で説明した比較器３１８の動作を説明するためのタイミングチャートである。
【０１７１】
比較期間の終了時に、転送タイミングを制御する信号ＳＴＬＴが活性となって、ラッチ回路ＬＴ４へ保持データの転送が行なわれる点を除いては、実施の形態１と同様の動作であるので、説明は省略する。
【０１７２】
以上のような構成により、所定の期間内の比較結果を反映した測定が可能となり、測定の精度、ひいては、内部電源電位発生回路２００．１〜２００．４に対するプログラム信号の精度が一層向上する。
【０１７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７４】
【発明の効果】
以上説明したとおり、請求項１〜４に係る半導体集積回路装置では、複数の内部回路に対応して複数の内部電位発生回路が設けられている場合に、測定回路の出力信号に基づいて、基準電位に相当する内部電位を生成するためのレベル設定信号を容易に検出することができ、その検出結果に基づいて内部電位を容易に調整することができる。
【０１７５】
請求項５〜７に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、比較回路の第１および第２の入力ノードに与えられる電位を内部電位と基準電位とで入換えることが可能なために、比較回路の比較特性のオフセットにより、十分な精度の比較が行なわれなくなることを防ぐことができる。
【０１７６】
請求項８〜１５に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、各内部回路は、複数の回路ブロックに分割されている場合において、その制御のためのレベル設定信号のレベルをセルフテストで設定することができる。さらには、プログラム信号に対応する平均値や最大値あるいは最小値に対応したデータをビルトインセルフテストによって抽出することが可能となる。
【０１７７】
請求項１６〜１８に係る半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、所定の期間内の比較結果を反映した測定が可能となり、内部電位発生回路に対するレベル設定信号の精度を一層向上させることができる。
【図面の簡単な説明】
【図１】 発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【図２】 図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【図３】 図２に示した基準電圧生成部４４の構成を説明するための回路図である。
【図４】 図１に示した内部電源電位発生回路２００．１の構成を説明するための概略ブロック図である。
【図５】 図１に示した測定回路３００．１の構成を説明するための概略ブロック図である。
【図６】 チューニング情報を示す信号Ｐ０〜Ｐ３と、内部基準電位ＶＲＩの相対値ＶＲＩ′および比較回路３１０の出力信号を例示する図である。
【図７】 図６のように信号Ｐ０〜Ｐ３が変化する場合において、判定回路３２０の行なう処理を説明するための概念図である。
【図８】 半導体集積回路装置１０００のセルフテストの動作を示すタイミングチャートである。
【図９】 本発明の実施の形態２の半導体集積回路装置１０００における測定回路３０２．１の構成を説明するための概略ブロック図である。
【図１０】 図９に示した比較器３１２の構成を説明するための回路図である。
【図１１】 実施の形態２の測定回路３０２．１の動作を説明するための概念図である。
【図１２】 本発明の実施の形態３の測定回路３０４．１の構成を説明するための概略ブロック図である。
【図１３】 図１２に示した比較回路３１４の構成を説明するための回路図である。
【図１４】 実施の形態３の測定回路３０４．１の動作を説明するための概念図である。
【図１５】 測定回路３０４．１の構成を説明するための概略ブロック図である。
【図１６】 比較回路３１６の構成を説明するための回路図である。
【図１７】 測定回路３０４．１の動作を説明するための概念図である。
【図１８】 図１７に示した処理を説明するためのタイミングチャートである。
【図１９】 実施の形態５の比較器３１８の構成を説明するための回路図である。
【図２０】 第１のポンプ回路ＣＨＰ１および第２のポンプ回路ＣＨＰ２の構成を説明するための回路図である。
【図２１】 比較器３１８の動作を説明するためのタイミングチャートである。
【符号の説明】
１０ 制御信号入力端子群、１２ データ入出力端子群、１４ 電源端子、１６ 接地端子、２０ コントロール部、３０ データ入出力部、３２ 入出力バッファ、３４ 出力制御部、４０ 制御回路、４２ ビルトインセルフテスト回路、４４ 基準電圧生成部、４６ プログラム部、１００．１〜１００．４ 内部回路、ＶＣＬ 電源配線、ＶＳＬ 接地配線、２００．１〜２００．４ 内部電源電位発生回路、ＬＶ１〜ＬＶ４ 内部電源配線、ＶＭＲ１〜ＶＭＲ４ 測定基準電位、３００．１〜３００．４ 測定回路、ＳＣＰ スキャンパス、ＳＲ１〜ＳＲ８ シフトレジスタ、１０００ 半導体集積回路装置。
Claims (18)
- 半導体集積回路装置であって、
前記半導体集積回路装置の外部から与えられたデータおよび相互に授受するデータの少なくともいずれかに基づいて、所定の処理を行なうための複数の内部回路と、
前記複数の内部回路の少なくとも１つに対応して設けられ、内部電位のレベルを示す情報を含むレベル設定信号を受けて、前記レベル設定信号に応じたレベルの内部電位を生成する内部電位発生回路と、
前記内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数のレベル設定信号を前記内部電位発生回路に順次与え、互いに異なるレベルの複数の内部電位を順次発生させるテスト制御回路と、
前記テスト動作時に、前記内部電位発生回路で生成された各内部電位と基準電位とを比較し、比較結果に応じたレベルの信号を生成する測定回路とを備え、
前記測定回路は、前記比較結果を示す情報を保持するための記憶回路を含み、
前記記憶回路に格納された前記比較結果を前記テスト制御回路に伝達するための伝達回路をさらに備える、半導体集積回路装置。 - 複数個の前記内部電位発生回路が、前記複数の内部回路のうちの複数個に対応してそれぞれ設けられ、
複数の前記測定回路が、前記複数の内部電位発生回路にそれぞれ対応して設けられ、
前記テスト制御回路は、前記複数の内部電位発生回路の出力電位のレベルのテスト処理を制御し、テスト動作において、複数の前記基準電位を同時に生成し、前記複数の内部電位発生回路のテストを並列して行なう、請求項１記載の半導体集積回路装置。 - 前記測定回路は、前記複数のレベル設定信号のうち、前記内部電位が前記基準電位に相当することを検知した時点でのレベル設定信号を、前記記憶回路に対して選択的に格納するための格納制御手段をさらに含む、請求項１記載の半導体集積回路装置。
- 通常動作において、前記内部電位発生回路の各々に与えるべき前記レベル設定信号を記憶するためのプログラム回路をさらに備え、
前記内部電位発生回路は、前記プログラム回路からの前記レベル設定信号と前記テスト制御回路からの前記レベル設定信号とを、動作モードに応じて選択する手段を含む、請求項１記載の半導体集積回路装置。 - 前記複数の測定回路の各々は、
前記内部電位発生回路で生成された各内部電位と前記基準電位とを第１および第２の入力ノードに受けて、比較結果を出力する比較回路と、
前記第１および第２の入力ノードに与えられる電位を、前記テスト制御回路に制御されて、前記内部電位と前記基準電位とで入換えることが可能なスイッチ手段とを含む、請求項２記載の半導体集積回路装置。 - 前記複数の測定回路の各々は、
前記入換えられた各々の場合における前記比較回路の出力を保持するための保持回路と、
前記保持回路の保持データに基づいて、前記入換えられた各々の場合における前記比較回路の出力を比較するための第１の論理回路とをさらに含む、請求項５記載の半導体集積回路装置。 - 前記複数の測定回路の各々は、前記入換えられた各々の場合における前記比較回路の出力が互いに相違する複数の前記レベル設定信号の中間値を検出する第２の論理回路をさらに含む、請求項６記載の半導体集積回路装置。
- 前記内部回路は、複数の回路ブロックに分割され、
前記測定回路は、
前記複数の回路ブロックに共通に設けられ、前記内部電位発生回路から前記複数の回路ブロックに供給される内部電位と前記基準電位との比較結果を出力する比較回路と、
前記テスト制御回路に制御されて、前記複数の回路ブロックに供給される内部電位を選択的に前記比較回路に与えるためのスイッチ手段とを含む、請求項１記載の半導体集積回路装置。 - 前記記憶回路は、前記内部回路の前記複数の回路ブロックごとに、前記複数のレベル設定信号と関連づけて、前記比較結果を格納する、請求項８記載の半導体集積回路装置。
- 前記記憶回路は、前記内部回路の前記複数の回路ブロックごとの前記比較結果と前記複数のレベル設定信号とに対する統計演算を行うための論理回路をさらに含む、請求項９記載の半導体集積回路装置。
- 前記論理回路は、前記複数の回路ブロックについて、前記比較結果の平均値を導出する、請求項１０記載の半導体集積回路装置。
- 前記論理回路は、前記複数のレベル設定信号のうち、前記複数の回路ブロックごとの前記比較結果のいずれか一つが所定のレベルとなるレベル設定信号を導出する、請求項１０記載の半導体集積回路装置。
- 前記論理回路は、前記複数のレベル設定信号のうち、前記複数の回路ブロックごとの前記比較結果が全て所定のレベルとなるレベル設定信号を導出する、請求項１０記載の半導体集積回路装置。
- 前記内部回路は、複数の回路ブロックに分割され、
前記測定回路は、
前記複数の回路ブロックごとに設けられ、前記内部電位発生回路から前記複数の回路ブロックに供給される内部電位と前記基準電位とを比較し、比較結果を保持する複数の比較回路と、
前記テスト制御回路に制御されて、前記複数の比較回路に保持された前記比較結果を前記記憶回路に伝達するための内部伝達回路とをさらに含む、請求項１記載の半導体集積回路装置。 - 前記測定回路は、
前記内部電位発生回路から前記内部回路に供給される内部電位と前記基準電位とを比較し、比較結果を保持する比較回路をさらに含み、
前記比較回路は、前記内部電位発生回路から前記内部回路に供給される内部電位と前記基準電位とを比較を所定の時間内に複数回行ない、
前記記憶回路は、前記比較回路の前記複数回の比較ごとに、前記複数のレベル設定信号と関連づけて、前記比較結果を格納する、請求項１記載の半導体集積回路装置。 - 前記複数の測定回路の各々は、前記内部電位発生回路から前記内部回路に供給される内部電位と前記基準電位とを比較した結果を所定の時間にわたって積算する、請求項１記載の半導体集積回路装置。
- 前記複数の測定回路の各々は、
前記内部電位発生回路から前記内部回路に供給される内部電位と前記基準電位とを比較するための比較回路と、
前記比較回路の比較結果に応じて、内部ノードを充放電するチャージポンプ回路と、
前記チャージポンプ回路の前記内部ノードの電位レベルを前記比較結果として出力するための電位検出手段とを含む、請求項１６記載の半導体集積回路装置。 - 前記複数の測定回路の各々は、
前記内部電位発生回路から前記内部回路に供給される内部電位と前記基準電位とを第１および第２の入力ノードに受けて、比較するための比較回路と、
前記比較回路の比較結果に応じて、第１および第２の内部ノードを互いに相補に充放電するチャージポンプ回路と、
前記第１および第２の内部ノードの電位レベルを、前記内部電位と前記基準電位の代わりに前記比較回路に与えるためのスイッチ回路とを含み、
前記比較回路は、前記第１および第２の内部ノードの電位レベルの比較を行なって、前記比較結果として出力する、請求項１６記載の半導体集積回路装置。
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