CN1207720C - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种与外部时钟信号相同步进行动作的同步型的半导体存储装置，具有(1)选择半导体存储装置的通常动作或者测试动作的模式选择电路，(2)在测试动作时，生成比外部时钟信号频率高的内部时钟信号的时钟生成电路，(3)在测试动作时，生成与内部时钟信号同步变化的内部地址信号的地址生成电路，(4)根据由时钟生成电路生成的内部时钟信号和由地址生成电路生成的地址进行动作，与内部时钟信号相同步，选择输出的数据的一部分作为测试结果，与外部时钟信号相同步输出所选择的数据的输出数据控制电路。

Description

半导体存储装置
技术领域
本发明涉及在低速的测试装置中使其内部能够高速地动作进行测试的半导体存储装置。
背景技术
伴随着近年来的微处理器的高速化，半导体存储器特别是作为闪速存储器使用的SRAM越来越高速化。与此相伴随，用于把SRAM进行测试的测试装置也必须越来越对应于高速的测试，由于需要价格极高的测试装置，因此它成为增大测试成本的原因。
作为解决这样问题的以往对策，是搭载了在存储器芯片内部自行进行高速动作测试的BISP(Built In Self Test)电路。图1示出以往的高速动作测试用BIST的结构的一个例子。在图1中，根据从低速的测试装置供给的低频的时钟信号(CK)，由时钟生成电路201生成高频的内部时钟信号(CK_int)，在存储器内部的高速动作测试中使用。同时，从低速的测试装置提供的地址(A)，指令(CMD)，输入数据(D)也分别在芯片内部的输入数据生成电路202，指令生成电路203，地址生成电路204中高速地变化使得与高频的内部时钟信号同步。这些信号提供给SRAM芯子(core)205进行高速的测试，测试以后从SRAM芯子205输出的高频的测试结果(Q_int)在比较电路206中与由期望值生成电路207生成的期望值数据进行比较，判断为合格/故障，判断结果由压缩电路208压缩后，作为低频信号输出到外部。
在这样以往的BIST电路中，即使用低速的测试装置也能够进行高速的动作测试，但是作为测试结果，只能够明确总体的合格/故障。因此，存在着当生成了故障时不能够得到生成故障的地址等详细的信息这样的问题。
另外，以往的BIST电路中的时钟生成电路201例如如图2所示那样，用锁相环(PLL)212构成。图2中，在通常动作时用多路转换器(MUX)213选择从外部输入并且由缓冲电路211放大了的时钟信号，用作为内部时钟(CK_int)。在测试时与外部时钟(CK)同步并且用MUX213选择由PLL212把频率倍频为N倍的时钟信号，用作为内部时钟(CK_int)。由此，即使是低速的测试装置也能够生成高频的内部时钟(CK_int)。
但是，在这样的结构中，PLL的电路面积大，如果在被测试存储器上搭载具备这样PLL的BIST电路，则存在着被测试存储器的芯片面积增大等问题。
如上所述，虽然现有的BIST电路被组合到半导体存储装置中，高速地实施半导体存储装置的测试操作，并能通过高速的动作测试判断总体上的合格故障，但不能得到测试结果的详细信息。另外，由于要使用PLL生成高速测试存储装置所需的高速时钟信号，因而导致结构宠大且复杂，另外不容易得到精度高的时钟周期。
发明的内容
本发明的实施形态的半导体存储装置是与外部时钟信号同步动作的同步型半导体存储装置，具有(1)选择半导体存储装置的通常动作或者测试动作的模式选择电路，(2)在测试动作时，生成比外部时钟信号频率高的内部时钟信号的时钟生成电路，(3)在测试动作时，生成与内部时钟信号同步变化的内部地址信号的地址生成电路，(4)根据由时钟生成电路生成的内部时钟信号和由地址生成电路生成的地址进行测试动作，与内部时钟信号相同步，选择输出的数据的一部分作为测试结果，与外部时钟信号相同步输出所选择的数据的输出数据控制电路。
附图说明
图1示出以往的搭载了BIST电路的半导体存储装置的概略结构。
图2示出以往的BIST电路的时钟生成电路的结构。
图3是示出本发明第1实施形态的半导体存储装置的概略结构的框图。
图4示出图3所示的半导体存储装置的详细结构。
图5示出图3或者图4所示的时钟生成电路的结构。
图6示出图5所示的时钟生成电路的动作时序图。
图7示出图3所示的指令生成电路的结构。
图8示出图3所示的输入数据生成电路的结构。
图9示出图3所示的半导体存储装置高速动作测试时的动作时序图。
图10示出图3所示的半导体存储装置高速动作测试时的其它的动作时序图。
图11示出本发明第2实施形态的半导体存储装置的结构。
图12示出图11所示的半导体存储装置高速动作测试时的动作时序。
图13示出本发明第3实施形态的半导体存储装置的结构。
图14示出图13所示的半导体存储装置高速动作测试时的动作时序。
图15是将低速测试装置中的高速动作测试用到一般的SOC设备中的结构图。
具体实施方式
下面参照附图描述上述发明的各种具体实施形态。要注意的是，在所有附图的相同或者相似的部分和元件上使用相同或者相似的参考标记，并且省略或者简化对于相同或者相似部分和元件的描述。
(第1实施形态)
图3示出本发明第1实施形态的半导体存储装置的简略结构。如图3所示，第1实施形态的半导体存储装置具备选择并切换装置的通常动作模式或者测试动作模式的模式选择电路10，时钟生成电路11，输入数据生成电路12，指令生成电路13，地址生成电路14，选通脉冲生成电路15，输出数据控制电路16，静态随机存取存储器(SRAM)的芯子17。
图4把图3所示的时钟生成电路11，地址生成电路14，选通脉冲生成电路15以及输出数据控制电路16相互连接的同时示出它们的详细结构。
如图4所示，时钟生成电路11具备振荡器(Oscillator)111，脉冲生成电路(Pulse Gen)112，多路转换器(MUX)113和时钟缓冲器116。地址生成电路14具备寄存器(Reg)141，计数器(Couter)142，MUX143、144。选通脉冲生成电路15具备异门电路151，寄存器(Reg)152、153，脉冲生成电路(Pulse Gen)154。输出数据控制电路16具备寄存器(Reg)161、162，MUX163。
图5示出图3以及图4所示的时钟生成电路的详细结构。
如图5所示，时钟生成电路11在前面叙述过的振荡器111，脉冲生成电路112，MUX113，时钟缓冲器116的基础上，还具备N比特的计数器(N_bit计数器)114，寄存器(Reg)115。由MUX113选择从外部输入并且由时钟缓冲器116放大了的外部时钟信号(CK_ext)或者由振荡器111生成的高频时钟信号的某一个。在通常动作时外部时钟信号(CK_ext)直接被选择为内部时钟信号(CK_int)。在高速动作测试时，由振荡器111生成的时钟被选择为内部时钟信号(CK_int)。
时钟生成电路11在高速动作的测试之前，首先进行时钟频率的调整。参照图6所示的时钟频率调整时的动作时序图说明时钟频率的调整。振荡器111例如是振荡频率根据从外部输入的Vcont的电位电平变化的电压控制型振荡器(Voltage Controlled Oscillator：VCO)。VCO生成的时钟输入到N比特的计数器114中，按照每个时钟周期反复进行计数增量。在图6所示的动作例中N＝5。另一方面，在脉冲生成电路112中在外部时钟信号的每个上升沿生成复位脉冲(Reset)。如果复位脉冲输入到计数器114，则计数器114的计数值(N0～N4)全部被复位为“0”。这里，在希望把VCO的振荡周期设为Tint的情况下，设定为从低速的测试装置输入的外部时钟信号的周期Text＝Tint×2^N。生成电路11把计数器114在外部时钟信号的周期Text期间内是否从全部“0”到全部“1”结束了计数增量的信息作为标志(flag)保持在寄存器115中，经过适当的端子(垫(バッド))作为标志(Flag)信号输出到测试装置。在测试装置检测出标志“1”即2^N计数器结束了时，控制Vcont使得VCO的振荡频率下降，反之在标志为“0”，即2^N计数器没有结束时，控制Vcont使得VCO的振荡频率提升。这样，通过调整使得标志恰好为“0”与“1”的分界线，振荡周期Tint能够正确地设定为Text的1/2^N。
这样，如果依据第1实施形态的时钟生成电路11，则能够不像以往那样搭载PLL电路，能够以比较简单的小型的结构，生成高精度的高频内部时钟信号。另外，在时钟生成电路11中，由于外部时钟信号的抖动或者外部时钟信号与内时钟信号的相位差以及计数器的复位动作所需要的时间等，导致在内部时钟信号的频率中产生误差，而为了减少该误差可以较大地设定N。例如，在外部时钟信号的抖动是Δt时，对于内部时钟信号的抖动的影响成为Δt/2^N。这一点可以在使用有抖动的低速的测试装置时通过较大地设定N的值，从而有效地抑制内部时钟信号的抖动。固定这样得到Vcont的值，以后，进行存储装置的高速动作的测试。
下面，参照图4说明地址生成电路。
如图4所示，地址生成电路14具备寄存器(Reg)141，内部计数器(Counter)142，MUX143、144。在图4中为了方便，把地址分为高位7比特A<10:4>和低位4比特A<3:0>进行图示，而这里作为一例，示出地址的高位7比特使用外部输入，低位4比特，被分配由内部计数器142生成的地址时的例子。
在通常动作时，对于全部的地址由MUX143、144选择外部输入，与内部时钟信号(CK_int)同步输入到输入寄存器18以后，提供给SRAN芯子17。
另一方面，在测试时，(1)对于高位地址由MUX143选择根据基于外部时钟信号生成的复位脉冲(Reset)取入到寄存器141的外部地址，(2)对于低位地址由MUX144选择与振荡器111生成的时钟相同步由内部计数器142生成的地址，(3)由MUX143、144选择了的地址与内部时钟信号(CK_int)同步输入到输入寄存器18以后，提供给SRAM芯子17。
其次，说明输出数据控制电路16。
如图4所示，输出数据控制电路16具备寄存器(Reg)161、162，MUX163。
通常动作时，由MUX163选择从SRAM芯子17输出并且保持在输出寄存器(Reg)19中的数据(Q_int)，输出到外部。
另一方面，高速动作测试时，保持在输出寄存器19中的数据(Q_int)中的、与由选通脉冲生成电路15生成的内部选通脉冲信号(Strobe_int)同步的信号被取入并且保持在寄存器161中。保持在寄存器161中的数据与从低速的测试器供给的低频的外部时钟信号(CK_ext)相同步取入并且保持在寄存器162中。保持在寄存器162中的数据由MUX163选择并且输出到外部。
其次，说明选通脉冲生成电路15。
如图4所示，选通脉冲生成电路15具备异门电路151，寄存器(Reg)152、153，脉冲生成电路(Pulse Gen)154。选通脉冲生成电路15在高速动作测试时，(1)在门电路151中把从外部输入的低位地址与由内部计数器142生成的低位地址进行比较，(2)在两个地址一致时，门电路151的输出与内部时钟信号(CK_int)相同步，顺序取入到寄存器152、153中并且提供给脉冲生成电路154，(3)在与比较一致的地址相对应、输出保持在输出寄存器19中的数据(Q_int)的定时，从脉冲生成电路154输出内部选通脉冲信号(Strobe_int)。
其次，参照图7说明指令生成电路13。
图7中，指令生成电路13(1)通常动作时，由MUX133选择经过缓冲器131所提供的外部指令(CMD)输入，输出为内部指令(CMD_int)，(2)另一方面，在高速动作测试时，与由时钟生成电路11生成的内部时钟信号(CK_int)相同步由指令生成电路(CMDGen)132生成指令，由MUX133选择所生成的指令输出为内部指令(CMD_int)。
其次，参照图8说明输入数据生成电路12。
图8中，输入数据生成电路12(1)通常动作时，由MUX123选择经过缓冲器121提供的外部数据(D)输入，输出为内部输入数据(D_int)，(2)另一方面，在高速动作测试时，与由时钟生成电路11生成的内部时钟信号(CK_int)相同步由输入数据生成电路(D Gen)122生成输入数据，由MUX123选择所生成的输入数据，输出为内部输入数据(D_int)。
其次，参照图9或图10的时序图说明上述结构中的半导体存储装置的测试动作。
图9所示的测试动作是实施了仅进行高速读出的最简单的测试例，指令由于在读出时固定，不需要数据输入，因此省略图示。
从低速的测试装置向作为被测试对象的存储装置中，供给低频的时钟信号(CK)，以及低频的地址(A<10:4>，A<3:0>)，指令，数据输入信号。在存储器芯片内部，由时钟生成电路11输出高频的时钟信号(CK_int)，与此相同步，地址生成电路14也高速地生成内部地址A_int<3:0>。测试时，在输出寄存器19中，与内部时钟信号(CK_int)相同步，高速地输出外部地址A<10:4>以及与在M比特(这里M＝4)的内部计数器142高速地生成的内部地址A_int<3:0>相对应的数据(Q_int)。从而，在外部时钟信号(CK)的一个周期中顺序地输出2^M地址部分的数据。根据由选通脉冲生成电路15生成的内部选通脉冲信号(Strobe_int)选择上述2^M的数据(Q_int)中的一个，保持在寄存器161中。
保持在寄存器161中的数据与外部时钟信号(CK_ext)同步，向测试装置输出。这里，选通脉冲生成电路15(1)把从外部输入的低位地址与由内部计数器142生成的低位地址相比较，(2)在两者一致时在输出相对应的数据(Q_int)的定时由于生成内部选通脉冲信号(Strobe_int)，因此这时的对应于外部地址的数据与外部时钟信号(CK_ext)相同步在下一个周期中输出。如果从测试装置观看，该动作与外部时钟信号相同步低速地进行通常的动作没有任何变化。从而，输出数据(Q)与通常的低速测试相同，能够在测试装置一侧进行分析，能够得到详细的信息。
图10示出上述结构的半导体存储装置的更复杂的高速动作测试的时序。图10所示的时序图是实施了高速地切换指令的同时进行动作的实验的例子，具体地讲，是反复进行读(R)，不操作(非操作：N)，写(W)动作的同时进入到地址，以高速实施所谓的多方式测试的例子。在这样的情况下，(1)高速输出数据(Q_nt)，(2)由选通脉冲信号生成电路15把外部地址与内部地址进行比较，(3)对于与两者一致时的地址相对应的数据(Q_int)生成内部选通信号。根据内部选通脉冲信号写入到寄存器161中的数据(Q_int)与低速的测试装置供给的低频的外部时钟信号(CK_ext)相同步地向外部的测试装置输出。从而，如果从外部装置观看，该动作与外部时钟信号(CK_ext相同步地连续地进行低速的读出动作，而没有任何变化，能够进行低速的测试装置中的详细的分析。
这样，在第1实施形态中，(1)在低速的测试装置中能够使存储器芯片内部高速地进行动作，(2)而且作为输出，输出到外部的数据由于是对应于外部地址的低频，因此如果从低速的测试装置观看，则被测试对象的存储器与通常的低速动作相同，能够进行低速的测试装置中的详细的分析。另外，如果依据上述结构的时钟生成电路11，则能够不使用PLL电路等同步电路，高精度地生成所希望频率的高频的内部时钟信号，而且采用小型简单的结构，从而能够抑制芯片面积的增加。
(第2实施形态)
图11示出本发明第2实施形态的半导体存储装置的结构，图12示出图11所示结构中的读出的测试动作的时序图。第2实施形态的特征在于(1)代替图4所示结构的选通脉冲信号生成电路15，设置以低频的外部时钟信号(CK_ext)为基准，以一定的相位生成内部选通脉冲信号的脉冲生成电路155，(2)进而在地址生成电路14的内部计数器142复位时，把外部的低位地址<3:0>设定为内部地址A_int<3:0>的初始值。在内部计数器142复位时，在内部计数器142中作为内部地址A_int<3:0>的初始值取入外部的低位地址<3:0>，从被取入的初始值顺序地开始计数增量。
在图12所示的时序图的例子中，调整脉冲生成电路155使得在与从内部计数器142的初始值(“0”)的第8个地址A_int<3:0>相对应的数据(Q_int)的位置，生成内部选通脉冲信号。如果外部低位地址<3:0>是“0”，则内部地址A_int<3:0>的初始值也成为“0”，与第8个地址相对应的数据成为Q(7)。如果外部低位地址<3:0>是“1”，则内部地址A_int<3:0>的初始值也成为“1”，与第8个地址相对应的数据成为Q(8)。即，即使内部选通脉冲信号(Strobe_int)的输出定时是固定的，通过改变内部地址A_int<3:0>的初始值，也能够改变取入到寄存器161中的数据。
任意地适当设定内部选通脉冲信号的生成位置。例如，既可以是从内部地址A_int<3:0>的初始值“0”输出与第二个地址相对应的数据，也可以是从内部地址A_int<3:0>的初始值输出与第4个地址相对应的数据。
在第2实施形态中，也能够正确地处理在测试装置一侧中接收的数据的顺序，与前面的实施形态相同，同样地对于存储装置的全部地址空间，能够详细地分析测试结果。
(第3实施形态)
图13示出本发明第3实施形态的半导体存储装置的结构，图14示出图13所示结构中的读出的测试动作的时序图。第3实施形态的特征在于代替图4所示结构的选通脉冲信号生成电路15，设置具备了与外部时钟信号(CK_ext)相同步进行计数动作的计数器157和根据计数器157的计数值生成选通脉冲信号的脉冲生成器158的选通脉冲信号生成电路156。
在图14所示的时序图的例子中，计数器157是4比特的计数器。例如，(1)当计数器157的计数值是“0000”时，在对应于内部的低位地址A_int<3:0>为“0”的数据(Q_int)的位置，输出内部选通脉冲信号(Strobe_int)，(2)在计数器157的计数值是“0001”时，在对应于内部的低位地址为“1”的数据(Q_int)的位置输出内部选通脉冲信号(Strobe_int)，(3)在计数器157的计数值是“1111”时，在对应于内部的低位地址为“15”的数据(Q_int)的位置输出内部选通脉冲信号(Strobe_int)。即，根据与外部时钟信号同步变化的计数器157的计数值，通过改变内部选通脉冲信号(Strobe_int)的输出时序，能够改变取入到寄存器161中的数据。
在第3实施形态中，也能够得到与根据图11以及图12说明过的第2实施形态相同的结果。
如以上说明的那样，如果依据本发明的实施形态，则能够在低速的测试装置中使半导体存储装置内部高速地进行动作，而且作为测试结果输出到外部的数据由于是与外部地址相对应的低频，因此如果从低速的测试装置观看，被测试对象的半导体存储装置与通常的低速动作相同，能够在低速的测试装置中详细地分析测试结果。
另一方面，时钟生成电路能够不使用PLL等同步电路，高精度地生成所希望频率的高频内部时钟信号，而且成为小型简单的结构，能够抑制芯片面积的增加。
另外，不仅是本发明的存储器设备可以由低速的测量装置进行高速的动作测试，图15所示的一般的SOC(System On Chip)设备也可适用这种测试。从低速测试装置输入的输入数据与测试装置时钟同步被存储在输入控制电路中，并且与高速的内部时钟同步，被供给SOC设备，从SOC设备高频输出的数据被输出数据控制电路选择其一部分，与外部时钟信号同步地输出。

Claims (11)

1.一种半导体存储装置，它是与外部时钟信号同步地进行动作的同步型半导体存储装置，其特征在于：具有
选择上述半导体存储装置的通常动作或者测试动作的模式选择电路；
在测试动作时，生成比外部时钟信号频率高的内部时钟信号的时钟生成电路；
在测试动作时，生成与上述内部时钟信号同步变化的内部地址信号的地址生成电路；
根据由上述时钟生成电路生成的内部时钟和由上述地址生成电路生成的地址进行测试动作，与上述内部时钟信号同步地选择输出的数据的一部分作为测试结果，与上述外部时钟信号相同步地输出所选择的数据的输出数据控制电路。
2.根据权利要求1所述的半导体存储装置，其特征在于：
还具有按照预定的定时生成选通脉冲信号的选通脉冲信号生成电路，
上述输出数据控制电路，根据由上述时钟生成电路生成的内部时钟信号和由上述地址生成电路生成的地址进行测试动作，从与上述内部时钟信号相同步、作为测试结果输出的数据中选择与由上述选通脉冲生成电路生成的选通脉冲信号同步的数据，并且与上述外部时钟信号相同步地输出所选择的数据。
3.根据权利要求1所速的半导体存储装置，其特征在于：
上述时钟生成电路具有：
根据从外部提供的调整信号可变地调整振荡频率，生成上述内部时钟信号的振荡器；
与上述外部时钟信号同步地进行复位，根据由上述振荡器生成的上述内部时钟信号进行计数动作，按照预定的计数值生成标志信号的计数器电路；
与上述外部时钟信号相同步地取入并保持上述计数器电路生成的标志信号的寄存器。
4.根据权利要求1所述的半导体存储装置，其特征在于：
上述地址生成电路具有：
与根据外部时钟信号生成的复位脉冲相同步地取入从外部输入的地址信号的预定的高位数比特的寄存器；
与上述内部时钟相同步地生成除上述预定的高位数比特以外的低位数比特的内部计数器。
5.根据权利要求2所述的半导体装置，其特征在于：
上述输出数据控制电路具有：
从与上述内部时钟信号相同步地输出的、作为测试结果的数据中，取入并保持与由上述选通脉冲生成电路生成的选通脉冲信号相同步的数据的第1寄存器；
与上述外部时钟信号相同步地保持由上述第1寄存器所保持的数据的第2寄存器。
6.根据权利要求1所述的半导体装置，其特征在于：
还具有与由上述时钟生成电路生成的内部时钟相同步地生成输入数据的输入数据生成电路。
7.根据权利要求1所述的半导体装置，其特征在于：
还具有与由上述时钟生成电路生成的内部时钟信号相同步地生成指令的指令生成电路。
8.根据权利要求2所述的半导体存储装置，其特征在于：
上述选通脉冲生成电路具有：
一致/不一致判断电路，比较从外部输入的地址信号和上述地址生成电路生成的内部地址信号两者是否一致，并根据比较结果输出为1或0中的某一个的地址一致/不一致信号；
脉冲生成电路，在与一致的地址相对应的数据被输入到上述输出数据控制电路的定时生成选通脉冲信号。
9.根据权利要求2所述的半导体存储装置，其特征在于：
上述选通脉冲生成电路具有以上述外部时钟信号为基准生成一定相位的选通脉冲信号的脉冲生成电路，
上述地址生成电路把从外部输入的地址信号的一部分用作上述地址生成电路生成的内部地址信号的初始值。
10.根据权利要求2所述的半导体存储装置，其特征在于：
上述选通脉冲生成电路具有：
计数器电路，与上述外部时钟信号相同步地进行计数动作；
脉冲生成电路，根据上述计数器电路所计数的值生成选通脉冲信号，该选通脉冲信号使生成定时变化。
11.一种半导体装置，它是与时钟信号同步动作的同步型半导体装置，其特征在于具有：
选择上述半导体存储装置的通常动作或者测试动作的模式选择电路；
在测试动作时，生成比外部时钟信号频率高的内部时钟信号的时钟生成电路；
与上述内部时钟信号相同步地选择所输出的数据的一部分作为测试结果，与上述外部时钟信号相同步地输出所选择的数据的输出数据控制电路。
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