CN102204095B - 定时发生器和测试装置以及测试速率的控制方法 - Google Patents

定时发生器和测试装置以及测试速率的控制方法 Download PDF

Info

Publication number
CN102204095B
CN102204095B CN200980144118.9A CN200980144118A CN102204095B CN 102204095 B CN102204095 B CN 102204095B CN 200980144118 A CN200980144118 A CN 200980144118A CN 102204095 B CN102204095 B CN 102204095B
Authority
CN
China
Prior art keywords
data
rate
value
delay
resolution chart
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980144118.9A
Other languages
English (en)
Other versions
CN102204095A (zh
Inventor
渡边大辅
冈安俊幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN102204095A publication Critical patent/CN102204095A/zh
Application granted granted Critical
Publication of CN102204095B publication Critical patent/CN102204095B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

延迟设定数据生成部(10)根据速率数据DRATE而生成延迟设定数据DDS。可变延迟电路(30)以规定的单位延迟量τu作为标准，从而使测试图形数据DPAT延迟了与延迟设定数据DDS相对应的延迟时间τ。第一速率数据DRATE1以单位延迟量τu的精度来指定测试图形数据的周期τ。第二速率数据DRATE2以高于单位延迟量τu的精度，来指定测试图形数据的周期。延迟设定数据生成部(10)以与第二速率数据DRATE2相对应的比例，将第一值X1和第二值X2进行时分输出，所述第一值X1和第二值X2与第一速率数据DRATE1相对应。

Description

定时发生器和测试装置以及测试速率的控制方法
技术领域
本发明涉及一种半导体设备的测试技术，特别是涉及一种测试图形的周期(测试速率)的控制技术。
背景技术
为了将测试图形提供给作为测试对象的被测试设备(DUT)，检查其动作并判断是否良好，而利用测试装置。在测试装置中搭载有图形发生器(PG)和定时发生器(TG)，所述图形发生器用于生成提供给DUT的测试图形，所述定时发生器对于将测试图形提供给DUT的定时进行规定。测试图形的周期(频率)也被称为测试速率，并需要测试装置具有可使测试速率发生任意变化的功能。
定时发生器根据其动作而被大致分为两种方式。
第一方式是使用了PLL(锁相环Phase Locked Loop)的方式。即通过PLL电路乘以标准时钟，与被相乘的信号同步，来控制测试图形的定时。该PLL方式通过切换PLL电路的分频比，从而对测试速率进行任意设定。以下也将该方式称为PLL方式。
第二方式是使用了可变延迟电路的方式。该方式根据测试速率，来设定可变延迟电路的延迟量，并使测试图形本身发生延迟，从而实现任意的测试速率。或者通过可变延迟电路，将任意的延迟提供给对测试图形的过渡定时进行规定的设置信号、以及重置信号，并与被延迟的设置信号和重置信号同步，从而使测试图形转移。这些方式也称为PA(相位累加Phase Accumulation)方式。
近年来的半导体设备的动作速度变得日趋高速化。设备的高速化意味着测试速率的高速化，在不久的将来，将会需要测试装置具有以亚皮秒级(sub psorder)的非常高的分辨率来控制测试速率的功能。
在PLL方式的定时发生器中，当以高分辨率来控制测试速率时，可采用以下方式中的任意一种，即(1)脉冲吞吐方式、或者(2)Δ∑分数N-PLL方式。虽然脉冲吞吐方式具有设计很容易的优点，但也存在以下的缺点，即存在无法设定的分频比(就是无法设定的测试速率)。另一方面，虽然Δ∑分数N-PLL方式具有能够实现任意的分频比(测试速率)的优点，但也具有发生分数杂散的缺点。如果为了消除分数杂散而设置Δ∑噪音整形(noise shaper)，则会另外产生相位噪音增大的问题。另外，在特定的分频比中，也具有杂散增大的问题。
发明内容
在将存储器设备和非存储器设备的一部分作为对象的测试装置中，有时会需要其具有使测试速率实时不断发生变化的功能。将其称之为测试速率的RTTC控制(及时定时控制Real Time Timing Control)或者即时(On the fly)控制。由于已存在以设定了PLL的周期进行振荡的建立时间(或者锁定时间)，因此PLL方式的定时发生器在原理上不可能进行即时控制。
另一方面，在PA方式的定时发生器中，关于测试速率的切换，除了可变延迟电路的延迟量的切换之外没有其它的切换。在此，由于可变延迟电路的延迟量的切换非常短，因此在对测试速率进行即时控制时，可采用PA方式。
PA方式的定时发生器的测试速率的分辨率，与可变延迟电路的延迟量的分辨率相对应。现在，虽然可变延迟电路由1ps～数个ps的分辨率所构成，但是如果要得到比这更高的高分辨率(例如亚皮秒(sub ps))，则硬件规模会爆发性地增大，或者不可能有实质性的设计。
本发明是鉴于以上的情况而完成的，其例示的目的之一是，提供一种能以高分辨率对定时发生器的测试速率进行控制的技术。
本发明的一个实施方式是关于一种定时发生器，其接收应提供给被测试设备的测试图形数据、以及对测试图形数据的周期进行设定的速率数据，并根据速率数据，对于向被测试设备输出测试图形数据的定时进行控制。定时发生器具备：延迟设定数据生成部，其接收速率数据并生成延迟设定数据；以及可变延迟电路，其以规定的单位延迟量为标准，从而使测试图形数据延迟了与延迟设定数据相对应的延迟时间。速率数据包括第一速率数据以及第二速率数据，所述第一速率数据以单位延迟量的精度，来指定测试图形数据的周期；所述第二速率数据以高于单位延迟量的精度，来指定测试图形数据的周期。延迟设定数据生成部根据与第二速率数据相对应的比例，将第一值和第二值作为延迟设定数据进行时分输出，所述第一值与第一速率数据相对应；所述第二值与第一速率数据相对应、且不同于第一值。
“使测试图形数据延迟”是指，除了包括使测试图形本身延迟的情况之外，也包括使表示测试图形的正沿信号和表示负沿信号中的至少一个信号进行延迟的情况，并且也是指对测试图形数据的定时有广泛影响的信号进行延迟的情况。
根据该实施方式，通过第一值和第二值以及它们的出现频率，能够以比可变延迟电路的分辨率更高的分辨率，来控制测试速率。
延迟设定数据生成部用于生成以1和0与第二速率数据相对应的频率而出现的串行数据列，将串行数据列的各个比特分别与第一速率数据进行相加或相减，并将其作为延迟设定数据进行输出。
在这种情况下，可以将在第一速率数据中加上1之后的数据、以及第一速率数据本身设定为第一值、第二值，并且，可以根据第二速率来设定第一值、第二值的比例。
延迟设定数据生成部包括：标记率能够根据第二速率数据进行控制的伪随机数据发生器，可以将该伪随机数据发生器的输出作为串行数据列进行使用。
在这种情况下，通过使用伪随机数据发生器，能够降低测试速率的时间偏差。
延迟设定数据生成部包括：对第二速率数据进行Δ∑调制的n次(n是自然数)Δ∑调制器，在已进行调制的第二速率数据中，可以将i次(1≤i≤n)的比特列与第一速率数据的下位第i比特进行相加或相减，并将其作为延迟设定数据进行输出。
在这种情况下，可以进一步适当地减少测试速率的时间偏差。
延迟设定数据生成部还可以具有积分器，所述积分器每隔第一时钟的周期而对第一速率数据进行累积相加。当积分器的输出数据除以与第一时钟的周期相对应的标准值后的余数为β(β是整数)时，延迟设定数据生成部可以将第一值和第二值分别设定为与余数β相对应的值。定时发生器可以进一步使测试图形数据延迟了第一时钟的α周期的程度。
本发明的另一实施方式是测试装置。该装置具有图形发生器、以及上述任意一种实施方式的定时发生器，所述图形发生器用于生成应提供给被测试设备的测试图形数据；所述定时发生器根据速率数据，对于向被测试设备输出测试图形数据的定时进行控制。
并且，本发明的另一实施方式是关于根据速率数据对测试速率进行控制的方法，所述速率数据对于应提供给被测试设备的测试图形数据的周期进行设定。速率数据包括第一速率数据和第二速率数据，所述第一速率数据以规定的单位延迟量的精度，来指定测试图形数据的周期；所述第二速率数据以高于单位延迟量的精度，来指定测试图形数据的周期。该方法具有以下两个步骤，即、以与第二速率数据相对应的比例且以时分的方式，将与第一速率数据相对应的第一值、以及与第一速率数据相对应且不同于第一值的第二值，设定为延迟设定数据的步骤；以规定的单位延迟量为标准，从而使测试图形数据延迟了与延迟设定数据相对应的延迟时间的步骤。
另外，将上述结构要素的任意组合以及本发明的结构要素和表现在方法、装置等之间进行相互替换的情况，作为本发明的实施方式也是有效的。
根据本发明的某一个实施方式，能够以高分辨率对定时发生器的测试速率进行控制。
附图说明
图1为表示实施方式所涉及的测试装置的结构图。
图2为表示图1的定时发生器的结构示例的电路图。
图3(a)～(c)为表示调制器的结构示例的图。
符号说明
具体实施方式
下面参考附图，以优选的实施方式为基础来说明本发明。对于各个附图所表示的相同或同等的结构要素、构件、处理均标注相同的符号，并适当省略重复的说明。另外，实施方式是例示而不是限定本发明的，实施方式所描述的所有的特征及其组合，并不一定必须是发明的本质。
本说明书中的“构件A与构件B相连接的状态”包括：构件A和构件B在物理上被直接连接的情况；以及构件A和构件B通过不影响其电连接状态的其他构件而被间接连接的情况。同样，“构件C被设置在构件A和构件B之间的状态”，除了包括构件A和构件C、或者构件B和构件C被直接连接的情况之外，也包括通过不影响其电连接状态的其他构件而被间接连接的情况。
图1表示实施方式所涉及的测试装置100的结构图。测试装置100具备图形发生器(PG)1、定时发生器(TG)2、波形整形器3、驱动器5、比较器6、判断部7。
图形发生器1用于生成应提供给DUT200的测试图形数据DPAT。当从图形发生器1中输出作为并行数据的测试图形数据DPAT时，通过数据并串转换(serializer)电路，将该测试图形数据DPAT变换为串行形式的比特列。
测试装置100具有：根据用户设定的指令和程序，对测试图形数据DPAT的周期进行任意设定的功能。定时发生器2接收测试图形数据DPAT、以及对测试图形数据DPAT的周期进行设定的速率数据DRATE。定时发生器2根据速率数据DRATE，来控制向DUT输出测试图形数据DPAT的定时。
波形整形器(FC)3用于接收由定时发生器2调节了定时的测试图形数据DPAT，并将数据格式设定为适合DUT200的形式。波形整形器3从其功能来说也被称为格式控制器。
驱动器5用于将从波形整形器3中输出的测试图形提供给DUT200。例如当DUT200为存储器时，测试图形被写入指定的地址。暂时被写入的测试图形再次被读出。这时，如果DUT200是合格品，则被写入的图形与被读出的图形应该是一致的。从存储器中读出的图形，由比较器6来判断级别，并生成设备数据DDUT。图形发生器1以用户所设定的定时来生成期望值数据DEXP。判断部7对设备数据DDUT与期望值数据DEXP一致还是不一致进行判断，并选择识别DUT200的合格品、或者进行不良场所的特定。
以上是测试装置100的整体结构。下面详细说明实施方式的定时发生器2的结构。
定时发生器2是PA(相位累加Phase Accumulation)方式的定时发生器，其主要具备延迟设定数据生成部10和可变延迟电路30。延迟设定数据生成部10接收速率数据DRATE，并生成延迟设定数据DDS。
可变延迟电路30是以规定的单位延迟量τu作为标准的延迟电路，其包括例如被级联连接的多个单位延迟元件(缓冲)等。但是可变延迟电路30的结构并不仅限于此，还可以使用能够数字控制延迟量的各种各样的延迟电路。
可变延迟电路30以单位延迟量τu作为标准，从而使测试图形数据DPAT仅延迟了与延迟设定数据DDS相对应的延迟时间τ。例如，将可变延迟电路30的延迟量τ设定为，单位延迟量τu乘以延迟设定数据DDS之后的值。单位延迟量τu的范围是1ps～数个ps。下面为了容易理解和简化说明，对τu＝1ps的情况进行说明。
另外，虽然在图1以及图2中，图示了可变延迟电路30使测试图形数据DPAT本身发生延迟，但本发明并不仅限于此。例如，可变延迟电路30也可以等价地延迟边缘信号(也称为设置信号、重置信号)，所述边缘信号对测试图形数据DPAT的级别转移的边缘(正沿和负沿)的定时进行指定。在这种情况下，除了可变延迟电路30，还设置由设置信号、重置信号进行了设置、重置的RS触发器等。上述结构只要利用公知技术即可，在本发明中并不受限制。
被输入到定时发生器2中的速率数据DRATE包括：第一速率数据DRATE1和第二速率数据DRATE2。第一速率数据DRATE1以单位延迟量τu的精度，来指定测试图形数据DPAT的周期(测试速率)。第二速率数据DRATE2以高于单位延迟量τu的精度、即1ps以下的分辨率τf，对测试图形数据的周期进行指定。第一速率数据DRATE1以及第二速率数据DRATE2，既可以是一系列的比特列DRATE的上位比特组和下位比特组，也可以是个别的数据。
延迟设定数据生成部10将延迟设定数据DDS设定为、第一值X1和第二值X2中的任意一个。第一值X1是对应于第一速率数据DRATE1的值，第二值X2是与第一速率数据DRATE1相对应、且不同于第一值X1的值。
第一值X1、第二值X2的设定方法是任意的，例如可以设定为以下的算式(1)、(2)。
X1＝DRATE1+δ1...(1)
X2＝DRATE1+δ2...(2)
在这里，δ1、δ2是不同的整数，也可以是零或者负数。
延迟设定数据生成部10以与第二速率数据DRATE2相对应的比例(Y1∶Y2)，将第一值X1和第二值X2作为延迟设定数据DDS进行时分输出。Y1是延迟设定数据DDS取得第一值X1的统计概率，Y2是取得第二值X2的统计概率，以下的算式成立，即、
Y1+Y2＝1...(3)。
在这种情况下，用以下的算式，来表示可变延迟电路30对测试图形数据DPAT提供的延迟量的时间平均值τ，即、
τ＝τu×(X1×Y1+X2×Y2)...(4)。
当将算式(1)～(3)代入到算式(4)时，可获得以下的算式，即、
τ＝τu×{(DRATE1+δ1)×Y1+(DRATE1+δ2)×Y2}
  ＝τu×DRATE1×(Y1+Y2)+τu×(δ1×Y1+δ2×Y2)
  ＝τu×DRATE1+τu×(δ1×Y1+δ2×Y2)...(5)。
例如，当δ1＝0、δ2＝1时，可以将算式(5)写为：
τ＝τu×DRATE1+τu×Y2...(5a)。
例如，在要得到测试速率τ＝10.1ps的情况下，可以设为，
DRATE1＝10
τu＝1ps
Y2＝0.1
以上是实施方式所涉及的定时发生器2的结构和原理。算式(5)的右边第二项的(δ1×Y1+δ2×Y2)的值是非整数值，也就是取分数或者小数值，该值是根据第二速率数据DRATE2而进行变化的。因此，根据实施方式所涉及的定时发生器2，就能够用高于单位延迟量τu的分辨率，来控制用算式(5)所提供的延迟量τ。
接着，对定时发生器2的具体结构的例子进行说明。图2是表示图1的定时发生器2的结构示例的电路图。
定时发生器2具备：延迟设定数据生成部10、可变延迟电路30、第一多路调制器42、第二多路调制器44、第二与门46以及频率乘法器48。定时发生器2由逻辑部2a和模拟部2b两个块构成，所述逻辑部2a与具有第一频率f1的第一时钟LREFCLK同步进行动作；所述模拟部2b与比第一频率f1更高的第二时钟HREFCLK同步进行动作。
例如，第一时钟LREFCLK直接利用来自外部的标准时钟REFCLK。第二时钟HREFCLK是通过频率乘法器48乘以标准时钟REFCLK而生成的。频率乘法器48可以是PLL电路或DLL(延迟锁定环Delay Locked Loop)电路。下面，为了简化说明和容易理解，对f2＝8×f1的情况进行说明。
如上所述，定时发生器2是由PA方式构成的。
延迟设定数据生成部10具备调制器12、积分器14、第二加法器20、以及计数器22。
积分器14、第二加法器20以及计数器22执行PA方式的信号处理。积分器14每隔第一时钟LREFCLK的周期而将第一速率数据DRATE1进行累积相加。
例如，积分器14包括第一加法器16和延迟电路18。延迟电路18用于使第一加法器16的输出数据延迟了第一时钟LREFCLK周期的程度。第一加法器16将第一速率数据DRATE1、与已被延迟了一个周期的第一加法器16的输出数据进行相加。
具体地说，当连续输入作为第一速率数据DRATE1的数值4时，积分器14的输出DRATE1’以4、8、12、16...的方式进行增加。另外，不以十进制而以二进制的形式，来执行实际的信号处理。
第二加法器20将积分器14的输出数据，与延迟数据DDELAY进行相加。将延迟数据DDELAY设定为，用于使输出到DUT的数据延迟了与测试速率无关的规定时间内。
从第二加法器20中输出了数据(以下称为累积数据)DRATE3，所述数据DRATE3与被累积相加的第一速率数据DRATE1相对应。
累积数据DRATE3除以与第一时钟LREFCLK的周期相对应的标准值T1，从而生成了商α和余数β。
优选为，标准值T1是2的阶乘，即T1＝2P(P是自然数)。在这种情况下，由于除法与位移等价，所以不需要除法器。累积数据DRATE3的下位P比特是余数，剩下的上位比特是商α。而且，可以另外设置除法器。
将商数α输入到计数器22中。计数器22对第一时钟LREFCLK进行计数，每计数α次，将门信号G1作为高电平。第一与门40使用门信号G1将测试图形数据DPAT进行选通。通过该处理，测试图形数据DPAT延迟了第一时钟LREFCLK的α周期。
将除余数据β输入到调制器12中。除余数据β是与第一速率数据DRATE1相对应的数据。
调制器12以与第二速率数据DRATE2相对应的比例，将与除余数据β(第一速率数据DRATE1)相对应的第一值X1、以及与除余数据β相对应的第二值X2作为延迟设定数据DDS进行时分输出。该处理可以捕捉某种调制。
第一多路调制器42用于对调制器12所输出的延迟设定数据DDS进行并串行变换。同样，第二多路调制器44用于对第一与门40的输出数据进行并串行变换。第二与门46用第二时钟HREFCLK对第二多路调制器44的输出数据进行选通(重定时)。可变延迟电路30用于对由第二与门46所输出的测试图形数据DPAT’提供延迟，所述延迟与由第一多路调制器42所输出的延迟设定数据DDS’相对应。
接着说明调制器12的结构。图3(a)～(c)表示调制器12的结构示例的图。
图3(a)的调制器12a具备：高分辨率数据生成部50和选数器52。在选数器52中，输入第一值X1(＝β+δ1)和第二值X2(＝β+δ2)。高分辨率数据生成部50用于生成串行数据(以下为高分辨率数据DF)，所述串行数据以1和0与第二速率数据DRATE2的值相对应的频率而出现。在高分辨率数据DF为0时，选数器52选择第一值X1作为延迟设定数据DDS进行输出，而在高分辨率数据DF为1时，选数器52选择第二值X2作为延迟设定数据DDS进行输出。另外，延迟设定数据DDS取1的概率，除了延迟设定数据DDS取第二值X2的概率Y2之外没有其他的。
图3(b)的调制器12b包括高分辨率数据生成部50以及第三加法器54。调制器12b可以适当地用于δ1＝0的情况。高分辨率数据生成部50生成高分辨率数据DF。第三加法器54将除余数据β和高分辨率数据DF进行相加后，将其作为延迟设定数据DDS进行输出。另外，可以用减法器来代替第三加法器54。在这种情况下，将δ2设定为负值。
高分辨率数据DF可以是1比特的比特流。在这种情况下，可适当地执行δ1＝0、δ2＝1的信号处理。
在图3(a)、(b)中，优选为，高分辨率数据生成部50的结构包括伪随机数据(PRBS)发生器，所述伪随机数据发生器的标记率能够根据第二速率数据DRATE2进行控制。通过将伪随机数据PRBS作为高分辨率数据DF进行使用，可以降低测试速率的时间偏差。
在图3(b)的调制器12b中，高分辨率数据DF可以是n(n是自然数)比特并行的比特流。在这种情况下，可以设定为δ1＝0、0＜δ2＜2n范围内的任意值。
在图3(c)的调制器12c中，高分辨率数据DF是n(n是自然数)比特并行的比特流。高分辨率数据生成部50包括n次Δ∑调制器62。n次Δ∑调制器62对第二速率数据DRATE2进行Δ∑调制，并生成n比特并行的高分辨率数据DF。第三加法器54将高分辨率数据DF和除余数据β(第一速率数据DRATE1)进行相加(或者相减)。在该调制器12c中，在已进行调制的第二速率数据DRATE2中，通过将i次(1≤i≤n)的比特列，与对应于除余数据β(第一速率数据DRATE1)的下位第i比特进行相加，从而生成延迟设定数据DDS。
例如在使用n＝2次的Δ∑调制器时，从n次Δ∑调制器62中输出的高分辨率数据DF取[00]、[01]、[10]、[11]的任意值，各个值的出现概率是根据第二速率数据DRATE2而设定的。根据该结构，可以进一步地降低测试速率的时间偏差。
以上是定时发生器2的结构。接着说明其动作。
为了容易理解，而设定为δ1＝0、δ2＝1、X1＝β、X2＝β+1、Y2＝DRATE2/Z1。Z1可以是任意的常数，但当第二速率数据DRATE2是m比特(m为自然数)的二进制数据时，可以设为Z1＝2m。在这种情况下，根据第二速率数据DRATE2的测试速率的分辨率τf为，τf＝τu/2m。第二速率数据DRATE2的最上位比特是τ/2，上位第二比特是τ/4......，最下位比特是τ/2m的位。
例如当τu＝1ps、m＝3时，可以用τf＝0.125ps的分辨率来控制测试速率。当τu＝1ps时，如果需要0.5ps的分辨率，则只要为m＝1(比特)即可，而如果需要0.25ps的分辨率，则只要为m＝2(比特)即可。
图3(a)或图3(b)的伪随机数据发生器60用于将连续的8(＝2m)比特作为1帧，其中，(DRATE2)比特设为1。例如，当设为第一速率数据DRATE1＝[00011]、第二速率数据DRATE2＝[011]时，由于Y2＝3/8、Y1＝1-Y2＝5/8，因此高分辨率数据DF会成为像[01010100]、[10010001]那样的随机数据，该随机数据是在8比特中、以3比特的比例来标记1的。
这样，根据实施方式的定时发生器2，通过以时分的方式来切换延迟设定数据DDS的值，可以将测试速率设定为分数值。测试速率的切换可以每隔测试图形数据的1比特(符号)而进行即时控制。
如果定时发生器2的结构如图2所示，则可以原封不动地继承现有的定时发生器的结构，从而大幅度地减轻设计的负担。另外，由于新追加的电路集中在逻辑部2a中，因此结构可以是全逻辑，模拟部2b可以原封不动地挪用现有的电路。
如果从宏观长远来观察，则由定时发生器2所设定的测试速率取与某个速率数据DRATE相对应的中心值，如果从微观来看，可观察到表现出随机的特性，即抖动被重叠。应注意到该抖动包括两个成分。即、第一成分是起因于第一时钟LREFCLK以及第二时钟HREFCLK的抖动的成分(可以说是定时发生器本来具备的抖动)，第二成分是指，伴随延迟设定数据DDS的转移而被重叠的测试速率的波动。在此，与第一成分相比，第二成分可以是相同或者充分缩小的程度。这意味着可以采用被埋在定时发生器2本身所具有的时钟的抖动成分中的形式，而以高分辨率来控制测试速率，还应该注意到要保证分数的延迟控制不会对测试结果带来不好的影响。
虽然根据实施方式对本发明进行了说明，但实施方式仅表示了本发明的原理、应用，实施方式在不偏离权利要求所规定的本发明的思想范围内，可以有多个变形例和配置的变更。
产业上的可利用性
本发明可以用于半导体设备的测试技术。

Claims (4)

1.一种定时发生器，其接收应提供给被测试设备的测试图形数据、以及对所述测试图形数据的周期进行设定的速率数据DRATE，并根据所述速率数据DRATE，对于向所述被测试设备输出所述测试图形数据的定时进行控制，其特征在于，具备：
延迟设定数据生成部，其接收所述速率数据DRATE，并生成延迟设定数据DDS；
可变延迟电路，其以规定的单位延迟量τu作为标准，从而使所述测试图形数据延迟了与所述延迟设定数据相对应的延迟时间，即τ＝τu×DDS，
所述速率数据DRATE包括第一速率数据DRATE1和第二速率数据DRATE2，所述第一速率数据DRATE1以所述单位延迟量τu的精度来指定所述测试图形数据的周期；所述第二速率数据DRATE2以高于即细于所述单位延迟量τu的精度，来指定所述测试图形数据的周期，
以与所述第二速率数据DRATE2相对应的比例即Y1:Y2，将第一值X1和第二值X2作为所述延迟设定数据DDS进行时分输出，并且Y1+Y2＝1，所述第一值X1与所述第一速率数据DRATE1相对应；所述第二值X2与所述第一速率数据DRATE1相对应、且不同于所述第一值X1，
所述延迟设定数据生成部包括：对所述第二速率数据进行△Σ调制的n次△Σ调制器，在已进行调制的所述第二速率数据中，将i次的比特列与所述第一速率数据的下位第i比特进行相加或相减，并作为所述延迟设定数据进行输出，其中n是自然数，并且1≦i≦n。
2.一种定时发生器，其接收应提供给被测试设备的测试图形数据、以及对所述测试图形数据的周期进行设定的速率数据DRATE，并根据所述速率数据DRATE，对于向所述被测试设备输出所述测试图形数据的定时进行控制，其特征在于，具备：
延迟设定数据生成部，其接收所述速率数据DRATE，并生成延迟设定数据DDS；
可变延迟电路，其以规定的单位延迟量τu作为标准，从而使所述测试图形数据延迟了与所述延迟设定数据相对应的延迟时间，即τ＝τu×DDS，
所述速率数据DRATE包括第一速率数据DRATE1和第二速率数据DRATE2，所述第一速率数据DRATE1以所述单位延迟量τu的精度来指定所述测试图形数据的周期；所述第二速率数据DRATE2以高于即细于所述单位延迟量τu的精度，来指定所述测试图形数据的周期，
以与所述第二速率数据DRATE2相对应的比例即Y1:Y2，将第一值X1和第二值X2作为所述延迟设定数据DDS进行时分输出，并且Y1+Y2＝1，所述第一值X1与所述第一速率数据DRATE1相对应；所述第二值X2与所述第一速率数据DRATE1相对应、且不同于所述第一值X1，
所述延迟设定数据生成部还具备积分器，所述积分器每隔第一时钟的周期而将所述第一速率数据进行累积相加，
当所述积分器的输出数据除以与所述第一时钟的周期相对应的标准值后的商为α、余数为β时，其中α是整数，β是整数，
所述延迟设定数据生成部将所述第一值和所述第二值分别设定为，与所述余数β相对应的数值的同时，所述定时发生器进一步使所述测试图形数据延迟了所述第一时钟的α周期。
3.一种测试装置，其特征在于，具备，
图形发生器，其生成应提供给被测试设备的测试图形数据；
权利要求1或2所述的定时发生器，其根据速率数据，对于向所述被测试设备输出所述测试图形数据的定时进行控制。
4.一种根据对于应提供给被测试设备的测试图形数据的周期进行设定的速率数据DRATE、对于将所述测试图形数据输出到所述被测试设备的测试速率进行控制的方法，其特征在于，
所述方法具有以下的步骤：根据所述速率数据DRATE而生成延迟设定数据DDS的步骤；以规定的单位延迟量τu作为标准，从而使所述测试图形数据延迟了与所述延迟设定数据DDS相对应的延迟时间即τ＝τu×DDS的步骤，
所述速率数据DRATE包括第一速率数据DRATE1和第二速率数据DRATE2，所述第一速率数据DRATE1以所述单位延迟量τu的精度来指定所述测试图形数据的周期；所述第二速率数据DRATE2以高于即细于所述单位延迟量τu的精度，来指定所述测试图形数据的周期，
以与所述第二速率数据DRATE2相对应的比例即Y1:Y2，将第一值X1和第二值X2作为所述延迟设定数据DDS进行时分输出，并且Y1+Y2＝1，所述第一值X1与所述第一速率数据DRATE1相对应；所述第二值X2与所述第一速率数据DRATE1相对应、且不同于所述第一值X1，
生成所述延迟设定数据的步骤包括以下的步骤：
将所述第二速率数据进行n次△Σ调制的步骤，其中n是自然数；
在已进行调制的所述第二速率数据中，将i次的比特列与所述第一速率数据的下位第i比特进行相加或相减，并将其设定为所述延迟设定数据的步骤，其中1≦i≦n。
CN200980144118.9A 2008-12-26 2009-10-29 定时发生器和测试装置以及测试速率的控制方法 Active CN102204095B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/344,424 2008-12-26
US12/344,424 US8150648B2 (en) 2008-12-26 2008-12-26 Timing generator
PCT/JP2009/005742 WO2010073458A1 (ja) 2008-12-26 2009-10-29 タイミング発生器および試験装置ならびにテストレートの制御方法

Publications (2)

Publication Number Publication Date
CN102204095A CN102204095A (zh) 2011-09-28
CN102204095B true CN102204095B (zh) 2015-07-08

Family

ID=42284114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980144118.9A Active CN102204095B (zh) 2008-12-26 2009-10-29 定时发生器和测试装置以及测试速率的控制方法

Country Status (6)

Country Link
US (2) US8150648B2 (zh)
JP (1) JPWO2010073458A1 (zh)
KR (1) KR101254439B1 (zh)
CN (1) CN102204095B (zh)
TW (1) TWI407123B (zh)
WO (1) WO2010073458A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8972806B2 (en) * 2012-10-18 2015-03-03 Applied Micro Circuits Corporation Self-test design for serializer / deserializer testing
CN104965169A (zh) * 2015-07-29 2015-10-07 江苏杰进微电子科技有限公司 全自动ic电信号测试装置及测试方法
KR101991052B1 (ko) 2018-03-22 2019-06-19 주식회사 네오셈 에프피지에이 서데스 로직을 이용한 실시간 고속 고정밀 타이밍 발생기
US10942220B2 (en) 2019-04-25 2021-03-09 Teradyne, Inc. Voltage driver with supply current stabilization
US11119155B2 (en) 2019-04-25 2021-09-14 Teradyne, Inc. Voltage driver circuit
US11283436B2 (en) * 2019-04-25 2022-03-22 Teradyne, Inc. Parallel path delay line

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903745A (en) * 1994-09-22 1999-05-11 Advantest Corp. Timing generator for plural reference clocks
CN1950710A (zh) * 2004-05-11 2007-04-18 株式会社爱德万测试 定时发生器以及半导体试验装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04215079A (ja) * 1990-12-12 1992-08-05 Advantest Corp タイミング発生器
JP3574696B2 (ja) * 1995-05-26 2004-10-06 株式会社アドバンテスト Ｉｃテスタのタイミング発生器
JP3437407B2 (ja) 1997-05-21 2003-08-18 株式会社アドバンテスト 半導体試験装置用タイミング発生器
JP3833371B2 (ja) 1997-11-21 2006-10-11 株式会社アドバンテスト Ｉｃ試験装置の周期・タイミング発生器
JP4510188B2 (ja) 1999-10-29 2010-07-21 株式会社アドバンテスト タイミング発生器
DE10122081B4 (de) * 2001-05-07 2004-02-05 Infineon Technologies Ag Verfahren zum Kalibrieren eines Testsystems für eine integrierte Halbleiterschaltung und kalibrierbares Testystem
JP2006226791A (ja) 2005-02-16 2006-08-31 Advantest Corp 試験装置、タイミング発生器、及びプログラム
DE112008001033T5 (de) * 2007-04-13 2010-03-11 Advantest Corp. A/D-Konverter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903745A (en) * 1994-09-22 1999-05-11 Advantest Corp. Timing generator for plural reference clocks
CN1950710A (zh) * 2004-05-11 2007-04-18 株式会社爱德万测试 定时发生器以及半导体试验装置

Also Published As

Publication number Publication date
TWI407123B (zh) 2013-09-01
JPWO2010073458A1 (ja) 2012-05-31
TW201028704A (en) 2010-08-01
US8150648B2 (en) 2012-04-03
WO2010073458A1 (ja) 2010-07-01
US20100164584A1 (en) 2010-07-01
US20120158348A1 (en) 2012-06-21
KR20110102417A (ko) 2011-09-16
CN102204095A (zh) 2011-09-28
KR101254439B1 (ko) 2013-04-12
US8392145B2 (en) 2013-03-05

Similar Documents

Publication Publication Date Title
CN102204095B (zh) 定时发生器和测试装置以及测试速率的控制方法
CN1207720C (zh) 半导体存储装置
US8629703B2 (en) Clock frequency divider circuit, clock distribution circuit, clock frequency division method, and clock distribution method
KR101198140B1 (ko) 시프트 레지스터 및 이를 이용한 동기 회로
CN1940584B (zh) 能够检测频率锁定的信息处理系统和方法
CN105991132A (zh) 具有动态相位和脉宽控制的频率合成器
CN106814595A (zh) 基于等效细分的高精度tdc及其等效测量方法
KR101139141B1 (ko) 타이밍 발생기 및 반도체 시험 장치
US7408371B2 (en) Apparatus for measuring on-chip characteristics in semiconductor circuits and related methods
CN101410719B (zh) 用于测量数字信号的占空比或相对占空比的方法和设备
US8564336B2 (en) Clock frequency divider circuit and clock frequency division method
US8453043B2 (en) Built-in bit error rate test circuit
US8786347B1 (en) Delay circuits for simulating delays based on a single cycle of a clock signal
CN102736891A (zh) 一种并行可调节的伪随机序列发生器设计
US6998893B2 (en) Circuit and method for inducing jitter to a signal
JP2907033B2 (ja) タイミング信号発生装置
KR102204827B1 (ko) 5ps 해상도를 갖는 펄스이동 시간 차 반복회로를 이용한 8비트 2단 시간-디지털 변환기
Kinniment et al. Measuring deep metastability
US10146250B2 (en) Method and circuit for adjusting the frequency of a clock signal
US7834639B2 (en) Jitter injection circuit, pattern generator, test apparatus, and electronic device
US6172544B1 (en) Timing signal generation circuit for semiconductor test system
Keezer et al. Multi-gigahertz arbitrary timing generator and data pattern serializer/formatter
JPH0526147B2 (zh)
Keezer et al. Multi-Gigahertz Test Signal Synthesis with" Timing-on-the-Fly"
Davis The effect of period generation techniques on period resolution and waveform jitter in vlsi test systems

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant