KR20110102417A - 타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법 - Google Patents

타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법 Download PDF

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Abstract

지연 설정 데이터 생성부(10)는 레이트 데이터(DRATE)에 근거하여 지연 설정 데이터(DDS)를 생성한다. 가변 지연 회로(30)는, 테스트 패턴 데이터(DPAT)를, 소정의 단위 지연량(τu)을 기준으로 하여, 지연 설정 데이터(DDS)에 대응한 지연 시간(τ) 지연시킨다. 제 1 레이트 데이터(DRATE1)는 테스트 패턴 데이터의 주기(τ)를 단위 지연량(τu)의 정밀도로 지정한다. 제 2 레이트 데이터(DRATE2)는 테스트 패턴 데이터의 주기를 단위 지연량(τu)보다 높은 정밀도로 지정한다. 지연 설정 데이터 생성부(10)는, 제 1 레이트 데이터(DRATE1)에 대응한 제 1 값(X1)과 제 2 값(X2)을, 제 2 레이트 데이터(DRATE2)에 대응한 비율로 시분할적으로 출력한다.

Description

타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법{TIMING GENERATOR, TEST DEVICE, AND TEST RATE CONTROL METHOD}
본 발명은 반도체 디바이스의 시험 기술에 관한 것으로서, 특히 테스트 패턴의 주기(테스트 레이트) 제어 기술에 관한 것이다.
시험 대상인 피시험 디바이스(DUT)에 테스트 패턴을 부여하고, 그 동작을 검사하여 양호 여부를 판정하기 위하여 시험 장치가 이용된다. 시험 장치에는, DUT에 부여하는 테스트 패턴을 생성하는 패턴 발생기(PG)와, 테스트 패턴을 DUT에 대해 부여하는 타이밍을 규정하는 타이밍 발생기(TG)가 탑재된다. 테스트 패턴의 주기(주파수)는 테스트 레이트라고도 불리며, 시험 장치에는, 테스트 레이트를 임의로 변화시키는 기능이 요구된다.
타이밍 발생기는, 그 동작에 따라 크게 2개 방식으로 분류된다. 첫 번째 방식은, PLL(Phase Locked Loop)을 이용한 방식이다. 즉 PLL 회로에 의해, 기준 클럭을 체배하고, 체배된 신호와 동기하여, 테스트 패턴의 타이밍을 제어한다. 이 PLL 방식에서는, PLL 회로의 분주비를 전환하는 것에 의해, 테스트 레이트가 임의로 설정된다. 이하, 이 방식을 PLL 방식이라고도 칭한다.
두 번째 방식은, 가변 지연 회로를 이용한 방식이다. 이 방식에서는, 가변 지연 회로의 지연량을, 테스트 레이트에 대응하여 설정하고, 테스트 패턴 그 자체를 지연시켜, 임의의 테스트 레이트를 실현한다. 또는, 가변 지연 회로에 의해, 테스트 패턴의 변이 타이밍을 규정하는 세트 신호, 리셋 신호에 임의의 지연을 부여하고, 지연된 세트 신호, 리셋 신호와 동기하여 테스트 패턴을 변이시킨다. 이러한 방식을 PA(Phase Accumulation) 방식이라고도 칭한다.
최근의 반도체 디바이스의 동작 속도는 고속화의 일로를 걷고 있다. 디바이스의 고속화는, 테스트 레이트의 고속화를 의미하고 있고, 머지않은 장래, 시험 장치에는, 서브 ps 오더가 매우 높은 분해능으로 테스트 레이트를 제어하는 기능이 요구되게 된다.
PLL 방식의 타이밍 발생기에 있어서, 테스트 레이트를 고분해능으로 제어하는 경우, (1) 펄스·스왈로 방식, 또는 (2) ΔΣ 프랙셔널 N-PLL 방식 중의 하나가 채용된다. 펄스·스왈로 방식은 설계가 용이한 이점을 갖지만, 설정할 수 없는 분주비(즉, 설정할 수 없는 테스트 레이트)가 존재하는 단점이 존재한다. 한편, ΔΣ 프랙셔널 N-PLL 방식에서는, 임의의 분주비(테스트 레이트)를 실현할 수 있는 이점이 있지만, 프랙셔널·스퓨리어스(fractional spurious)가 발생하는 단점이 있다. 프랙셔널·스퓨리어스를 제거하기 위해 ΔΣ 노이즈 쉐이퍼(Noise Shaper)를 마련하면, 위상 잡음이 증대하는 바와 같은 다른 문제가 발생한다. 또한, 특정의 분주비에 있어서, 스퓨리어스가 증대하는 문제가 있다.
메모리 디바이스나 비메모리 디바이스의 일부를 대상으로 하는 시험 장치에는, 테스트 레이트를 실시간으로 시시각각 변화시키는 기능이 요구되는 경우가 있다. 이를 테스트 레이트의 RTTC(Real Time Timing Control) 또는 온더플라이(On the fly) 제어라고도 칭한다. PLL 방식의 타이밍 발생기는, PLL이 설정된 주기로 발진할 때까지의 세틀링(settling) 시간(또는 록업 타임)이 존재하기 때문에, 원리적으로 온더플라이 제어가 불가능하다.
한편, PA 방식의 타이밍 발생기에서는, 테스트 레이트의 전환은, 가변 지연 회로의 지연량의 전환밖에 없다. 여기서 가변 지연 회로의 지연량의 전환은 매우 짧기 때문에, 테스트 레이트를 온더플라이 제어하는 경우에는, PA 방식이 채용된다.
PA 방식의 타이밍 발생기의 테스트 레이트의 분해능은, 가변 지연 회로의 지연량의 분해능에 대응된다. 현상태에 있어서, 가변 지연 회로는 1ps∼수ps의 분해능으로 구성되지만, 그 이상의 고분해능(예를 들면 서브 ps)을 얻고자하면, 하드웨어 규모가 폭발적으로 증대하고, 또는 실질적으로 설계할 수 없게 된다.
본 발명은, 상기와 같은 문제점들을 해소하기 위하여, 타이밍 발생기의 테스트 레이트를 고분해능으로 제어하는 기술을 제공하는 것을 그 예시적인 일 목적으로 한다.
본 발명의 일 형태는, 피시험 디바이스에 부여해야 할 테스트 패턴 데이터와, 테스트 패턴 데이터의 주기를 설정하는 레이트 데이터를 받고, 레이트 데이터에 대응하여, 피시험 디바이스에 테스트 패턴 데이터를 출력하는 타이밍을 제어하는 타이밍 발생기에 관한 것이다. 타이밍 발생기는, 레이트 데이터를 받고, 지연 설정 데이터를 생성하는 지연 설정 데이터 생성부와, 테스트 패턴 데이터를, 소정의 단위 지연량을 기준으로 하여, 지연 설정 데이터에 대응한 지연 시간 지연시키는 가변 지연 회로를 구비한다. 레이트 데이터는, 테스트 패턴 데이터의 주기를 단위 지연량의 정밀도로 지정하는 제 1 레이트 데이터와, 테스트 패턴 데이터의 주기를 단위 지연량보다 높은 정밀도로 지정하는 제 2 레이트 데이터를 포함한다. 지연 설정 데이터 생성부는, 제 1 레이트 데이터에 대응한 제 1 값과, 제 1 레이트 데이터에 대응되면서 제 1 값과 상이한 제 2 값을, 지연 설정 데이터로서, 제 2 레이트 데이터에 대응한 비율로 시분할적으로 출력한다.
"테스트 패턴 데이터를 지연시킨다"는 것은, 테스트 패턴 그 자체를 지연시키는 경우 이외에, 테스트 패턴의 포지티브 에지를 나타내는 신호, 네거티브 에지를 나타내는 신호 중의 적어도 하나를 지연시키는 경우도 포함하고, 널리 테스트 패턴 데이터의 타이밍에 영향을 주는 신호를 지연시키는 것을 말한다.
이 형태에 의하면, 제 1 값과 제 2 값, 및 그들의 출현 빈도에 의해, 가변 지연 회로의 분해능보다 높은 분해능으로, 테스트 레이트를 제어할 수 있다.
지연 설정 데이터 생성부는, 1과 0이 제 2 레이트 데이터에 대응한 빈도로 출현하는 시리얼 데이터열을 생성하고, 시리얼 데이터열의 각 비트를 각각 제 1 레이트 데이터와 가산 또는 감산하여, 지연 설정 데이터로서 출력해도 좋다.
이 경우, 제 1 레이트 데이터에 1이 가산된 데이터와, 제 1 레이트 데이터 그 자체를, 제 1 값, 제 2 값으로 설정할 수 있고, 나아가 제 1 값, 제 2 값의 비율을, 제 2 레이트에 대응하여 설정할 수 있다.
지연 설정 데이터 생성부는, 마크율이 제 2 레이트 데이터에 대응하여 제어 가능한 유사 랜덤 데이터 발생기를 포함하고, 당해 유사 랜덤 데이터 발생기의 출력을 시리얼 데이터열로서 이용해도 좋다.
이 경우, 유사 랜덤 데이터 발생기를 이용하는 것에 의해, 테스트 레이트의 시간적인 치우침을 줄일 수 있다.
지연 설정 데이터 생성부는, 제 2 레이트 데이터를 ΔΣ 변조하는 n차(n은 자연수) ΔΣ 변조기를 포함하고, 변조된 제 2 레이트 데이터 중, i차(1≤i≤n)의 비트열을, 제 1 레이트 데이터의 하위 i비트째와 가산 또는 감산하여, 지연 설정 데이터로서 출력해도 좋다.
이 경우, 테스트 레이트의 시간적인 치우침을 더욱 바람직하게 줄일 수 있다.
지연 설정 데이터 생성부는, 제 1 레이트 데이터를 제 1 클럭의 주기별로 누적적으로 가산하는 적산기를 더 구비해도 좋다. 적산기의 출력 데이터를 제 1 클럭의 주기에 대응한 기준값으로 나눈 나머지를 β(β는 정수)로 할 때, 지연 설정 데이터 생성부는, 제 1 값과 제 2 값을 각각 나머지(β)에 대응한 값으로 설정해도 좋다. 타이밍 발생기는, 테스트 패턴 데이터를 제 1 클럭의 α주기만큼 더욱 지연시켜도 좋다.
본 발명이 다른 형태는, 시험 장치이다. 이 장치는, 피시험 디바이스에 부여해야 할 테스트 패턴 데이터를 생성하는 패턴 발생기와, 레이트 데이터에 대응하여, 피시험 디바이스에 테스트 패턴 데이터를 출력하는 타이밍을 제어하는 상기한 형태 중의 일 형태에 따른 타이밍 발생기를 구비한다.
본 발명의 또 다른 형태는, 피시험 디바이스에 부여해야 할 테스트 패턴 데이터의 주기를 설정하는 레이트 데이터에 근거하여, 테스트 레이트를 제어하는 방법에 관한 것이다. 레이트 데이터는, 테스트 패턴 데이터의 주기를 소정의 단위 지연량의 정밀도로 지정하는 제 1 레이트 데이터와, 테스트 패턴 데이터의 주기를 단위 지연량보다 높은 정밀도로 지정하는 제 2 레이트 데이터를 포함한다. 이 방법은, 제 1 레이트 데이터에 대응한 제 1 값과, 제 1 레이트 데이터에 대응되면서 제 1 값과 상이한 제 2 값을, 제 2 레이트 데이터에 대응한 비율로 시분할적으로 지연 설정 데이터로 설정하는 스텝과, 테스트 패턴 데이터를, 소정의 단위 지연량을 기준으로 하여, 지연 설정 데이터에 대응한 지연 시간 지연시키는 스텝을 포함한다.
또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것도, 본 발명의 형태로서 유효하다.
본 발명의 일 형태에 의하면, 타이밍 발생기의 테스트 레이트를 고분해능으로 제어할 수 있다.
도 1은 실시형태에 따른 시험 장치의 구성을 나타내는 도면.
도 2는 도 1의 타이밍 발생기의 구성예를 나타내는 회로도.
도 3(a)∼(c)는 변조기의 구성예를 나타내는 도면.
이하, 본 발명을 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 부여하고, 중복 설명은 적절히 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시일뿐이며, 실시형태에 기술되는 모든 특징이나 그 조합은, 꼭 발명의 본질적인 것은 아니다.
본 명세서에 있어서, "부재 A가 부재 B에 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
도 1은 실시형태에 따른 시험 장치(100)의 구성을 나타내는 도면이다. 시험 장치(100)는 패턴 발생기(PG)(1), 타이밍 발생기(TG)(2), 파형 정형기(3), 드라이버(5), 비교기(6), 판정부(7)를 구비한다.
패턴 발생기(1)는, DUT(200)에 부여해야 할 테스트 패턴 데이터(DPAT)를 생성한다. 테스트 패턴 데이터(DPAT)는, 패턴 발생기(1)로부터 패러렐 데이터로서 출력된 경우, 데이터 시리얼라이저 회로에 의해 시리얼 형식의 비트열로 변환된다.
시험 장치(100)는, 테스트 패턴 데이터(DPAT)의 주기를, 사용자가 설정한 커맨드나 프로그램에 대응하여, 임의로 설정하는 기능이 있다. 타이밍 발생기(2)는 테스트 패턴 데이터(DPAT)와, 테스트 패턴 데이터(DPAT)의 주기를 설정하는 레이트 데이터(DRATE)를 받는다. 타이밍 발생기(2)는 레이트 데이터(DRATE)에 대응하여, DUT에 테스트 패턴 데이터(DPAT)를 출력하는 타이밍을 제어한다.
파형 정형기(FC)(3)는, 타이밍 발생기(2)에 의해 타이밍이 조절된 테스트 패턴 데이터(DPAT)를 받고, 데이터 포맷을 DUT(200)에 적합한 형식으로 설정한다. 파형 정형기(3)는 그 기능으로부터 포맷 컨트롤러라고도 불린다.
드라이버(5)는 파형 정형기(3)로부터 출력된 테스트 패턴을 DUT(200)에 공급한다. 예를 들면, DUT(200)가 메모리인 경우, 테스트 패턴은 지정된 어드레스에 입력된다. 일단 입력된 테스트 패턴은, 다시 독출된다. 이때, DUT(200)가 양품이면, 입력된 패턴과 독출되는 패턴은 일치할 것이다. 메모리로부터 독출된 패턴은, 비교기(6)에 의해 레벨이 판정되고, 디바이스 데이터(DDUT)가 생성된다. 패턴 발생기(1)는 사용자가 설정한 타이밍으로 기대값 데이터(DEXP)를 생성한다. 판정부(7)는 디바이스 데이터(DDUT)와 기대값 데이터(DEXP)의 일치, 불일치를 판정하여, DUT(200)의 양품을 선별, 또는 불량 개소의 특정을 행한다.
이상이 시험 장치(100) 전체의 구성이다. 이하, 실시형태에 따른 타이밍 발생기(2)의 구성을 상세하게 설명한다.
타이밍 발생기(2)는, PA(Phase Accumulation) 방식의 타이밍 발생기이고, 주로 지연 설정 데이터 생성부(10) 및 가변 지연 회로(30)를 구비한다. 지연 설정 데이터 생성부(10)는, 레이트 데이터(DRATE)를 받고, 지연 설정 데이터(DDS)를 생성한다.
가변 지연 회로(30)는, 소정의 단위 지연량(τu)을 기준으로 한 지연 회로이고, 예를 들면 캐스케이드 접속된 복수의 단위 지연 소자(버퍼) 등을 포함하고 있다. 다만, 가변 지연 회로(30)의 구성은 이에 한정되지 않고, 디지털적으로 지연량을 제어 가능한 다양한 지연 회로를 이용할 수 있다.
가변 지연 회로(30)는, 테스트 패턴 데이터(DPAT)를, 단위 지연량(τu)을 기준으로 하여, 지연 설정 데이터(DDS)에 대응한 지연 시간(τ)만큼 지연시킨다. 예를 들면, 가변 지연 회로(30)의 지연량(τ)은, 단위 지연량(τu)에 지연 설정 데이터(DDS)를 곱한 값으로 설정된다. 단위 지연량(τu)은 1ps∼수ps의 범위이다. 이하에서는 이해의 용이화와 설명의 간결화를 위하여 τu=1ps의 경우를 설명한다.
또, 도 1 및 도 2에 있어서, 가변 지연 회로(30)는, 테스트 패턴 데이터(DPAT) 그 자체를 지연시키도록 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들면, 가변 지연 회로(30)는, 등가적으로, 테스트 패턴 데이터(DPAT)의 레벨 변이 에지(포지티브 에지와 네거티브 에지)의 타이밍을 지정하는 에지 신호(세트 신호, 리셋 신호라고도 불린다)를 지연시켜도 좋다. 이 경우, 가변 지연 회로(30)에 더해, 세트 신호, 리셋 신호에 의해 세트·리셋되는 RS 플립플롭 등이 마련된다. 관련 구성은, 공지기술을 이용하면 되고, 본 발명에 있어서 한정되지 않는다.
타이밍 발생기(2)에 입력되는 레이트 데이터(DRATE)는, 제 1 레이트 데이터(DRATE1)와 제 2 레이트 데이터(DRATE2)를 포함하고 있다. 제 1 레이트 데이터(DRATE1)는, 테스트 패턴 데이터(DPAT)의 주기(테스트 레이트)를, 단위 지연량(τu)의 정밀도로 지정한다. 제 2 레이트 데이터(DRATE2)는, 테스트 패턴 데이터의 주기를 단위 지연량(τu)보다 높은 정밀도로, 즉 1ps 이하의 분해능(τf)으로 지정한다. 제 1 레이트 데이터(DRATE1) 및 제 2 레이트 데이터(DRATE2)는, 일련의 비트열(DRATE)의 상위 비트군과 하위 비트군이어도 좋고, 별개 데이터여도 좋다.
지연 설정 데이터 생성부(10)는, 지연 설정 데이터(DDS)를 제 1 값(X1)과 제 2 값(X2) 중의 하나에 설정한다. 제 1 값(X1)은 제 1 레이트 데이터(DRATE1)에 대응한 값이고, 제 2 값(X2)은 제 1 레이트 데이터(DRATE1)에 대응되면서 제 1 값(X1)과 상이한 값이다.
제 1 값(X1), 제 2 값(X2)의 설정 방법은 임의이지만, 예를 들면, 하기의 식 (1), (2)로 설정할 수 있다.
X1=DRATE1+δ1 …(1)
X2=DRATE1+δ2 …(2)
여기서, δ1, δ2는 상이한 정수이고, 제로(0) 또는 부(-)이어도 좋다.
지연 설정 데이터 생성부(10)는, 지연 설정 데이터(DDS)로서, 제 1 값(X1)과 제 2 값(X2)을 제 2 레이트 데이터(DRATE2)에 대응한 비율(Y1:Y2)로 시분할적으로 출력한다. Y1은 지연 설정 데이터(DDS)가 제 1 값(X1)을 취하는 통계적인 확률, Y2는 제 2 값(X2)을 취하는 통계적인 확률이고,
Y1+Y2=1 …(3)이 성립된다.
이 경우, 가변 지연 회로(30)가 테스트 패턴 데이터(DPAT)에 대해 부여하는 지연량의 시간적인 평균값(τ)은,
τ=τu×(X1×Y1+X2×Y2) …(4)
로 표시된다. 식 (4)에 식 (1)∼(3)을 대입하면,
τ=τu×{(DRATE1+δ1)×Y1+(DRATE1+δ2)×Y2}
=τu×DRATE1×(Y1+Y2)+τu×(δ1×Y1+δ2×Y2)
=τu×DRATE1+τu×(δ1×Y1+δ2×Y2) …(5)를 얻는다.
예를 들면, δ1=0, δ2=1인 경우, 식 (5)는,
τ=τu×DRATE1+τu×Y2 …(5a)
로 쓸 수 있다. 예를 들면, 테스트 레이트 τ=10.1ps를 얻고자하는 경우,
DRATE1=10
τu=1ps
Y2=0.1
로 하면 된다.
이상이 실시형태에 따른 타이밍 발생기(2)의 구성과 원리이다. 식 (5)의 우측 제 2항의 (δ1×Y1+δ2×Y2)의 값은 비정수값, 즉 분수 또는 소수값을 취할 수 있고, 그 값은 제 2 레이트 데이터(DRATE2)에 대응하여 변화되는 것이다. 따라서, 실시형태에 따른 타이밍 발생기(2)에 의하면, 식 (5)로 주어지는 지연량(τ)을, 단위 지연량(τu)보다 높은 분해능으로 제어할 수 있다.
이어서, 타이밍 발생기(2)의 구체적인 구성예를 설명한다. 도 2는 도 1의 타이밍 발생기(2)의 구성예를 나타내는 회로도이다.
타이밍 발생기(2)는 지연 설정 데이터 생성부(10), 가변 지연 회로(30), 제 1 멀티플렉서(42), 제 2 멀티플렉서(44), 제 2 AND 게이트(46), 주파수 승산기(48)를 구비한다. 타이밍 발생기(2)는, 제 1 주파수(f1)를 갖는 제 1 클럭(LREFCLK)과 동기하여 동작하는 로직부(2a)와, 제 1 주파수(f1)보다 높은 제 2 클럭(HREFCLK)과 동기하여 동작하는 아날로그부(2b)로 되는 2블록으로 구성된다.
예를 들면, 제 1 클럭(LREFCLK)은 외부로부터의 기준 클럭(REFCLK)이 그대로 이용된다. 제 2 클럭(HREFCLK)은 기준 클럭(REFCLK)을 주파수 승산기(48)에 의해 체배하는 것에 의해 생성된다. 주파수 승산기(48)는 PLL 회로나 DLL(Delay Locked Loop) 회로여도 좋다. 이하, 설명의 간결화와 이해의 용이화를 위하여, f2=8×f1의 경우를 설명한다.
상술한 바와 같이, 타이밍 발생기(2)는 PA 방식으로 구성된다.
지연 설정 데이터 생성부(10)는 변조기(12), 적산기(14), 제 2 가산기(20), 카운터(22)를 구비한다.
적산기(14), 제 2 가산기(20) 및 카운터(22)는 PA 방식에 관한 신호 처리를 실행한다. 적산기(14)는 제 1 레이트 데이터(DRATE1)를 제 1 클럭(LREFCLK)의 주기별로 누적적으로 가산한다.
예를 들면, 적산기(14)는 제 1 가산기(16) 및 지연 회로(18)를 포함한다. 지연 회로(18)는 제 1 가산기(16)의 출력 데이터를 제 1 클럭(LREFCLK)의 주기만큼 지연시킨다. 제 1 가산기(16)는, 제 1 레이트 데이터(DRATE1)와 1주기 지연된 제 1 가산기(16)의 출력 데이터를 가산한다.
구체적으로는, 제 1 레이트 데이터(DRATE1)로서, 값 4가 연속적으로 입력되는 경우, 적산기(14)의 출력(DRATE1')은 4, 8, 12, 16…로 증가해 간다. 또, 실제의 신호 처리는 10진수가 아닌, 바이너리 형식으로 실행된다.
제 2 가산기(20)는 적산기(14)의 출력 데이터와 지연 데이터(DDELAY)를 가산한다. 지연 데이터(DDELAY)는, DUT로 출력하는 데이터를, 테스트 레이트와는 무관계하게, 소정 시간 지연시키기 위해 설정된다.
제 2 가산기(20)로부터는, 누적 가산된 제 1 레이트 데이터(DRATE1)에 대응한 데이터(이하, 누적 데이터)(DRATE3)가 출력된다.
누적 데이터(DRATE3)는, 제 1 클럭(LREFCLK)의 주기에 대응한 기준값(T1)으로 나눗셈되어, 몫(α)과 나머지(β)가 생성된다.
기준값(T1)은, 2의 계승, 즉 T1=2p(p는 자연수)로 하는 것이 바람직하다. 이 경우, 나눗셈은 비트 시프트와 등가로 되기 때문에, 제산기가 불필요하게 된다. 누적 데이터(DRATE3)의 하위 p비트는 나머지를, 남은 상위 비트는 몫(α)이 된다. 또, 제산기를 별도로 마련해도 좋다.
몫 데이터(α)는 카운터(22)에 입력된다. 카운터(22)는, 제 1 클럭(LREFCLK)을 카운트하여, α회 카운트할 때마다 게이트 신호(G1)를 하이 레벨로 한다. 제 1 AND 게이트(40)는 게이트 신호(G1)를 이용하여 테스트 패턴 데이터(DPAT)를 게이팅한다. 이 처리에 의해, 테스트 패턴 데이터(DPAT)가, 제 1 클럭(LREFCLK)의 α주기만큼 지연된다.
나머지 데이터(β)는 변조기(12)에 입력된다. 나머지 데이터(β)는 제 1 레이트 데이터(DRATE1)에 대응한 데이터이다.
변조기(12)는, 나머지 데이터(β)(제 1 레이트 데이터(DRATE1))에 대응한 제 1 값(X1)과, 나머지 데이터(β)에 대응한 제 2 값(X2)을, 지연 설정 데이터(DDS)로서, 제 2 레이트 데이터(DRATE2)에 대응한 비율로 시분할적으로 출력한다. 이 처리는, 일종의 변조로 불 수 있다.
제 1 멀티플렉서(42)는 변조기(12)로부터 출력되는 지연 설정 데이터(DDS)를 패러렐 시리얼 변환한다. 마찬가지로, 제 2 멀티플렉서(44)는 제 1 AND 게이트(40)의 출력 데이터를 패러렐 시리얼 변환한다. 제 2 AND 게이트(46)는 제 2 멀티플렉서(44)의 출력 데이터를 제 2 클럭(HREFCLK)으로 게이팅(리타이밍)한다. 가변 지연 회로(30)는, 제 2 AND 게이트(46)로부터 출력된 테스트 패턴 데이터(DPAT')에 대해, 제 1 멀티플렉서(42)로부터 출력되는 지연 설정 데이터(DDS')에 대응한 지연을 부여한다.
이어서, 변조기(12)의 구성을 설명한다. 도 3(a)∼(c)는 변조기(12)의 구성예를 나타내는 도면이다.
도 3(a)의 변조기(12a)는 고분해능 데이터 생성부(50), 선택자(52)를 구비한다. 선택자(52)에는 제 1 값(X1)(=β+δ1)과 제 2 값(X2)(=β+δ2)이 입력된다. 고분해능 데이터 생성부(50)는 1과 0이 제 2 레이트 데이터(DRATE2)의 값에 대응한 빈도로 출현하는 시리얼 데이터(이하, 고분해능 데이터(DF))를 생성한다. 선택자(52)는 고분해능 데이터(DF)가 0일 때 제 1 값(X1)을, 고분해능 데이터(DF)가 1일 때 제 2 값(X2)을 선택하여, 지연 설정 데이터(DDS)로서 출력한다. 또, 지연 설정 데이터(DDS)가 1을 취하는 확률은, 지연 설정 데이터(DDS)가 제 2 값(X2)을 취하는 확률 Y2밖에 없다.
도 3(b)의 변조기(12b)는 고분해능 데이터 생성부(50) 및 제 3 가산기(54)를 포함한다. 변조기(12b)는 δ1=0인 경우에 바람직하게 이용할 수 있다. 고분해능 데이터 생성부(50)는 고분해능 데이터(DF)를 생성한다. 제 3 가산기(54)는 나머지 데이터(β)와 고분해능 데이터(DF)를 가산하여, 지연 설정 데이터(DDS)로서 출력한다. 또, 제 3 가산기(54) 대신에 감산기를 이용해도 좋다. 이 경우, δ2가 부(-)의 값으로 설정된다.
고분해능 데이터(DF)는 1비트의 비트 스트림이어도 좋다. 이 경우, δ1=0, δ2=1의 신호 처리가 바람직하게 실행된다.
도 3(a), (b)에 있어서, 바람직하게는 고분해능 데이터 생성부(50)는, 마크율이 제 2 레이트 데이터(DRATE2)에 대응하여 제어 가능한 유사 랜덤 데이터(PRBS) 발생기를 포함하여 구성된다. 유사 랜덤 데이터(PRBS)를 고분해능 데이터(DF)로서 이용하는 것에 의해, 테스트 레이트의 시간적인 치우침을 줄일 수 있다.
도 3(b)의 변조기(12b)에 있어서, 고분해능 데이터(DF)는 n비트(n은 자연수) 패러렐의 비트 스트림이어도 좋다. 이 경우, δ1=0으로 하고, 0<δ2<2n의 범위의 임의의 값으로 설정할 수 있다.
도 3(c)의 변조기(12c)에 있어서, 고분해능 데이터(DF)는 n비트(n은 자연수) 패러렐의 비트 스트림이다. 고분해능 데이터 생성부(50)는 n차 ΔΣ 변조기(62)를 포함한다. n차 ΔΣ 변조기(62)는 제 2 레이트 데이터(DRATE2)를 ΔΣ 변조하여, n비트 패러렐의 고분해능 데이터(DF)를 생성한다. 제 3 가산기(54)는 고분해능 데이터(DF)와 나머지 데이터(β)(제 1 레이트 데이터(DRATE1))를 가산(또는 감산)한다. 이 변조기(12c)에서는, 변조된 제 2 레이트 데이터(DRATE2) 중, i차(1≤i≤n) 비트열을, 나머지 데이터(β)(제 1 레이트 데이터(DRATE1))의 대응하는 하위 i비트째와 가산하는 것에 의해, 지연 설정 데이터(DDS)가 생성된다.
예를 들면, n=2차 ΔΣ 변조기를 이용한 경우, n차 ΔΣ 변조기(62)로부터 출력되는 고분해능 데이터(DF)는, [00], [01], [10], [11] 중의 한 값을 취하고, 각 값의 출현 확률이 제 2 레이트 데이터(DRATE2)에 대응하여 설정된다. 이 구성에 의하면, 테스트 레이트의 시간적인 치우침을 더욱 바람직하게 줄일 수 있다.
이상이 타이밍 발생기(2)의 구성이다. 이어서 그 동작을 설명한다.
이해의 용이화를 위하여, δ1=0, δ2=1, X1=β, X2=β+1, Y2=DRATE2/Z1로 한다. Z1은 임의의 정수이어도 좋지만, 제 2 레이트 데이터(DRATE2)가 m비트(m은 자연수)의 바이너리 데이터인 경우, Z1=2m으로 해도 좋다. 이 경우, 제 2 레이트 데이터(DRATE2)에 근거하는 테스트 레이트의 분해능(τf)은, τf=τu/2m 로 주어진다. 제 2 레이트 데이터(DRATE2)의 최상위 비트는 τ/2, 상위 2비트째는 τ/4, …, 최하위 비트는 τ/2m의 자리수로 된다.
예를 들면, τu=1ps, m=3인 경우, τf=0.125ps의 분해능으로 테스트 레이트를 제어할 수 있다. τu=1ps의 경우에, 0.5ps의 분해능이 필요하면, m=1(비트)로 하면 되고, 0.25ps의 분해능이 필요하면, m=2(비트)로 하면 된다.
도 3(a) 또는 도 3(b)의 유사 랜덤 데이터 발생기(60)는, 연속되는 8(=2m)비트를 1프레임으로 하고, 그중, (DRATE2)비트에 1을 세운다. 예를 들면 제 1 레이트 데이터(DRATE1)=[00011], 제 2 레이트 데이터(DRATE2)=[011]이 주어졌다고 하면, Y2=3/8, Y1=1-Y2=5/8이 되기 때문에, 고분해능 데이터(DF)는, [01010100], [10010001]과 같이, 8비트 중 3비트의 비율로 1이 마크된 랜덤 데이터로 된다.
이와 같이, 실시형태에 따른 타이밍 발생기(2)에 의하면, 지연 설정 데이터(DDS)의 값을 시분할적으로 전환하는 것에 의해, 테스트 레이트를 프랙셔널한 값으로 설정할 수 있다. 테스트 레이트의 전환은, 테스트 패턴 데이터의 1비트(심벌)별로 온더플라이로 가능하다.
타이밍 발생기(2)를 도 2에 나타내는 바와 같이 구성하면, 종래의 타이밍 발생기의 아키텍처를 그대로 계승할 수 있어, 설계 부담이 대폭 경감된다. 또한, 새롭게 추가된 회로는 로직부(2a)에 집중되어 있기 때문에, 풀로직으로 구성할 수 있고, 아날로그부(2b)는 종래의 회로를 그대로 유용할 수 있다.
타이밍 발생기(2)에 의해 설정되는 테스트 레이트는, 거시적으로 긴 스팬(span)으로 관찰하면, 소정의 레이트 데이터(DRATE)에 대응한 중심값을 취하고 있지만, 미시적으로 보면 랜덤한 거동을 나타내고 있고, 즉 지터가 중첩되어 있는 것처럼 관찰된다. 이 지터에는 2개 성분이 포함되는 것에 유의해야 한다. 즉, 제 1 성분은 제 1 클럭(LREFCLK) 및 제 2 클럭(HREFCLK)의 지터에 기인한 성분(이른바 타이밍 발생기가 본래 구비하고 있는 지터)이고, 제 2 성분은 지연 설정 데이터(DDS)의 변이에 따라 중첩되는 테스트 레이트의 파동이다. 여기서, 제 2 성분은, 제 1 성분에 비해 동일 정도, 또는 충분히 작게 하는 것이 가능하다. 이는, 타이밍 발생기(2)에 본래 구비되어 있는 클럭의 지터 성분에 묻힌 형태로, 테스트 레이트를 높은 분해능으로 제어할 수 있음을 의미하고 있고, 프랙셔널한 지연 제어가, 시험 결과에 악영향을 미치지 않는 것을 보증하고 있음에 유의해야 한다.
실시형태에 근거하여 본 발명을 설명하였지만, 실시형태는 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시형태에는, 청구범위에 규정된 본 발명의 사상범위 내에서 다양한 변형예나 배치변경이 가능하다.
본 발명은, 반도체 디바이스의 시험 기술에 이용할 수 있다.
100: 시험 장치
1: 패턴 발생기
2: 타이밍 발생기
3: 파형 정형기
5: 드라이버
6: 비교기
7: 판정부
10: 지연 설정 데이터 생성부
12: 변조기
14: 적산기
16: 제 1 가산기
18: 지연 회로
20: 제 2 가산기
22: 카운터
30: 가변 지연 회로
200: DUT
40: 제 1 AND 게이트
42: 제 1 멀티플렉서
44: 제 2 멀티플렉서
46: 제 2 AND 게이트
48: 주파수 승산기
50: 고분해능 데이터 생성부
52: 선택자
54: 제 3 가산기
60: 유사 랜덤 데이터 발생기
62: n차 ΔΣ 변조기

Claims (9)

  1. 피시험 디바이스에 부여해야 할 테스트 패턴 데이터와, 상기 테스트 패턴 데이터의 주기를 설정하는 레이트 데이터를 받고, 상기 레이트 데이터에 대응하여, 상기 피시험 디바이스에 상기 테스트 패턴 데이터를 출력하는 타이밍을 제어하는 타이밍 발생기이고,
    상기 레이트 데이터를 받고, 지연 설정 데이터를 생성하는 지연 설정 데이터 생성부와,
    상기 테스트 패턴 데이터를, 소정의 단위 지연량을 기준으로 하여, 상기 지연 설정 데이터에 대응한 지연 시간 지연시키는 가변 지연 회로를 구비하고,
    상기 레이트 데이터는, 상기 테스트 패턴 데이터의 주기를 상기 단위 지연량의 정밀도로 지정하는 제 1 레이트 데이터와, 상기 테스트 패턴 데이터의 주기를 상기 단위 지연량보다 높은 정밀도로 지정하는 제 2 레이트 데이터를 포함하고,
    상기 지연 설정 데이터 생성부는, 상기 제 1 레이트 데이터에 대응한 제 1 값과, 상기 제 1 레이트 데이터에 대응되면서 상기 제 1 값과 상이한 제 2 값을, 상기 지연 설정 데이터로서, 상기 제 2 레이트 데이터에 대응한 비율로 시분할적으로 출력하는 것을 특징으로 하는 타이밍 발생기.
  2. 제 1항에 있어서,
    상기 지연 설정 데이터 생성부는,
    1과 0이 상기 제 2 레이트 데이터에 대응한 빈도로 출현하는 시리얼 데이터열을 생성하고, 상기 시리얼 데이터열의 각 비트를 각각 상기 제 1 레이트 데이터와 가산 또는 감산하여, 상기 지연 설정 데이터로서 출력하는 것을 특징으로 하는 타이밍 발생기.
  3. 제 2항에 있어서,
    상기 지연 설정 데이터 생성부는, 마크율이 상기 제 2 레이트 데이터에 대응하여 제어 가능한 유사 랜덤 데이터 발생기를 포함하고, 당해 유사 랜덤 데이터 발생기의 출력을 상기 시리얼 데이터열로서 이용하는 것을 특징으로 하는 타이밍 발생기.
  4. 제 1항에 있어서,
    상기 지연 설정 데이터 생성부는, 상기 제 2 레이트 데이터를 ΔΣ 변조하는 n차(n은 자연수) ΔΣ 변조기를 포함하고, 변조된 상기 제 2 레이트 데이터 중, i차(1≤i≤n)의 비트열을, 상기 제 1 레이트 데이터의 하위 i비트째와 가산 또는 감산하여, 상기 지연 설정 데이터로서 출력하는 것을 특징으로 하는 타이밍 발생기.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 지연 설정 데이터 생성부는, 상기 제 1 레이트 데이터를 제 1 클럭의 주기별로 누적적으로 가산하는 적산기를 더 구비하고,
    상기 적산기의 출력 데이터를 상기 제 1 클럭의 주기에 대응한 기준값으로 나눈 몫을 α(α는 정수), 나머지를 β(β는 정수)로 할 때,
    상기 지연 설정 데이터 생성부는, 상기 제 1 값과 상기 제 2 값을 각각 상기 나머지(β)에 대응한 값으로 설정함과 함께,
    상기 타이밍 발생기는, 상기 테스트 패턴 데이터를 상기 제 1 클럭의 α주기만큼 더욱 지연시키는 것을 특징으로 하는 타이밍 발생기.
  6. 피시험 디바이스에 부여해야 할 테스트 패턴 데이터를 생성하는 패턴 발생기와,
    레이트 데이터에 대응하여, 상기 피시험 디바이스에 상기 테스트 패턴 데이터를 출력하는 타이밍을 제어하는 제 1항 내지 제 5항 중의 1항에 기재의 타이밍 발생기를 구비하는 것을 특징으로 하는 시험 장치.
  7. 피시험 디바이스에 부여해야 할 테스트 패턴 데이터의 주기를 설정하는 레이트 데이터에 근거하여, 상기 피시험 디바이스에 상기 테스트 패턴 데이터를 출력하는 테스트 레이트를 제어하는 방법이고,
    상기 레이트 데이터는, 상기 테스트 패턴 데이터의 주기를 소정의 단위 지연량의 정밀도로 지정하는 제 1 레이트 데이터와, 상기 테스트 패턴 데이터의 주기를 상기 단위 지연량보다 높은 정밀도로 지정하는 제 2 레이트 데이터를 포함하고,
    상기 방법은,
    상기 제 1 레이트 데이터에 대응한 제 1 값과, 상기 제 1 레이트 데이터에 대응되면서 상기 제 1 값과 상이한 제 2 값을, 상기 제 2 레이트 데이터에 대응한 비율로 시분할적으로 지연 설정 데이터로 설정하는 스텝과,
    상기 테스트 패턴 데이터를, 소정의 단위 지연량을 기준으로 하여, 상기 지연 설정 데이터에 대응한 지연 시간 지연시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    상기 지연 설정 데이터를 설정하는 스텝은,
    1과 0이 상기 제 2 레이트 데이터에 대응한 빈도로 출현하는 시리얼 데이터열을 생성하는 스텝과,
    상기 시리얼 데이터열의 각 비트를 각각 상기 제 1 레이트 데이터와 가산 또는 감산하여, 상기 지연 설정 데이터로 설정하는 스텝을 포함하는 것을 특징으로 하는 방법.
  9. 제 7항에 있어서,
    상기 지연 설정 데이터를 설정하는 스텝은,
    상기 제 2 레이트 데이터를 n차(n은 자연수)로 ΔΣ 변조하는 스텝과,
    변조된 상기 제 2 레이트 데이터 중, i차(1≤i≤n)의 비트열을, 상기 제 1 레이트 데이터의 하위 i비트째와 가산 또는 감산하여, 상기 지연 설정 데이터로 설정하는 것을 특징으로 하는 방법.
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