JP2002279796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002279796A JP2002279796A JP2001075940A JP2001075940A JP2002279796A JP 2002279796 A JP2002279796 A JP 2002279796A JP 2001075940 A JP2001075940 A JP 2001075940A JP 2001075940 A JP2001075940 A JP 2001075940A JP 2002279796 A JP2002279796 A JP 2002279796A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- generation circuit
- signal
- address
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 この発明は、詳細なテスト結果を得ることが
可能で、低速なテスタ装置において高速な動作テストを
達成することを課題とする。 【解決手段】 この発明は、外部クロック信号よりも高
周波の内部クロック信号に基づいて半導体記憶装置のテ
スト動作を実施し、内部クロック信号に同期して得られ
たテスト結果のデータの一部を選択し、選択したデータ
を外部クロック信号に同期してテスタ装置に与えて構成
される。
可能で、低速なテスタ装置において高速な動作テストを
達成することを課題とする。 【解決手段】 この発明は、外部クロック信号よりも高
周波の内部クロック信号に基づいて半導体記憶装置のテ
スト動作を実施し、内部クロック信号に同期して得られ
たテスト結果のデータの一部を選択し、選択したデータ
を外部クロック信号に同期してテスタ装置に与えて構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、低速のテスタ装置
において内部を高速に動作させてテストできる半導体記
憶装置に関する。
において内部を高速に動作させてテストできる半導体記
憶装置に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化に伴
い、半導体メモリ、とりわけキャッシュメモリとして使
用されるＳＲＡＭはますます高速化されている。これに
伴いＳＲＡＭを試験するためのテスタ装置もますます高
速な試験に対応せねばならず、極めて高価なテスタ装置
が必要となり、テストコストを増大させる原因となって
いた。
い、半導体メモリ、とりわけキャッシュメモリとして使
用されるＳＲＡＭはますます高速化されている。これに
伴いＳＲＡＭを試験するためのテスタ装置もますます高
速な試験に対応せねばならず、極めて高価なテスタ装置
が必要となり、テストコストを増大させる原因となって
いた。
【０００３】このような問題に対する従来の解決策とし
ては、メモリチップ内部に高速の動作試験を自走的に行
うＢＩＳＴ（Built In Self Test）回路を搭載すること
であった。図１３に従来の高速動作試験用ＢＩＳＴの構
成の一例を示す。図１３において、低速のテスタ装置か
ら供給される低周波のクロック信号（ＣＫ）に基づい
て、クロック生成回路２０１によって高周波の内部クロ
ック信号（ＣＫ_int）が生成され、メモリ内部の高速動
作試験に使用される。同時に低速のテスタ装置から与え
られるアドレス（Ａ）、コマンド（ＣＭＤ）、入力デー
タ（Ｄ）も、高周波の内部クロック信号に同期してそれ
ぞれチップ内部の入力データ生成回路２０２、コマンド
生成回路２０３、アドレス生成回路２０４で高速に変化
させる。これらの信号はＳＲＡＭコア２０５に与えられ
て高速のテストが行われ、テスト後にＳＲＡＭコア２０
５から出力された高周波のテスト結果（Ｑ_int）は、比
較回路２０６において期待値生成回路２０７により発生
された期待値データと比較され、パス／フェイルが判定
され、判定結果は圧縮回路２０８により圧縮されて低周
波の信号として外部に出力される。
ては、メモリチップ内部に高速の動作試験を自走的に行
うＢＩＳＴ（Built In Self Test）回路を搭載すること
であった。図１３に従来の高速動作試験用ＢＩＳＴの構
成の一例を示す。図１３において、低速のテスタ装置か
ら供給される低周波のクロック信号（ＣＫ）に基づい
て、クロック生成回路２０１によって高周波の内部クロ
ック信号（ＣＫ_int）が生成され、メモリ内部の高速動
作試験に使用される。同時に低速のテスタ装置から与え
られるアドレス（Ａ）、コマンド（ＣＭＤ）、入力デー
タ（Ｄ）も、高周波の内部クロック信号に同期してそれ
ぞれチップ内部の入力データ生成回路２０２、コマンド
生成回路２０３、アドレス生成回路２０４で高速に変化
させる。これらの信号はＳＲＡＭコア２０５に与えられ
て高速のテストが行われ、テスト後にＳＲＡＭコア２０
５から出力された高周波のテスト結果（Ｑ_int）は、比
較回路２０６において期待値生成回路２０７により発生
された期待値データと比較され、パス／フェイルが判定
され、判定結果は圧縮回路２０８により圧縮されて低周
波の信号として外部に出力される。
【０００４】このような従来のＢＩＳＴ回路では、低速
のテスタ装置によっても高速な動作試験が可能となる
が、テスト結果としてトータルでのパス／フェイルが判
明するのみであった。このため、フェイルが発生した場
合にフェイルが発生したアドレス等の詳細な情報を得る
ことはできないという問題があった。
のテスタ装置によっても高速な動作試験が可能となる
が、テスト結果としてトータルでのパス／フェイルが判
明するのみであった。このため、フェイルが発生した場
合にフェイルが発生したアドレス等の詳細な情報を得る
ことはできないという問題があった。
【０００５】また、従来のＢＩＳＴ回路におけるクロッ
ク生成回路は、例えば図１４に示すように、フェーズ・
ロックド・ループ（ＰＬＬ）２１２を用いて構成されて
いた。図１４において、通常動作時には外部から入力さ
れてバッファ回路２１１により増幅されたクロック信号
がマルチプレクサ（ＭＵＸ）２１３で選択され内部クロ
ック（ＣＫ_int）として使用され、テスト時には外部ク
ロック（ＣＫ）に同期してＰＬＬ２１２により周波数が
Ｎ倍に倍周された内部クロック（ＣＫ_int）をＭＵＸ２
１３で選択することで、低速のテスタ装置で高周波の内
部クロック（ＣＫ_int）を生成することが可能となって
いた。
ク生成回路は、例えば図１４に示すように、フェーズ・
ロックド・ループ（ＰＬＬ）２１２を用いて構成されて
いた。図１４において、通常動作時には外部から入力さ
れてバッファ回路２１１により増幅されたクロック信号
がマルチプレクサ（ＭＵＸ）２１３で選択され内部クロ
ック（ＣＫ_int）として使用され、テスト時には外部ク
ロック（ＣＫ）に同期してＰＬＬ２１２により周波数が
Ｎ倍に倍周された内部クロック（ＣＫ_int）をＭＵＸ２
１３で選択することで、低速のテスタ装置で高周波の内
部クロック（ＣＫ_int）を生成することが可能となって
いた。
【０００６】しかしながら、このような構成においてＰ
ＬＬは回路面積が大きく、このようなＰＬＬを備えたＢ
ＩＳＴ回路を被テストメモリに搭載すると、被テストメ
モリのチップ面積が増大するなどの問題があった。
ＬＬは回路面積が大きく、このようなＰＬＬを備えたＢ
ＩＳＴ回路を被テストメモリに搭載すると、被テストメ
モリのチップ面積が増大するなどの問題があった。
【０００７】
【発明が解決しようとする課題】以上説明したように、
半導体記憶装置に組み込まれて半導体記憶装置のテスト
を高速に実施する従来のＢＩＳＴ回路においては、高速
な動作テストにおけるトータル的なパス／フェールを判
別できるが、テスト結果の詳細な情報を得ることができ
ないといった不具合を招いていた。また、記憶装置を高
速にテスト動作させるために必要となる高速なクロック
信号をＰＬＬを用いて生成していたので、構成の大型化
ならびに複雑化を招き、さらには精度の高いクロック周
波数を得るのが困難であった。
半導体記憶装置に組み込まれて半導体記憶装置のテスト
を高速に実施する従来のＢＩＳＴ回路においては、高速
な動作テストにおけるトータル的なパス／フェールを判
別できるが、テスト結果の詳細な情報を得ることができ
ないといった不具合を招いていた。また、記憶装置を高
速にテスト動作させるために必要となる高速なクロック
信号をＰＬＬを用いて生成していたので、構成の大型化
ならびに複雑化を招き、さらには精度の高いクロック周
波数を得るのが困難であった。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、詳細なテスト
結果を得ることが可能となり、あるいは小型で簡単な構
成で高精度の周波数のクロックを生成する構成を備える
ことにより小型な構成で高精度なテスト動作が可能とな
り、低速なテスタ装置において高速な動作テストを達成
し得る半導体記憶装置を提供することにある。
たものであり、その目的とするところは、詳細なテスト
結果を得ることが可能となり、あるいは小型で簡単な構
成で高精度の周波数のクロックを生成する構成を備える
ことにより小型な構成で高精度なテスト動作が可能とな
り、低速なテスタ装置において高速な動作テストを達成
し得る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、外部クロック信号に
同期して動作する同期型の半導体記憶装置において、前
記半導体記憶装置の通常動作又はテスト動作を選択する
モード選択回路と、テスト動作時には、前記外部クロッ
ク信号よりも高周波の内部クロック信号を発生するクロ
ック生成回路と、テスト動作時には、前記内部クロック
信号に同期して変化する内部アドレス信号を発生するア
ドレス生成回路と、前記クロック生成回路によって発生
された内部クロック信号ならびに前記アドレス生成回路
によって発生されたアドレスに基づいてテスト動作が行
われ、前記内部クロック信号に同期してテスト結果とし
て出力されたデータの一部を選択し、選択したデータを
前記外部クロック信号に同期して出力する出力データ制
御回路とを有することを特徴とする。
に、課題を解決する第１の手段は、外部クロック信号に
同期して動作する同期型の半導体記憶装置において、前
記半導体記憶装置の通常動作又はテスト動作を選択する
モード選択回路と、テスト動作時には、前記外部クロッ
ク信号よりも高周波の内部クロック信号を発生するクロ
ック生成回路と、テスト動作時には、前記内部クロック
信号に同期して変化する内部アドレス信号を発生するア
ドレス生成回路と、前記クロック生成回路によって発生
された内部クロック信号ならびに前記アドレス生成回路
によって発生されたアドレスに基づいてテスト動作が行
われ、前記内部クロック信号に同期してテスト結果とし
て出力されたデータの一部を選択し、選択したデータを
前記外部クロック信号に同期して出力する出力データ制
御回路とを有することを特徴とする。
【００１０】第２の手段は、外部クロック信号に同期し
て動作する同期型の半導体記憶装置において、前記半導
体装置の通常動作又はテスト動作を選択するモード選択
回路と、テスト動作時には、前記外部クロック信号より
も高周波の内部クロック信号を発生するクロック生成回
路と、テスト動作時には、前記内部クロック信号に同期
して変化する内部アドレス信号を発生するアドレス生成
回路と、所定のタイミングでストローブ信号を発生する
ストローブ生成回路と、前記クロック生成回路によって
発生された内部クロック信号ならびに前記アドレス生成
回路によって発生されたアドレスに基づいてテスト動作
が行われ、前記内部クロック信号に同期してテスト結果
として出力されるデータうち、前記ストローブ生成回路
によって発生されたストローブ信号に同期したデータを
選択し、選択したデータを前記外部クロック信号に同期
して出力する出力データ制御回路とを有することを特徴
とする。
て動作する同期型の半導体記憶装置において、前記半導
体装置の通常動作又はテスト動作を選択するモード選択
回路と、テスト動作時には、前記外部クロック信号より
も高周波の内部クロック信号を発生するクロック生成回
路と、テスト動作時には、前記内部クロック信号に同期
して変化する内部アドレス信号を発生するアドレス生成
回路と、所定のタイミングでストローブ信号を発生する
ストローブ生成回路と、前記クロック生成回路によって
発生された内部クロック信号ならびに前記アドレス生成
回路によって発生されたアドレスに基づいてテスト動作
が行われ、前記内部クロック信号に同期してテスト結果
として出力されるデータうち、前記ストローブ生成回路
によって発生されたストローブ信号に同期したデータを
選択し、選択したデータを前記外部クロック信号に同期
して出力する出力データ制御回路とを有することを特徴
とする。
【００１１】第３の手段は、外部クロック信号に同期し
て動作する同期型の半導体記憶装置において、テスト動
作時には、前記外部クロック信号よりも高周波の内部ク
ロック信号を発生するクロック生成回路を有し、前記ク
ロック生成回路は、外部から与えられる調整信号に基づ
いて発振周波数が可変調整され、前記内部クロック信号
を発生する発振器と、前記外部クロック信号に同期して
リセットされ、前記発振器によって発生される前記内部
クロック信号に基づいてカウント動作を行い、所定のカ
ウント値でフラグ信号を発生するカウンタ回路と、前記
外部クロック信号に同期して前記カウンタ回路が発生す
るフラグ信号を取り込み保持するレジスタとを備えたこ
とを特徴とする。
て動作する同期型の半導体記憶装置において、テスト動
作時には、前記外部クロック信号よりも高周波の内部ク
ロック信号を発生するクロック生成回路を有し、前記ク
ロック生成回路は、外部から与えられる調整信号に基づ
いて発振周波数が可変調整され、前記内部クロック信号
を発生する発振器と、前記外部クロック信号に同期して
リセットされ、前記発振器によって発生される前記内部
クロック信号に基づいてカウント動作を行い、所定のカ
ウント値でフラグ信号を発生するカウンタ回路と、前記
外部クロック信号に同期して前記カウンタ回路が発生す
るフラグ信号を取り込み保持するレジスタとを備えたこ
とを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１３】図１はこの発明の一実施形態に係る半導体
記憶装置の簡略構成を示す図である。図１において、こ
の実施形態の半導体記憶装置は、装置の通常動作モード
又はテスト動作モードを選択して切り替えるモード選択
回路１０、クロック生成回路１１、入力データ生成回路
１２、コマンド生成回路１３、アドレス生成回路１４、
ストローブ生成回路１５、出力データ制御回路１６なら
びにスタティック・ランダム・アクセス・メモリのＳＲ
ＡＭコア１７を備えて構成されている。
記憶装置の簡略構成を示す図である。図１において、こ
の実施形態の半導体記憶装置は、装置の通常動作モード
又はテスト動作モードを選択して切り替えるモード選択
回路１０、クロック生成回路１１、入力データ生成回路
１２、コマンド生成回路１３、アドレス生成回路１４、
ストローブ生成回路１５、出力データ制御回路１６なら
びにスタティック・ランダム・アクセス・メモリのＳＲ
ＡＭコア１７を備えて構成されている。
【００１４】図２は図１に示す構成において、クロック
生成回路１１、アドレス生成回路１４、ストローブ生成
回路１５ならびに出力データ制御回路１６の詳細な構成
を、相互の接続とともに示す図である。図２において、
クロック生成回路１１は、発振器（Oscillator）１１
１、パルス発生回路（Pulse Gen ）１１２、マルチプレ
クサ（ＭＵＸ）１１３を備えて構成され、アドレス生成
回路１４は、レジスタ（Reg ）１４１、カウンタ（Cout
er）１４２、ＭＵＸ１４３、１４４を備えて構成され、
ストローブ生成回路１５は、排他的論理和のゲート回路
１５１、レジスタ（Reg ）１５２、１５３、パルス発生
回路（Pulse Gen ）１５４を備えて構成され、出力デー
タ制御回路１６は、レジスタ（Reg ）１６１、１６２、
ＭＵＸ１６３を備えて構成されている。
生成回路１１、アドレス生成回路１４、ストローブ生成
回路１５ならびに出力データ制御回路１６の詳細な構成
を、相互の接続とともに示す図である。図２において、
クロック生成回路１１は、発振器（Oscillator）１１
１、パルス発生回路（Pulse Gen ）１１２、マルチプレ
クサ（ＭＵＸ）１１３を備えて構成され、アドレス生成
回路１４は、レジスタ（Reg ）１４１、カウンタ（Cout
er）１４２、ＭＵＸ１４３、１４４を備えて構成され、
ストローブ生成回路１５は、排他的論理和のゲート回路
１５１、レジスタ（Reg ）１５２、１５３、パルス発生
回路（Pulse Gen ）１５４を備えて構成され、出力デー
タ制御回路１６は、レジスタ（Reg ）１６１、１６２、
ＭＵＸ１６３を備えて構成されている。
【００１５】図３は図１ならびに図２に示すクロック生
成回路の詳細な構成を示す図である。図３において、ク
ロック生成回路１１は、先に述べた発振器１１１、パル
ス発生回路１１２に加えて、ＭＵＸ１１３、Ｎビットの
カウンタ（Ｎ_bit Conter）、レジスタ（Reg ）を備え
て構成されている。クロック生成回路１１は、外部から
入力されてクロックバッファ１１６により増幅された外
部クロック信号（ＣＫ_ext）、またはチップ内部で発振
器１１１により発生される高周波のクロック信号のいず
れか一方がＭＵＸ１１３により選択される。通常動作時
には、外部クロック信号がそのまま内部クロック信号
（ＣＫ_int）として選択され、高速動作テスト時には、
発振器１１１により生成されたクロックが内部クロック
信号として選択される。
成回路の詳細な構成を示す図である。図３において、ク
ロック生成回路１１は、先に述べた発振器１１１、パル
ス発生回路１１２に加えて、ＭＵＸ１１３、Ｎビットの
カウンタ（Ｎ_bit Conter）、レジスタ（Reg ）を備え
て構成されている。クロック生成回路１１は、外部から
入力されてクロックバッファ１１６により増幅された外
部クロック信号（ＣＫ_ext）、またはチップ内部で発振
器１１１により発生される高周波のクロック信号のいず
れか一方がＭＵＸ１１３により選択される。通常動作時
には、外部クロック信号がそのまま内部クロック信号
（ＣＫ_int）として選択され、高速動作テスト時には、
発振器１１１により生成されたクロックが内部クロック
信号として選択される。
【００１６】クロック生成回路１１は、高速動作の試験
に先立ち、まずクロック周波数の調整を行う。クロック
周波数の調整について、図４に示すクロック周波数調整
時の動作タイミングチャートを参照して説明する。発振
器１１１は、例えば外部から入力されるＶcontの電位レ
ベルにより発振周波数が変化する電圧制御型発振器（Vo
ltage Controlled Oscillator ：ＶＣＯ）である。ＶＣ
Ｏの生成するクロックはＮビットのカウンタ１１４に入
力され、クロック周期毎にカウントアップを繰り返す。
図３に示す動作例ではＮ＝５である。一方、パルス発生
回路１１２で外部クロック信号の立ち上がり毎にリセッ
トパルス（Reset ）が生成される。リセットパルスがカ
ウンタ１１４に入力されると、カウンタ１１４のカウン
ト値（Ｎ０〜Ｎ４）はオール“０”にリセットされる。
ここで、ＶＣＯの発振周期をＴint に設定したい場合に
は、低速のテスタ装置から入力される外部クロック信号
の周期Ｔext ＝Ｔint ×２Ｎ に設定する。クロック生
成回路１１は、カウンタ１１４が外部クロック信号の周
期Ｔext の間にオール“０”からオール“１”までカウ
ントアップが終了したか否かの情報をフラグ（flag）と
してレジスタ１１５に保持し、適当な端子（パッド）を
介してフラグ（Flag）信号としてテスタ装置に出力す
る。テスタ装置がフラグ“１”を検出し、すなわち２
Ｎ カウントが終了していた場合は、ＶＣＯの発振周波
数を落とすようにＶcontを制御し、逆にフラグが
“０”、すなわち２Ｎ カウントが終了していなかった
場合は、ＶＣＯの発振周波数を上げるようにＶcontを制
御する。このようにして、フラグが“０”と“１”の丁
度境目となるようにＶcontを調整することで、発振周期
Ｔintは正確にＴextの１／２Ｎ に設定することが可能
となる。
に先立ち、まずクロック周波数の調整を行う。クロック
周波数の調整について、図４に示すクロック周波数調整
時の動作タイミングチャートを参照して説明する。発振
器１１１は、例えば外部から入力されるＶcontの電位レ
ベルにより発振周波数が変化する電圧制御型発振器（Vo
ltage Controlled Oscillator ：ＶＣＯ）である。ＶＣ
Ｏの生成するクロックはＮビットのカウンタ１１４に入
力され、クロック周期毎にカウントアップを繰り返す。
図３に示す動作例ではＮ＝５である。一方、パルス発生
回路１１２で外部クロック信号の立ち上がり毎にリセッ
トパルス（Reset ）が生成される。リセットパルスがカ
ウンタ１１４に入力されると、カウンタ１１４のカウン
ト値（Ｎ０〜Ｎ４）はオール“０”にリセットされる。
ここで、ＶＣＯの発振周期をＴint に設定したい場合に
は、低速のテスタ装置から入力される外部クロック信号
の周期Ｔext ＝Ｔint ×２Ｎ に設定する。クロック生
成回路１１は、カウンタ１１４が外部クロック信号の周
期Ｔext の間にオール“０”からオール“１”までカウ
ントアップが終了したか否かの情報をフラグ（flag）と
してレジスタ１１５に保持し、適当な端子（パッド）を
介してフラグ（Flag）信号としてテスタ装置に出力す
る。テスタ装置がフラグ“１”を検出し、すなわち２
Ｎ カウントが終了していた場合は、ＶＣＯの発振周波
数を落とすようにＶcontを制御し、逆にフラグが
“０”、すなわち２Ｎ カウントが終了していなかった
場合は、ＶＣＯの発振周波数を上げるようにＶcontを制
御する。このようにして、フラグが“０”と“１”の丁
度境目となるようにＶcontを調整することで、発振周期
Ｔintは正確にＴextの１／２Ｎ に設定することが可能
となる。
【００１７】このように、上記構成を採用したこの実施
形態のクロック生成回路１１によれば、従来のようにＰ
ＬＬ回路を搭載することなく、比較的簡単で小型な構成
で、高精度の高周波内部クロック信号を発生することが
可能となる。また、クロック生成回路１１においては、
外部クロック信号のジッターや、外部クロック信号と内
部クロック信号の位相差、カウンタのリセット動作にか
かる時間などにより、内部クロック信号の周波数に誤差
が生じるが、この誤差を小さくするにはＮを大きく設定
すればよい。例えば外部クロック信号のジッターがΔｔ
であった場合は、内部クロック信号のジッターへの影響
はΔｔ／２Ｎ となる。このことは、ジッター量が大き
い低速のテスタ装置を使用した場合でもＮの値を大きく
設定することで、内部クロック信号のジッターを抑える
ことが可能となり有効である。このようにして得られた
Ｖcontの値が固定されて、以降、記憶装置の高速動作の
テストが行われる。
形態のクロック生成回路１１によれば、従来のようにＰ
ＬＬ回路を搭載することなく、比較的簡単で小型な構成
で、高精度の高周波内部クロック信号を発生することが
可能となる。また、クロック生成回路１１においては、
外部クロック信号のジッターや、外部クロック信号と内
部クロック信号の位相差、カウンタのリセット動作にか
かる時間などにより、内部クロック信号の周波数に誤差
が生じるが、この誤差を小さくするにはＮを大きく設定
すればよい。例えば外部クロック信号のジッターがΔｔ
であった場合は、内部クロック信号のジッターへの影響
はΔｔ／２Ｎ となる。このことは、ジッター量が大き
い低速のテスタ装置を使用した場合でもＮの値を大きく
設定することで、内部クロック信号のジッターを抑える
ことが可能となり有効である。このようにして得られた
Ｖcontの値が固定されて、以降、記憶装置の高速動作の
テストが行われる。
【００１８】次に、図２を参照してアドレス生成回路に
ついて説明する。図２において、アドレス生成回路１４
は、レジスタ（Reg ）１４１、内部カウンタ（Counter
）１４２、ＭＵＸ１４３、１４４を備えて構成されて
いる。図２では便宜上、アドレスを上位７ビットＡ＜１
０：４＞と、下位４ビットＡ＜３：０＞とに分けて図示
しているが、これは一例としてアドレスの上位７ビット
は外部入力を使用し、下位４ビットには内部カウンタ１
４２で生成したアドレスが割り当てられた場合の例を示
している。
ついて説明する。図２において、アドレス生成回路１４
は、レジスタ（Reg ）１４１、内部カウンタ（Counter
）１４２、ＭＵＸ１４３、１４４を備えて構成されて
いる。図２では便宜上、アドレスを上位７ビットＡ＜１
０：４＞と、下位４ビットＡ＜３：０＞とに分けて図示
しているが、これは一例としてアドレスの上位７ビット
は外部入力を使用し、下位４ビットには内部カウンタ１
４２で生成したアドレスが割り当てられた場合の例を示
している。
【００１９】通常動作時は、全てのアドレスは外部入力
がＭＵＸ１４３，１４４により選択され、内部クロック
信号に同期して入力レジスタ１８に入力された後ＳＲＡ
Ｍコア１７に与えられる。一方、テスト時には、上位ア
ドレスについては外部クロック信号に基づいて生成され
るリセットパルス（Reset ）よってレジスタ１４１に取
り込まれた外部アドレスがＭＵＸ１４３により選択さ
れ、下位アドレスについては発振器１１１により生成さ
れるＶＣＯが生成するクロックに同期して内部カウンタ
１４２により生成されるアドレスがＭＵＸ１４４により
選択されて、内部クロック信号（ＣＫ_int）に同期して
入力レジスタ１８に入力された後ＳＲＡＭコア１７に与
えられる。
がＭＵＸ１４３，１４４により選択され、内部クロック
信号に同期して入力レジスタ１８に入力された後ＳＲＡ
Ｍコア１７に与えられる。一方、テスト時には、上位ア
ドレスについては外部クロック信号に基づいて生成され
るリセットパルス（Reset ）よってレジスタ１４１に取
り込まれた外部アドレスがＭＵＸ１４３により選択さ
れ、下位アドレスについては発振器１１１により生成さ
れるＶＣＯが生成するクロックに同期して内部カウンタ
１４２により生成されるアドレスがＭＵＸ１４４により
選択されて、内部クロック信号（ＣＫ_int）に同期して
入力レジスタ１８に入力された後ＳＲＡＭコア１７に与
えられる。
【００２０】次に、出力データ制御回路１６について説
明する。図２において、出力データ制御回路１６は、レ
ジスタ（Reg ）１６１、１６２、ＭＵＸ１６３を備えて
構成されている。通常動作時は、ＳＲＡＭコア１７から
出力されて出力レジスタ（Reg ）１９に保持されたデー
タ（Ｑ_int）がＭＵＸ１６３により選択され、外部へと
出力される。一方、高速動作テスト時は、出力レジスタ
１９に保持されたデータ（Ｑ_int）のうち、ストローブ
生成回路１５によって生成された内部ストローブ信号
（Strobe_int）に同期したものがレジスタ１６１に取り
込まれて保持され、レジスタ１６１に保持されたデータ
は低速のテスタから供給される低周波の外部クロック信
号（ＣＫ_ext）に同期してレジスタ１６２に取り込まて
保持され、レジスタ１６２に保持されたデータは、ＭＵ
Ｘ１６３により選択されて外部に出力される。
明する。図２において、出力データ制御回路１６は、レ
ジスタ（Reg ）１６１、１６２、ＭＵＸ１６３を備えて
構成されている。通常動作時は、ＳＲＡＭコア１７から
出力されて出力レジスタ（Reg ）１９に保持されたデー
タ（Ｑ_int）がＭＵＸ１６３により選択され、外部へと
出力される。一方、高速動作テスト時は、出力レジスタ
１９に保持されたデータ（Ｑ_int）のうち、ストローブ
生成回路１５によって生成された内部ストローブ信号
（Strobe_int）に同期したものがレジスタ１６１に取り
込まれて保持され、レジスタ１６１に保持されたデータ
は低速のテスタから供給される低周波の外部クロック信
号（ＣＫ_ext）に同期してレジスタ１６２に取り込まて
保持され、レジスタ１６２に保持されたデータは、ＭＵ
Ｘ１６３により選択されて外部に出力される。
【００２１】次に、ストローブ生成回路１５について説
明する。図２においてストローブ生成回路１５は、排他
的論理和のゲート回路１５１、レジスタ（Reg ）１５
２、１５３、パルス発生回路（Pulse Gen.）１５４を備
えて構成されている。ストローブ生成回路１５は、高速
動作テスト時に、外部から入力される下位アドレスと、
内部カウンタ１４２によって生成される下位アドレスと
をゲート回路１５１で比較し、両者が一致した場合に
は、ゲート回路１５１の出力が内部クロック信号に同期
してレジスタ１５２、１５３に順次取り込まれてパルス
発生回路１５４に与えられ、比較一致したアドレスに対
応して出力レジスタ１９に保持されたデータ（Ｑ_int）
が出力されるタイミングに内部ストローブ信号（Strobe
_int）がパルス発生回路１５４から出力される。
明する。図２においてストローブ生成回路１５は、排他
的論理和のゲート回路１５１、レジスタ（Reg ）１５
２、１５３、パルス発生回路（Pulse Gen.）１５４を備
えて構成されている。ストローブ生成回路１５は、高速
動作テスト時に、外部から入力される下位アドレスと、
内部カウンタ１４２によって生成される下位アドレスと
をゲート回路１５１で比較し、両者が一致した場合に
は、ゲート回路１５１の出力が内部クロック信号に同期
してレジスタ１５２、１５３に順次取り込まれてパルス
発生回路１５４に与えられ、比較一致したアドレスに対
応して出力レジスタ１９に保持されたデータ（Ｑ_int）
が出力されるタイミングに内部ストローブ信号（Strobe
_int）がパルス発生回路１５４から出力される。
【００２２】次に、図５を参照してコマンド生成回路１
３を説明する。図５において、コマンド生成回路１３
は、通常動作時は、バッファ１３１を介して与えられる
外部コマンド（ＣＭＤ）入力をＭＵＸ１３３により選択
して内部コマンド（ＣＭＤ_int）として出力し、一方高
速動作テスト時には、クロック生成回路１１により生成
された内部クロック信号（ＣＫ_int）に同期してコマン
ド発生回路（CMD Gen ）１３２によりコマンドを生成
し、生成されたコマンドをＭＵＸ１３３により選択して
内部コマンド（ＣＭＤ_int）として出力する。
３を説明する。図５において、コマンド生成回路１３
は、通常動作時は、バッファ１３１を介して与えられる
外部コマンド（ＣＭＤ）入力をＭＵＸ１３３により選択
して内部コマンド（ＣＭＤ_int）として出力し、一方高
速動作テスト時には、クロック生成回路１１により生成
された内部クロック信号（ＣＫ_int）に同期してコマン
ド発生回路（CMD Gen ）１３２によりコマンドを生成
し、生成されたコマンドをＭＵＸ１３３により選択して
内部コマンド（ＣＭＤ_int）として出力する。
【００２３】次に、図６を参照して入力データ生成回路
１２を説明する。図６において、入力データ生成回路１
２は、通常動作時は、バッファ１２１を介して与えられ
る外部データ（Ｄ）入力をＭＵＸ１２３により選択して
内部入力データ（Ｄ_int）として出力し、一方高速動作
テスト時には、クロック生成回路１１により生成された
内部クロック信号（ＣＫ_int）に同期して入力データ発
生回路（D Gen ）１２２により入力データを生成し、生
成された入力データをＭＵＸ１２３により選択して内部
入力データ（Ｄ_int）として出力する。
１２を説明する。図６において、入力データ生成回路１
２は、通常動作時は、バッファ１２１を介して与えられ
る外部データ（Ｄ）入力をＭＵＸ１２３により選択して
内部入力データ（Ｄ_int）として出力し、一方高速動作
テスト時には、クロック生成回路１１により生成された
内部クロック信号（ＣＫ_int）に同期して入力データ発
生回路（D Gen ）１２２により入力データを生成し、生
成された入力データをＭＵＸ１２３により選択して内部
入力データ（Ｄ_int）として出力する。
【００２４】次に、上記構成における半導体記憶装置の
テスト動作を、図７又は図８のタイミングチャートを参
照して説明する。図７に示すテスト動作は、高速の読み
出しのみを実施する最も簡単なテストを実施した例であ
り、コマンドはリードで固定し、データ入力は必要がな
いため、図中省略してある。
テスト動作を、図７又は図８のタイミングチャートを参
照して説明する。図７に示すテスト動作は、高速の読み
出しのみを実施する最も簡単なテストを実施した例であ
り、コマンドはリードで固定し、データ入力は必要がな
いため、図中省略してある。
【００２５】低速のテスタ装置から被テスト対象の記憶
装置には、低周波のクロック信号（ＣＫ）、および低周
波のアドレス（Ａ＜１０：４＞、Ａ＜３：０＞）、コマ
ンド、データ入力信号が供給される。メモリチップ内部
では、クロック生成回路１１により高周波のクロック信
号（ＣＫ_int）が出力され、それに同期してアドレス生
成回路１４も高速に内部アドレスＡ_int＜３：０＞を発
生する。テスト時、出力レジスタ１９には、外部アドレ
スＡ＜１０：４＞、およびＭビット（ここではＭ＝４）
の内部カウンタ１４２で高速に発生する内部アドレスＡ
_int＜３：０＞に対応したデータ（Ｑ_int）が、内部ク
ロック信号（ＣＫ_int）に同期して高速に出力される。
従って、外部クロック信号（ＣＫ）１サイクル中に２
Ｎ アドレス分のデータが順次出力される。データ（Ｑ
_int）は、ストローブ生成回路１５によって生成される
内部ストローブ信号（Strobe_int）によって前記２Ｎ
のデータ（Ｑ_int）のうちの１つが選択、レジスタ１６
１に保持される。
装置には、低周波のクロック信号（ＣＫ）、および低周
波のアドレス（Ａ＜１０：４＞、Ａ＜３：０＞）、コマ
ンド、データ入力信号が供給される。メモリチップ内部
では、クロック生成回路１１により高周波のクロック信
号（ＣＫ_int）が出力され、それに同期してアドレス生
成回路１４も高速に内部アドレスＡ_int＜３：０＞を発
生する。テスト時、出力レジスタ１９には、外部アドレ
スＡ＜１０：４＞、およびＭビット（ここではＭ＝４）
の内部カウンタ１４２で高速に発生する内部アドレスＡ
_int＜３：０＞に対応したデータ（Ｑ_int）が、内部ク
ロック信号（ＣＫ_int）に同期して高速に出力される。
従って、外部クロック信号（ＣＫ）１サイクル中に２
Ｎ アドレス分のデータが順次出力される。データ（Ｑ
_int）は、ストローブ生成回路１５によって生成される
内部ストローブ信号（Strobe_int）によって前記２Ｎ
のデータ（Ｑ_int）のうちの１つが選択、レジスタ１６
１に保持される。
【００２６】レジスタ１６１に保持されたデータは外部
クロック信号（ＣＫ_ext）に同期して、テスタ装置へと
出力される。ここで、ストローブ生成回路１５は外部か
ら入力される下位アドレスと、内部カウンタ１４２によ
って生成される下位アドレスとを比較し、両者が一致し
た場合に対応するデータ（Ｑ_int）が出力されるタイミ
ングに内部ストローブ信号（Strobe_int）を発生するた
め、そのときの外部アドレスに対応するデータが外部ク
ロック信号（ＣＫ_ext）に同期して次のサイクルに出力
されることになる。これはテスタ装置から見ると、外部
クロック信号に同期して低速に通常の動作をしているの
と何ら変わらないことになる。従って、出力データ
（Ｑ）は通常の低速試験と同様、テスタ装置側で解析す
ることができ、詳細な情報を得ることが可能となる。
クロック信号（ＣＫ_ext）に同期して、テスタ装置へと
出力される。ここで、ストローブ生成回路１５は外部か
ら入力される下位アドレスと、内部カウンタ１４２によ
って生成される下位アドレスとを比較し、両者が一致し
た場合に対応するデータ（Ｑ_int）が出力されるタイミ
ングに内部ストローブ信号（Strobe_int）を発生するた
め、そのときの外部アドレスに対応するデータが外部ク
ロック信号（ＣＫ_ext）に同期して次のサイクルに出力
されることになる。これはテスタ装置から見ると、外部
クロック信号に同期して低速に通常の動作をしているの
と何ら変わらないことになる。従って、出力データ
（Ｑ）は通常の低速試験と同様、テスタ装置側で解析す
ることができ、詳細な情報を得ることが可能となる。
【００２７】図８は上記構成の半導体記憶装置のさらに
複雑な高速動作試験のタイミングチャートを示す図であ
る。図８に示すタイミングチャートは、高速でコマンド
を切り替えながら動作するようなテストを実施した例で
あり、具他的には、リード（Ｒ）、ノップ（ノンオペレ
ーション：Ｎ）、ライト（Ｗ）動作を繰り返しながらア
ドレスを進めていく、いわゆるマーチパターンテストを
高速で実施している例である。このような場合でも、デ
ータ（Ｑ_int）は高速で出力され、ストローブ生成回路
１５によって外部アドレスと内部アドレスとが比較さ
れ、両者が一致したアドレスに対応したデータ（Ｑ_in
t）に対して内部ストローブ信号を発生する。データは
内部ストローブ信号によりレジスタ１６１に取り込まれ
たデータ（Ｑ_int）は、低速のテスタ装置が供給する低
周波の外部クロック信号（ＣＫ_ext）に同期して、外部
のテスタ装置へと出力される。従って、テスタ装置から
見ると、外部クロック信号（ＣＫ_ext）に同期して低速
の読み出し動作を連続しているのと何ら変わらず、低速
のテスタ装置での詳細な解析が可能となる。
複雑な高速動作試験のタイミングチャートを示す図であ
る。図８に示すタイミングチャートは、高速でコマンド
を切り替えながら動作するようなテストを実施した例で
あり、具他的には、リード（Ｒ）、ノップ（ノンオペレ
ーション：Ｎ）、ライト（Ｗ）動作を繰り返しながらア
ドレスを進めていく、いわゆるマーチパターンテストを
高速で実施している例である。このような場合でも、デ
ータ（Ｑ_int）は高速で出力され、ストローブ生成回路
１５によって外部アドレスと内部アドレスとが比較さ
れ、両者が一致したアドレスに対応したデータ（Ｑ_in
t）に対して内部ストローブ信号を発生する。データは
内部ストローブ信号によりレジスタ１６１に取り込まれ
たデータ（Ｑ_int）は、低速のテスタ装置が供給する低
周波の外部クロック信号（ＣＫ_ext）に同期して、外部
のテスタ装置へと出力される。従って、テスタ装置から
見ると、外部クロック信号（ＣＫ_ext）に同期して低速
の読み出し動作を連続しているのと何ら変わらず、低速
のテスタ装置での詳細な解析が可能となる。
【００２８】このように、上記実施形態においては、低
速のテスタ装置においてメモリチップ内部を高速に動作
させることができ、しかも出力として外部に出力される
データは、外部アドレスに対応した低周波であるため、
低速のテスタ装置からみると被テスト対象のメモリは通
常の低速動作と同様であり、低速のテスタ装置での詳細
な解析が可能となる。また、上記構成のクロック生成回
路１１によれば、ＰＬＬ等の同期回路を用いることな
く、所望の周波数の高周波の内部クロック信号を高精度
に生成することができ、かつ小型で簡単な構成となり、
チップ面積の増加を抑えることが可能となる。
速のテスタ装置においてメモリチップ内部を高速に動作
させることができ、しかも出力として外部に出力される
データは、外部アドレスに対応した低周波であるため、
低速のテスタ装置からみると被テスト対象のメモリは通
常の低速動作と同様であり、低速のテスタ装置での詳細
な解析が可能となる。また、上記構成のクロック生成回
路１１によれば、ＰＬＬ等の同期回路を用いることな
く、所望の周波数の高周波の内部クロック信号を高精度
に生成することができ、かつ小型で簡単な構成となり、
チップ面積の増加を抑えることが可能となる。
【００２９】図９はこの発明の他の実施形態に係わる半
導体記憶装置の構成を示す図であり、図１０は図９に示
す構成におけるリードのテスト動作のタイミングチャー
トを示す図である。この実施形態の特徴とするところ
は、図２に示す構成のストローブ信号発生回路１５に代
えて、低周波数の外部クロック信号（ＣＫ_ext）を基準
にして一定の位相で内部ストローブ信号を生成するパル
ス発生回路１５５を設け、更にアドレス生成回路１４の
内部カウンタ１４２のリセット時に外部の下位アドレス
＜３：０＞を初期値として設定したことにある。内部カ
ウンタ１４２のリセット時には、外部の下位アドレス＜
３：０＞が内部カウンタ１４２に取り込まれ、取り込ま
れた初期値から順にカウントアップが開始される。図１
０に示すタイミングチャートの例では、内部カウンタ１
４２の初期値（“０”）から８番目のアドレスＡ_int＜
３：０＞に対応したデータ（Ｑ_int）の位置で内部スト
ローブ信号が発生されるようにパルス発生回路１５５が
調整されている。内部ストローブ信号が発生する位置
は、任意に適宜設定される。
導体記憶装置の構成を示す図であり、図１０は図９に示
す構成におけるリードのテスト動作のタイミングチャー
トを示す図である。この実施形態の特徴とするところ
は、図２に示す構成のストローブ信号発生回路１５に代
えて、低周波数の外部クロック信号（ＣＫ_ext）を基準
にして一定の位相で内部ストローブ信号を生成するパル
ス発生回路１５５を設け、更にアドレス生成回路１４の
内部カウンタ１４２のリセット時に外部の下位アドレス
＜３：０＞を初期値として設定したことにある。内部カ
ウンタ１４２のリセット時には、外部の下位アドレス＜
３：０＞が内部カウンタ１４２に取り込まれ、取り込ま
れた初期値から順にカウントアップが開始される。図１
０に示すタイミングチャートの例では、内部カウンタ１
４２の初期値（“０”）から８番目のアドレスＡ_int＜
３：０＞に対応したデータ（Ｑ_int）の位置で内部スト
ローブ信号が発生されるようにパルス発生回路１５５が
調整されている。内部ストローブ信号が発生する位置
は、任意に適宜設定される。
【００３０】このような実施形態においても、テスタ側
装置で受け取るデータの順番を正確に処理することで、
先の実施形態と同様に記憶装置の全アドレス空間に対し
て、テスト結果を詳細に解析することができる。
装置で受け取るデータの順番を正確に処理することで、
先の実施形態と同様に記憶装置の全アドレス空間に対し
て、テスト結果を詳細に解析することができる。
【００３１】図１１はこの発明の他の実施形態に係わる
半導体記憶装置の構成を示す図であり、図１２は図１１
に示す構成におけるリードのテスト動作のタイミングチ
ャートを示する。この実施形態の特徴とするところは、
図２に示す構成のストローブ信号発生回路１５に代え
て、外部クロック信号（ＣＫ_ext）に同期したカウンタ
１５７と、カウンタ１５７のカウント値に応じてストロ
ーブ信号を発生するパルス発生回路１５８を備えたスト
ローブ信号発生回路１５６を設けたことにある。図１２
に示すタイミングチャートの例では、カウンタ１５７は
４ビットのカウンタであり、例えばカウンタ１５７のカ
ウント値がオール“０”の時は、内部の下位アドレスＡ
_int＜３：０＞が“０”に対応したデータ（Ｑ_int）の
位置で内部ストローブ信号が出力され、カウンタ１５７
のカウント値がオール“１”の時は、内部の下位アドレ
スＡ_int＜３：０＞が“１５”に対応したデータ（Ｑ_i
nt）の位置で内部ストローブ信号が出力される。
半導体記憶装置の構成を示す図であり、図１２は図１１
に示す構成におけるリードのテスト動作のタイミングチ
ャートを示する。この実施形態の特徴とするところは、
図２に示す構成のストローブ信号発生回路１５に代え
て、外部クロック信号（ＣＫ_ext）に同期したカウンタ
１５７と、カウンタ１５７のカウント値に応じてストロ
ーブ信号を発生するパルス発生回路１５８を備えたスト
ローブ信号発生回路１５６を設けたことにある。図１２
に示すタイミングチャートの例では、カウンタ１５７は
４ビットのカウンタであり、例えばカウンタ１５７のカ
ウント値がオール“０”の時は、内部の下位アドレスＡ
_int＜３：０＞が“０”に対応したデータ（Ｑ_int）の
位置で内部ストローブ信号が出力され、カウンタ１５７
のカウント値がオール“１”の時は、内部の下位アドレ
スＡ_int＜３：０＞が“１５”に対応したデータ（Ｑ_i
nt）の位置で内部ストローブ信号が出力される。
【００３２】このような実施形態においても、図９なら
びに図１０で説明した実施形態と同様の効果を得ること
ができる。
びに図１０で説明した実施形態と同様の効果を得ること
ができる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
低速のテスタ装置において半導体記憶装置内部を高速に
動作させることができ、しかもテスト結果として外部に
出力されるデータは、外部アドレスに対応した低周波で
あるため、低速のテスタ装置からみると被テスト対象の
半導体記憶装置は通常の低速動作と同様であり、低速の
テスタ装置でテスト結果を詳細に解析することが可能と
なる。
低速のテスタ装置において半導体記憶装置内部を高速に
動作させることができ、しかもテスト結果として外部に
出力されるデータは、外部アドレスに対応した低周波で
あるため、低速のテスタ装置からみると被テスト対象の
半導体記憶装置は通常の低速動作と同様であり、低速の
テスタ装置でテスト結果を詳細に解析することが可能と
なる。
【００３４】一方、クロック生成回路は、ＰＬＬ等の同
期回路を用いることなく、所望の周波数の高周波内部ク
ロック信号を高精度に生成することができ、かつ小型で
簡単な構成となり、チップ面積の増加を抑えることが可
能となる。
期回路を用いることなく、所望の周波数の高周波内部ク
ロック信号を高精度に生成することができ、かつ小型で
簡単な構成となり、チップ面積の増加を抑えることが可
能となる。
【図１】本発明の一実施形態に係る半導体記憶装置の構
成概略を示すブロック図である。
成概略を示すブロック図である。
【図２】図１に示す半導体記憶装置の構成の詳細を示す
図である。
図である。
【図３】図１又は図２に示すクロック生成回路の構成を
示す図である。
示す図である。
【図４】図３に示すクロック生成回路の動作タイミング
チャートを示す図である。
チャートを示す図である。
【図５】図１に示すコマンド生成回路の構成を示す図で
ある。
ある。
【図６】図１に示す入力データ生成回路の構成を示す図
である。
である。
【図７】図１に示す半導体記憶装置の高速動作テスト時
の動作タイミングチャートを示す図である。
の動作タイミングチャートを示す図である。
【図８】図１に示す半導体記憶装置の高速動作テスト時
の他の動作タイミングチャートを示す図である。
の他の動作タイミングチャートを示す図である。
【図９】この発明の他の実施形態に係る半導体記憶装置
の構成を示す図である。
の構成を示す図である。
【図１０】図９に示す半導体記憶装置の高速動作テスト
時の動作タイミングチャートを示す図である。
時の動作タイミングチャートを示す図である。
【図１１】この発明の他の実施形態に係る半導体記憶装
置の構成を示す図である。
置の構成を示す図である。
【図１２】図１１に示す半導体記憶装置の高速動作テス
ト時の動作タイミングチャートを示す図である。
ト時の動作タイミングチャートを示す図である。
【図１３】従来のＢＩＳＴ回路を搭載した半導体記憶装
置の概略構成を示す図である。
置の概略構成を示す図である。
【図１４】従来のＢＩＳＴ回路のクロック生成回路の構
成を示す図である。
成を示す図である。
１０ モード制御回路 １１ クロック生成回路 １２ 入力データ生成回路 １３ コマンド生成回路 １４ アドレス生成回路 １５，１５６ ストローブ生成回路 １６ 出力データ制御回路 １７ ＳＲＡＭコア １８，１９，，１１５，１４１，１５２，１５３，１６
１，１６２ レジスタ １１１ 発振器 １１２，１５４，１５５，１５８ パルス発生回路 １１３，１２３，１３３，１４３，１４４，１６３ マ
ルチプレクサ １１４，１５７ カウンタ １１６，１３１，１２１ バッファ １２２ 入力データ発生回路 １３２ コマンド発生回路 １４２ 内部カウンタ １５１ 論理ゲート
１，１６２ レジスタ １１１ 発振器 １１２，１５４，１５５，１５８ パルス発生回路 １１３，１２３，１３３，１４３，１４４，１６３ マ
ルチプレクサ １１４，１５７ カウンタ １１６，１３１，１２１ バッファ １２２ 入力データ発生回路 １３２ コマンド発生回路 １４２ 内部カウンタ １５１ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB02 AC03 AC09 AD10 AE06 AE14 AE22 AG01 AG08 AK18 AK29 AL09 AL11 5B015 JJ00 JJ31 KB52 KB84 KB91 RR06 5L106 AA02 DD11 GG05 GG07
Claims (7)
- 【請求項１】 外部クロック信号に同期して動作する同
期型の半導体記憶装置において、 前記半導体記憶装置の通常動作又はテスト動作を選択す
るモード選択回路と、 テスト動作時には、前記外部クロック信号よりも高周波
の内部クロック信号を発生するクロック生成回路と、 テスト動作時には、前記内部クロック信号に同期して変
化する内部アドレス信号を発生するアドレス生成回路
と、 前記クロック生成回路によって発生された内部クロック
信号ならびに前記アドレス生成回路によって発生された
アドレスに基づいてテスト動作が行われ、前記内部クロ
ック信号に同期してテスト結果として出力されたデータ
の一部を選択し、選択したデータを前記外部クロック信
号に同期して出力する出力データ制御回路とを有するこ
とを特徴とする半導体記憶装置。 - 【請求項２】 外部クロック信号に同期して動作する同
期型の半導体記憶装置において、 前記半導体装置の通常動作又はテスト動作を選択するモ
ード選択回路と、 テスト動作時には、前記外部クロック信号よりも高周波
の内部クロック信号を発生するクロック生成回路と、 テスト動作時には、前記内部クロック信号に同期して変
化する内部アドレス信号を発生するアドレス生成回路
と、 所定のタイミングでストローブ信号を発生するストロー
ブ生成回路と、 前記クロック生成回路によって発生された内部クロック
信号ならびに前記アドレス生成回路によって発生された
アドレスに基づいてテスト動作が行われ、前記内部クロ
ック信号に同期してテスト結果として出力されるデータ
うち、前記ストローブ生成回路によって発生されたスト
ローブ信号に同期したデータを選択し、選択したデータ
を前記外部クロック信号に同期して出力する出力データ
制御回路とを有することを特徴とする半導体記憶装置。 - 【請求項３】 前記ストローブ生成回路は、 外部から入力されるアドレス信号と、前記アドレス生成
回路が発生する内部アドレス信号を比較し、両者が一致
した場合に、一致したアドレスに対応するデータが出力
されるタイミングにストローブ信号を発生することを特
徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記ストローブ生成回路は、前記外部ク
ロック信号を基準にして一定の位相のストローブ信号を
発生することを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項５】 前記ストローブ生成回路は、前記外部ク
ロック信号をカウントした値に応じて発生タイミングを
変化させたストローブ信号を発生することを特徴とする
請求項２記載の半導体記憶装置。 - 【請求項６】 外部クロック信号に同期して動作する同
期型の半導体記憶装置において、 テスト動作時には、前記外部クロック信号よりも高周波
の内部クロック信号を発生するクロック生成回路を有
し、 前記クロック生成回路は、 外部から与えられる調整信号に基づいて発振周波数が可
変調整され、前記内部クロック信号を発生する発振器
と、 前記外部クロック信号に同期してリセットされ、前記発
振器によって発生される前記内部クロック信号に基づい
てカウント動作を行い、所定のカウント値でフラグ信号
を発生するカウンタ回路と、 前記外部クロック信号に同期して前記カウンタ回路が発
生するフラグ信号を取り込み保持するレジスタとを備え
たことを特徴とする半導体記憶装置。 - 【請求項７】 前記クロック生成回路は、 前記請求項６記載のクロック生成回路であることを特徴
とする請求項１，２，３，４又は５記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075940A JP4115676B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
| US10/096,110 US6978402B2 (en) | 2001-03-16 | 2002-03-13 | Semiconductor memory |
| CNB021073090A CN1207720C (zh) | 2001-03-16 | 2002-03-14 | 半导体存储装置 |
| KR10-2002-0014050A KR100438343B1 (ko) | 2001-03-16 | 2002-03-15 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075940A JP4115676B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002279796A true JP2002279796A (ja) | 2002-09-27 |
| JP4115676B2 JP4115676B2 (ja) | 2008-07-09 |
Family
ID=18932950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001075940A Expired - Fee Related JP4115676B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6978402B2 (ja) |
| JP (1) | JP4115676B2 (ja) |
| KR (1) | KR100438343B1 (ja) |
| CN (1) | CN1207720C (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004362762A (ja) * | 2003-06-04 | 2004-12-24 | Samsung Electronics Co Ltd | テストモードにおいて低い転送速度でデータビットを出力するｉｃメモリ装置及びその動作方法 |
| JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
| JP2008047218A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
| JP2009301612A (ja) * | 2008-06-10 | 2009-12-24 | Elpida Memory Inc | 半導体記憶装置 |
| US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7159145B2 (en) * | 2003-05-12 | 2007-01-02 | Infineon Technologies Ag | Built-in self test system and method |
| ATE366941T1 (de) * | 2003-07-09 | 2007-08-15 | Koninkl Philips Electronics Nv | Ic mit eingebauter karakteristikbestimmung |
| KR100505706B1 (ko) * | 2003-08-25 | 2005-08-02 | 삼성전자주식회사 | 테스트 패턴 신호의 주파수를 선택적으로 가변시키는반도체 메모리 장치의 테스트 장치 및 그 테스트 방법 |
| US7444564B2 (en) * | 2003-11-19 | 2008-10-28 | International Business Machines Corporation | Automatic bit fail mapping for embedded memories with clock multipliers |
| US7178048B2 (en) * | 2003-12-23 | 2007-02-13 | Hewlett-Packard Development Company, L.P. | System and method for signal synchronization based on plural clock signals |
| US7401281B2 (en) * | 2004-01-29 | 2008-07-15 | International Business Machines Corporation | Remote BIST high speed test and redundancy calculation |
| US7631236B2 (en) * | 2004-01-29 | 2009-12-08 | International Business Machines Corporation | Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method |
| KR100618825B1 (ko) * | 2004-05-12 | 2006-09-08 | 삼성전자주식회사 | 지연 동기 루프를 이용하여 내부 신호를 측정하는집적회로 장치 및 그 방법 |
| KR100612034B1 (ko) * | 2004-11-01 | 2006-08-11 | 삼성전자주식회사 | 내부 테스트 모드 진입방법 및 이를 위한 내부 테스트모드 진입회로 |
| US7336558B2 (en) * | 2004-11-02 | 2008-02-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device with reduced number of pads |
| JP2008534952A (ja) * | 2005-03-30 | 2008-08-28 | エヌエックスピー ビー ヴィ | 検査態勢を装備したｒｆ集積回路 |
| KR100663362B1 (ko) * | 2005-05-24 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| US20070080697A1 (en) * | 2005-09-27 | 2007-04-12 | Sony Corporation | Semiconductor device tester pin contact resistance measurement |
| US8542050B2 (en) | 2005-10-28 | 2013-09-24 | Sony Corporation | Minimized line skew generator |
| TWI307038B (en) * | 2005-12-27 | 2009-03-01 | Ind Tech Res Inst | Random number generator for radio frequency identifciation tag and seed number generator for generating a seed number for operation of the random number generator |
| KR100745402B1 (ko) * | 2006-02-24 | 2007-08-02 | 삼성전자주식회사 | 반도체 메모리 장치의 입력회로 및 그 제어 방법 |
| US7596730B2 (en) * | 2006-03-31 | 2009-09-29 | Advantest Corporation | Test method, test system and assist board |
| US7516385B2 (en) * | 2006-04-28 | 2009-04-07 | Sony Corporation | Test semiconductor device in full frequency with half frequency tester |
| KR100891326B1 (ko) * | 2006-07-31 | 2009-03-31 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 클럭 신호를 데이터 스트로브신호로서 이용하는 반도체 메모리 장치의 테스트 방법 및테스트 시스템 |
| US7904639B2 (en) | 2006-08-22 | 2011-03-08 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
| US8407395B2 (en) | 2006-08-22 | 2013-03-26 | Mosaid Technologies Incorporated | Scalable memory system |
| KR100845135B1 (ko) * | 2006-12-22 | 2008-07-09 | 삼성전자주식회사 | 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한불휘발성 메모리 장치 |
| WO2008101316A1 (en) | 2007-02-22 | 2008-08-28 | Mosaid Technologies Incorporated | Apparatus and method for using a page buffer of a memory device as a temporary cache |
| US8086785B2 (en) | 2007-02-22 | 2011-12-27 | Mosaid Technologies Incorporated | System and method of page buffer operation for memory devices |
| JP2008217947A (ja) * | 2007-03-07 | 2008-09-18 | Elpida Memory Inc | 半導体記憶装置 |
| WO2009062280A1 (en) * | 2007-11-15 | 2009-05-22 | Mosaid Technologies Incorporated | Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices |
| US7913128B2 (en) | 2007-11-23 | 2011-03-22 | Mosaid Technologies Incorporated | Data channel test apparatus and method thereof |
| JP5169597B2 (ja) * | 2008-08-01 | 2013-03-27 | 富士通セミコンダクター株式会社 | 集積回路および試験方法 |
| US7805645B2 (en) * | 2008-01-11 | 2010-09-28 | Arm Limited | Data processing apparatus and method for testing stability of memory cells in a memory device |
| US7930601B2 (en) * | 2008-02-22 | 2011-04-19 | International Business Machines Corporation | AC ABIST diagnostic method, apparatus and program product |
| US8139390B2 (en) * | 2008-07-08 | 2012-03-20 | Mosaid Technologies Incorporated | Mixed data rates in memory devices and systems |
| US9111645B2 (en) * | 2008-08-08 | 2015-08-18 | Rambus Inc. | Request-command encoding for reduced-data-rate testing |
| US8037235B2 (en) * | 2008-12-18 | 2011-10-11 | Mosaid Technologies Incorporated | Device and method for transferring data to a non-volatile memory device |
| US8194481B2 (en) | 2008-12-18 | 2012-06-05 | Mosaid Technologies Incorporated | Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation |
| JP5416279B2 (ja) * | 2010-07-07 | 2014-02-12 | 株式会社アドバンテスト | 試験装置および試験方法 |
| CN102831927B (zh) * | 2011-06-14 | 2015-04-01 | 芯成半导体（上海）有限公司 | 进入asram芯片内部测试模式的电路 |
| US9437328B2 (en) * | 2012-11-30 | 2016-09-06 | Silicon Motion Inc. | Apparatus and method for applying at-speed functional test with lower-speed tester |
| CN106297889B (zh) * | 2015-05-19 | 2019-08-27 | 华邦电子股份有限公司 | 存储器测试系统及其测试方法 |
| US9892024B2 (en) | 2015-11-02 | 2018-02-13 | Sony Interactive Entertainment America Llc | Backward compatibility testing of software in a mode that disrupts timing |
| CN105974299B (zh) * | 2016-05-30 | 2019-08-09 | 珠海市一微半导体有限公司 | 芯片测试控制电路及其方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172423B1 (ko) * | 1995-11-16 | 1999-03-30 | 김광호 | 고주파수 동작을 하는 반도체 메모리 장치의 테스트회로 및 테스트 방법 |
| JPH10283777A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法 |
| US5875153A (en) * | 1997-04-30 | 1999-02-23 | Texas Instruments Incorporated | Internal/external clock option for built-in self test |
| KR19990053199A (ko) * | 1997-12-23 | 1999-07-15 | 김영환 | 테스트를 위한 고속 싱크로너스 메모리 소자 |
| US6275444B1 (en) * | 1998-02-24 | 2001-08-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| JPH11265599A (ja) * | 1998-03-17 | 1999-09-28 | Sanyo Electric Co Ltd | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
| US6058056A (en) * | 1998-04-30 | 2000-05-02 | Micron Technology, Inc. | Data compression circuit and method for testing memory devices |
| US6253340B1 (en) * | 1998-06-08 | 2001-06-26 | Micron Technology, Inc. | Integrated circuit implementing internally generated commands |
| US6069829A (en) * | 1998-09-29 | 2000-05-30 | Texas Instruments Incorporated | Internal clock multiplication for test time reduction |
| JP2000215688A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 半導体試験装置及び半導体試験方法 |
| US6467053B1 (en) * | 1999-06-28 | 2002-10-15 | International Business Machines Corporation | Captured synchronous DRAM fails in a working environment |
| US6493647B1 (en) * | 1999-12-29 | 2002-12-10 | Advanced Micro Devices, Inc. | Method and apparatus for exercising external memory with a memory built-in self-test |
-
2001
- 2001-03-16 JP JP2001075940A patent/JP4115676B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-13 US US10/096,110 patent/US6978402B2/en not_active Expired - Fee Related
- 2002-03-14 CN CNB021073090A patent/CN1207720C/zh not_active Expired - Fee Related
- 2002-03-15 KR KR10-2002-0014050A patent/KR100438343B1/ko not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US9116210B2 (en) | 2001-09-28 | 2015-08-25 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US10114073B2 (en) | 2001-09-28 | 2018-10-30 | Rambus Inc. | Integrated circuit testing |
| JP2004362762A (ja) * | 2003-06-04 | 2004-12-24 | Samsung Electronics Co Ltd | テストモードにおいて低い転送速度でデータビットを出力するｉｃメモリ装置及びその動作方法 |
| JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
| JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
| JP2008047218A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| JP2009301612A (ja) * | 2008-06-10 | 2009-12-24 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1375830A (zh) | 2002-10-23 |
| US6978402B2 (en) | 2005-12-20 |
| KR100438343B1 (ko) | 2004-07-02 |
| CN1207720C (zh) | 2005-06-22 |
| JP4115676B2 (ja) | 2008-07-09 |
| US20020170003A1 (en) | 2002-11-14 |
| KR20020073437A (ko) | 2002-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002279796A (ja) | 半導体記憶装置 | |
| US9571105B2 (en) | System and method for an accuracy-enhanced DLL during a measure initialization mode | |
| US6819151B2 (en) | Method and circuit for adjusting the timing of output data based on an operational mode of output drivers | |
| US6715096B2 (en) | Interface circuit device for performing data sampling at optimum strobe timing by using stored data window information to determine the strobe timing | |
| US6980480B2 (en) | Multi-frequency synchronizing clock signal generator | |
| US7573778B2 (en) | Semiconductor memory device | |
| JP4477425B2 (ja) | レイテンシ回路を備える半導体メモリ装置及びそのデータ出力制御方法 | |
| US7259595B2 (en) | Circuit and method for detecting frequency of clock signal and latency signal generation circuit of semiconductor memory device with the circuit | |
| JP3830020B2 (ja) | 半導体集積回路装置 | |
| US7672191B2 (en) | Data output control circuit | |
| US20070025175A1 (en) | Reducing read data strobe latency in a memory system | |
| CN110827875B (zh) | 具有时序调整机构的电子装置 | |
| JPH1174783A (ja) | 内部クロック信号発生回路、および同期型半導体記憶装置 | |
| US8139429B2 (en) | Output enable signal generating circuit and method of semiconductor memory apparatus | |
| US6977848B2 (en) | Data output control circuit | |
| JP2007536773A (ja) | 多重データレートｒａｍメモリコントローラ | |
| US20010028266A1 (en) | Method for adjusting phase of controlling clock signal and semiconductor integrated circuit having delay locked loop circuit | |
| US7181638B2 (en) | Method and apparatus for skewing data with respect to command on a DDR interface | |
| JP3735696B2 (ja) | 半導体メモリ装置のテスト回路及びテスト方法 | |
| US6529424B2 (en) | Propagation delay independent SDRAM data capture device and method | |
| JP2000132265A (ja) | クロックを変えて動作できるマイクロプロセッサ | |
| US7917825B2 (en) | Method and apparatus for selectively utilizing information within a semiconductor device | |
| JP2002279797A (ja) | 半導体記憶装置 | |
| JPH1027497A (ja) | メモリ試験装置 | |
| JP2002296326A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071009 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080215 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080311 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |