CN1967708A - 桥接存储总线的存储接口 - Google Patents

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Abstract

一种用于桥接一并行存储总线和一串行存储总线的存储接口。一个实施例包括一印刷电路板，包含：至少一个存储接口缓冲芯片以连接核心逻辑的一存储控制器和一高级存储缓冲器(AMB)。所述存储控制器具有一用于一并行存储总线的存储接口。

Description

桥接存储总线的存储接口
交叉参考
本申请案是2005年11月16日申请的美国专利申请案序列号11/281,211的部分接续申请案，其出于所有目的而以全文引用方式并入本文中。
技术领域
本发明至少某些实施例涉及存储系统，且更明确地说涉及(但不排他)具有全缓冲的存储模块的存储系统。
背景技术
常规的存储系统使用借助于短线连接(stub bus)而连接的非缓冲或寄存型DIMM，其中存储模块连接到单个通道。当通道中模块的数目增加时，通道的性能会降低，且因此限制了存储系统的性能。
为了增强计算机系统中的动态随机存取存储器(DRAM)系统的性能，开发出全缓冲双列直插存储模块(FB-DIMM)。
FB-DIMM技术在存储模块与存储控制器之间使用高速、串行、点对点的连接。主存储控制器连接到第一存储模块；且第一存储模块连接到第二存储模块等等。因此，每个链路的负载是恒定的。这类点对点连接中不需要分支。存储模块在恒定负载环境下工作，而与系统中所用的存储模块的数目无关。
高级存储缓冲器(AMB)是FB-DIMM的一部分，其提供存储系统中的点对点链路。通常，每个FB-DIMM具有一高级存储缓冲器(AMB)，其处理FB-DIMM通道和到或来自本地FB-DIMM的存储请求，并将请求转发到其它FB-DIMM。此种结构可用于设计用于服务器和工作站的大容量、高带宽的存储子系统。
AMB通常包括两个串行端口和一个并行端口。其中一个串行端口用于连接到主存储控制器或较接近主存储控制器的相邻存储模块的AMB；另一串行端口用于连接到远离主存储控制器的相邻存储模块的AMB；且并行端口用于连接到总线，所述总线到在与AMB相同的存储模块上的存储芯片。
举例而言，从主存储控制器经由下行串行链路发送到AMB的串行数据在被发送到存储模块上的DRAM芯片之前在所述AMB中进行临时缓冲。所述串行数据包含地址、数据和命令信息，其在AMB中被转换并置于存储模块上的DRAM总线上。AMB按存储控制器的指示写入DRAM芯片并从中读出。从DRAM中检索的数据在AMB中被转换为串行数据并经由上行串行链路而发送到存储控制器。
发明内容
本文描述了一种桥接一并行存储总线和一串行存储总线的存储接口。本部分概述了本发明的某些实施例。
本发明提供一种印刷电路板，其包括至少一存储接口缓冲芯片以连接核心逻辑的存储控制器和一高级存储缓冲器(AMB)。所述印刷电路板进一步包括复数个被配置以接受一个或一个以上全缓冲存储模块的存储插槽；一包含存储控制器的芯片组；和一耦合到所述芯片组以接受一微处理器芯片的中央处理单元(CPU)插槽。
另外，所述印刷电路板进一步包括一高级存储缓冲器(AMB)和复数个受所述高级存储缓冲器控制的存储芯片。
所述印刷电路板进一步提供一适合于插入一母板上的存储插槽中的外形尺寸(form factor)。
本发明提供一种计算机系统，其包括：一微处理器芯片；一耦合到所述微处理器芯片的核心逻辑芯片，所述核心逻辑芯片包含一存储控制器；一个或一个以上全缓冲双列直插存储模块；和一耦合于所述存储控制器与所述一个或一个以上全缓冲双列直插存储模块之间的存储接口缓冲芯片。计算机系统的所述存储控制器经由一并行存储总线而访问存储器。
所述计算机系统进一步包括一个或一个以上另外的缓冲双列直插存储模块；和一另外的存储缓冲芯片，其耦合于所述存储控制器与所述一个或一个以上另外的全缓冲双列直插存储模块之间。
所述计算机系统进一步包括一印刷电路板；其中所述微处理器芯片、所述核心逻辑芯片、所述一个或一个以上全缓冲双列直插存储模块和所述存储接口缓冲芯片均安装在所述印刷电路板上。
本发明提供一种电路，其包括一桥接一并行存储总线和一串行存储总线的收发器；和一耦合到所述收发器的协议转换器，用以将自并行存储总线的存储控制器接收的控制信号转化为用于串行存储总线的控制信号。
在本发明的一个实施例中，所述电路的串行存储总线是依据电子元件工业联合会(JEDEC)高级存储缓冲器(AMB)的规格。
在本发明的一个实施例中，所述电路实施于一单个集成电路芯片上。所述串行存储总线连接到一全缓冲双列直插存储模块的一高级存储缓冲器(AMB)。
在本发明的一个实施例中，所述电路的并行存储总线连接到一母板上的核心逻辑的存储控制器。
在本发明的一个实施例中，所述电路的并行存储总线连接到一北桥芯片的存储控制器。
本发明提供一种收发器，其包括一伪差分数字逻辑电路(pseudo differential digitallogic circuit)以将一到所述收发器的输入转换成一差分数字输出。
在发明的一个实施例中，所述伪差分数字逻辑电路使用互补金属氧化物半导体(CMOS)进行实施。
本发明提供一种电路，其进一步包括一与所述伪差分数字逻辑电路耦合的自适应电源调节器，以适应性地调节所述伪差分数字逻辑电路的电源。
在本发明的一个实施例中，所述伪差分数字逻辑电路包括：两个逻辑单元，各为缓冲器和反相器中的一个；和一耦合到所述两个逻辑单元的共模反馈(CMFB)电路，所述CMFB电路用以接收所述两个逻辑单元的输出并根据从两个逻辑单元的输出中检测到的共模而调节两个逻辑单元以抑制命令模式。
在本发明的一个实施例中，所述伪差分数字逻辑电路包括：两个逻辑单元，各为缓冲器和反相器中的一个；和一耦合到所述两个逻辑单元的交叉耦合电路，所述交叉耦合电路用以交叉耦合所述两个逻辑单元的输出以抑制两个逻辑单元的输出中的命令模式。
在本发明的一个实施例中，所述伪差分数字逻辑电路包括：两个逻辑单元，各为缓冲器和反相器中的一个；和一耦合到所述两个逻辑单元的时钟同步电路，用以使两个逻辑单元的输出的时序同步。
本发明包括方法和执行这些方法的装置，所述装置包括执行这些方法的数据处理系统和当执行于数据处理系统上时致使系统执行这些方法的计算机可读媒体。
本发明的其它特点将自附图和随后的详细描述显而易见。
附图说明
本发明以实例方式进行说明，且不限于附图中的图式，其中相似的参考指示类似的元件。
图1展示一使用根据本发明一个实施例的存储系统的计算机。
图2展示一根据本发明的一个实施例的存储接口缓冲器的方框图。
图3展示一根据本发明的一个实施例的存储系统结构。
图4展示一根据本发明的一个实施例的可用于存储接口缓冲器的转换器。
图5展示一根据本发明的一个实施例的可用于存储接口缓冲器的收发器的方框图实例。
图6-9说明一根据本发明的一个实施例的可用于存储接口缓冲器的收发器的伪差分数字逻辑电路的实例。
图10-11说明根据本发明的实施例的印刷电路板的实例。
具体实施方式
以下描述和附图是用以说明本发明而不应理解成限制本发明。许多特定细节的描述是为了提供对本发明更详尽的理解。然而，在某些实例中，未对众所周知的或常规的细节进行描述，以避免模糊本发明的描述。在本揭示内容中，参考一个或一实施例不必参考相同实施例，且所述参考意味着至少一个参考。
正在对全缓冲双列直插存储模块(FB-DIMM)进行开发以满足对存储器容量和带宽的要求的增加。FB-DIMM技术使用的存储控制器具有访问FB-DIMM的AMB接口。然而，许多电流可用的存储控制器能够连接到常规的非缓冲或寄存型双列直插存储模块(DIMM)，但因为缺少AMB接口而不能连接到FB-DIMM。
本发明的一个实施例提供一种存储系统结构，其在电路板上具有一缓冲器(可称为板上缓冲器)，以实现一没有高级存储缓冲器(AMB)接口的存储控制器与FB-DIMM之间的连接。因此，缺少AMB接口的常规存储控制器可经由一板上缓冲器而与FB-DIMM共用。此外，使用根据本发明的实施例的板上缓冲器将使各种混合存储系统的设计更为灵活。
图1展示使用一根据本发明一个实施例的存储系统的计算机。
在图1中，系统包括若干存储模块(21、23、.....、29)。每一存储模块(21、23、.....、29)均包括若干存储芯片。举例而言，存储模块(21)具有存储芯片(31、.....、33)；存储模块(23)具有存储芯片(41、.....、43)；且存储模块(29)具有存储芯片(51、.....、53)。
在图1中，存储模块(21、23、.....、29)被配置成经由高级存储缓冲器(35、45、.....、55)之间的点对点连接的链。存储模块(21、23、.....、29)的链经由存储接口缓冲器(61)而连接到主存储控制器(19)。主存储控制器(19)通常实施于一芯片组上(例如北桥芯片)，其中所述芯片组在存储器与主处理器(17)之间提供连接。
在一个实施例中，存储接口缓冲器(61)不属于包含主存储控制器(19)的集成电路芯片的部分。在一个实施例中，为了灵活的存储系统起见，存储接口缓冲器(61)和主存储控制器(19)集成于两个不同的集成电路芯片上。在一个实施例中，存储接口缓冲器实施于集成电路芯片上并安装于印刷电路板上作为一板上缓冲器。
在图1中，主微处理器(17)和主存储控制器(19)通常位于不同的集成电路芯片上，尽管它们可实施于同一芯片上。主存储控制器(19)经由互连(11)而耦合到主微处理器(17)，其中所述互连(11)可包括总线、核心逻辑的芯片组、高速串行/并行链路等。
在图1中，显示控制器/显示装置(13)和I/O控制器/I/O装置(15)也经由互连(11)而耦合到主微处理器(17)。
在一个实施例中，存储接口缓冲器(61)与主存储控制器(19)之间的连接是常规的并行连接，使得常规主存储控制器(19)可用于全缓冲存储模块(例如21、23、.....、29)，所述全缓冲存储模块使用点对点串行连接而彼此连接到一个链中。
图2展示根据本发明一个实施例的存储接口缓冲器的方框图。在图2中，存储接口缓冲器(71)包括一串行到并行转换器(73)，以将来自高级存储缓冲器(AMB)的串行信号转换成到存储控制器的并行信号；及一并行到串行转换器(77)，以将来自存储控制器的并行信号转化成到存储缓冲器(AMB)的串行信号。
在图2中，协议转换器(75)用于根据高级存储缓冲器的串行协议而将自存储控制器接收的并行信号转发到高级存储缓冲器；且协议转换器(75)用于根据存储控制器的并行协议而将自高级存储缓冲器接收的串行信号转发到存储控制器。在一个实施例中，存储接口缓冲器(71)可临时缓冲所接收的数据并使用恰当协议转发接收数据。
图3展示根据本发明的一个实施例的存储系统结构。在图3中，核心逻辑芯片(91)包括存储控制器(95)，所述存储控制器(95)具有双倍数据速率(DDR)存储接口(93)(或四倍数据速率(QDR)存储接口或其它种类的并行存储接口)。存储控制器的存储接口用于经由存储总线(81)而访问存储器，所述存储总线诸如可选的DDR存储模块(89)。
在图3中，存储接口缓冲器(81)为存储控制器(95)提供接口以访问具有高级存储缓冲器(AMB)(85)的FB-DIMM(87)。
在一个实施例中，从存储控制器的角度来说，可将存储接口缓冲器(81)和FB-DIMM(以及任何链接于所述FB-DIMM之后的FB-DIMM)看作常规存储模块。因此，存储接口缓冲器(81)使FB-DIMM的串行方面避开存储控制器。存储接口缓冲器(81)和存储控制器(95)可看作具有AMB接口的存储控制器。因此，存储接口缓冲器(81)使存储控制器(95)的并行存储总线方面避开FB-DIMM。
在一个实施例中，当需要时，可将一个或一个以上存储接口缓冲器连接到存储总线。因此，可在存储总线上使用多个FB-DIMM的链。
图4展示一根据本发明的一个实施例的可用于存储接口缓冲器中的转换器。在图4中，转换器(101)包括用于实施一收发器的伪差分数字逻辑(105)和耦合到伪差分数字逻辑以适应性地调整电压供应以降低功耗并改善电源噪声性能的自适应电源调节器(103)。
在本发明的一个实施例中，伪差分数字逻辑至少可用于存储接口缓冲器的接收部分中以用于到相邻的高级存储缓冲器的串行链路。
本发明的实施例寻求使用基于CMOS的伪差分逻辑来实施一可用于存储接口缓冲器的高速数据收发器。为了进一步降低收发器的功耗，本发明的一个实施例进一步使用一自适应电源调节器以根据工作频率、数据传输模式、制造工艺和工作温度变化而适应性地调整收发器的电源。
当集成电路的特征尺寸为0.18μm或更大时，与用于实施CML电路的MOS晶体管相比，CMOS晶体管的电源要求相对较高，而CMOS晶体管的运行频率相对较低。因此，在此类集成电路中，使用CML电路的数据收发器由于CML的输出电压摆动低而可实际上以相对高的速度运行。同时，CML也产生较少的电源噪声，因为它产生较少的电流尖峰，这与与使用近似恒定的电源电流相关。
然而，随着CMOS晶体管的通道长度(例如0.13μm或超过)的减小，CML失去它在速度方面优于CMOS的优势，因为CMOS晶体管的跨导仅轻微增加且最终使通道长度的减小达到饱和。尽管增大CML电路的功率可相当程度地增加数据收发器的运行速度/频率，但这样的方法可导致收发器的高功耗。因此，CML不适合用于需要低功耗的高速度/频率应用。
当CMOS的特征尺寸减小到0.13μm或更小时，CMOS数字逻辑是优选的。然而，传统的CMOS逻辑电路技术具有产生相当大的电流尖峰以致较高的电源噪声的缺点。
本发明的一个实施例以高速度/频率数据收发器的设计来实施CMOS伪差分逻辑电路，这可增强收发器的电源噪声抗扰性，同时保持CMOS逻辑电路的低功率优势。CMOS逻辑电路消耗很少的功率，且不会改变状态；且逻辑电路的伪差分设计会减少电流尖峰。
在本发明的一个实施例中，进一步使用一自适应电源调节器来降低收发器的功耗以及减少电源噪声。
在本发明的一个实施例中，基于CMOS的收发器用于例如存储接口缓冲器中的高速数据传输，其中数据传输速度可高于每秒一吉比特(Gigabit)。
在本发明的一个实施例中，收发器具有与常规收发器大体相同的功能结构，诸如多路复用器、前级驱动器、驱动器、数据恢复、色彩恢复、解复用器等。
然而，在本发明的一个实施例中，常规收发器中所用的至少某些MOS CML电路被CMOS伪差分数字逻辑电路所代替。在一个实施例中，输出驱动器由于系统要求也使用CML电路而实施。在一个实施例中，只有收发器的输出驱动器使用MOSCML电路。
图5展示一根据本发明的一个实施例的可用于存储接口缓冲器中的收发器实例的方框图。在图5中，自适应电源调节器(201)向收发器(203)提供电压供应，所述收发器(203)包括接收并行输入数据的多路复用器(231)、前级驱动器(233)、接口的驱动器(235)、用于从接口进行接收的伪差分数字逻辑电路(241)、时钟恢复(239)、和发出并行输出数据的恢复和解复用器(237)。
在本发明的一替代实施例中，自适应电源调节器不控制驱动器(235)的电源。
伪差分数字逻辑电路(241)可涵盖收发器的或多或少的一部分。例如，伪差分数字逻辑电路可扩展到区域(243)，以实施时钟恢复(239)的一部分和数据恢复和解复用器(237)的一部分。在一个实施例中，伪差分数字逻辑电路可进一步用于多路复用器(231)及/或前级驱动器(233)。
伪差分数字逻辑使用两个互补的数字信号路径和一耦合于所述两个数字信号路径之间的数字电路(例如锁存器)，以确保所述数字信号路径的输出确实具有相反极性。
图6-9说明一根据本发明的一个实施例的可用于存储接口缓冲器的收发器的伪差分数字逻辑电路的实例。
在图6中，反相器(301和303)沿两条路径将差分输入转换成数字信号。两个反相器(305和307)以相反方向桥接于反相器(301和303)的输出之间，以确保反相器(301和303)的输出确实针对差分输出具有相反极性。
在图7(a)中，伪差分数字逻辑包括缓冲器(401)和反相器(403)，所述反相器(403)沿两个路径将单端输入转换成一对数字输出。共模反馈逻辑块(405)用于取得缓冲器(401)的输出和反相器(403)的输出、根据在所述输出中检测到的共模而产生对缓冲器(401)和反相器(403)的反馈并使用所述反馈调整缓冲器(401)和反相器(403)以减小及/或消除共模，使得极性相反的差分输出得以产生。差分输出可沿所述两条路径进一步使用一对缓冲器或反相器(图7未示)而提升量值。
在图7(b)中，伪差分数字逻辑包括两个缓冲器(411和415)以沿一个路径产生数字输出，以及反相器(413)和缓冲器(417)以沿另一路径产生另一数字输出。共模反馈(CMFB)逻辑块(419)耦合到所述两条路径的输出和缓冲器(415和417)的控制，以与图7(a)中的共模反馈(CMFB)逻辑块(405)类似的方式减小及/或消除共模。
或者，CMFB块(419)可控制缓冲器(411)和反相器(413)以最小化共模。
在图7(b)中，缓冲器(417)在路径上在反相器(413)之后。或者，可将缓冲器置于路径上的反相器之前。
在图8(a)中，伪差分数字逻辑包括缓冲器(501)和反相器(503)，所述反相器(503)沿两个路径将单端输入转换成一对数字输出。交叉耦合逻辑块(505)用于交叉耦合缓冲器(501)的输出和反相器(503)的输出，使得产生相反极性的差分输出。例如，交叉耦合逻辑块(505)可以图6中反相器(305和307)的方式使用一对以相反方向连接的反相器而进行实施。差分输出可沿所述两个路径使用一对缓冲器和反相器(图8未示)而提升量值。
在图8(b)中，伪差分数字逻辑包括两个缓冲器(511和515)以沿一个路径产生数字输出，以及反相器(513)和缓冲器(517)以沿另一路径产生另一数字输出。交叉耦合逻辑块(519)用于交叉耦合到所述两个路径的输出，使得所述输出以与图8(a)中的交叉耦合逻辑块(505)类似的方式具有相反极性。
在图8(b)中，缓冲器(517)在路径上在反相器(513)之后。或者，可将缓冲器置于路径上的反相器之前。
在图9中，伪差分数字逻辑包括两个路径以产生两个数字输出，且时钟同步逻辑块(605)耦合于所述两个数字输出之间，以使数字输出的时钟同步并产生差分数字输出。在一个实施例中，时钟同步逻辑包括相位检测器和压控振荡器(VCO)。在一个实施例中，时钟同步逻辑块(605)用于恢复来自输入的时钟。
在图9中，沿两个路径使用缓冲器(610)和反相器(603)以产生输入到时钟同步电路的相应输出。或者，可在所述两个路径的每一个上使用缓冲器及/或反相器的组合串以产生差分输出。
当制造工艺按比例减少时，晶体管的电压供应也减少。CML电路的功耗与VI成比例，其中V是电压供应，且I是运行(偏压)电流。CMOS PDL电路的功耗与CV^2f成比例，其中C是负载电容，V是电压供应，且f是运行频率。
由于CML电路的功耗是电压供应V的线性函数，而CMOS数字逻辑电路的功耗是电压供应V的平方函数，所以随着电压供应V减少，CMOS数字逻辑电路的功耗比CML电路的功耗降低的更快。
因此，当使用高级制造工艺(例如0.13微米或更小)时，例如，0.13μm或超过，CMOS PDL电路消耗的功率将低于CML电路。
此外，CML电路的功耗是电压供应V和运行电流I的函数，但不是运行频率f的函数。因此，CML电路的功耗与信号的额定频率和数据传送模式无关。因此为了数据传送性能，CML电路通常被设计成维持全功率并以系统可能的最高频率运行。
另一方面，CMOS PDL电路的功耗与运行频率f成比例。当运行频率低时，电路消耗较少功率。在例如没有使用特殊编码(8B/10B)来维持高传输速率和DC平衡的AMB的应用中，很可能没有运行频率f为0的长时间的传输。由于运行频率f一直变化，所以基于CMOS PDL的电路可消耗在统计学上而言较少的功率。
在本发明的一个实施例中，自适应电源调节器用于进一步降低收发器的功耗。所述电源调节器根据工作频率、数据传输模式、制造工艺和工作温度变化而适应性地调整收发器的电源。
自适应电源调节器不仅降低收发器的功耗，还能充当可减少电源噪声的电源过滤器。
在一个实施例中，自适应电源调节器包括锁相回路(PLL)和偏压发生器。所述锁相回路包括相位检测器(PD)(211)、回路过滤器(LF)(213)，压控振荡器(VCO)(217)和分频器(215)。
在一个实施例中，自适应电源调节器的锁相回路(PLL)的VCO与收发器的时钟恢复的VCO相同。在一个实施例中，VCO使用CMOS逻辑电路进行实施。在一个实施例中，自适应电源调节器和收发器共享同一VCO。
在一个实施例中，自适应电源调节器中VCO的工作频率经设计以跟踪收发器逻辑电路的工作频率(例如最高工作频率)，来最优化收发器的电源，使得不浪费额外的功率。因此，收发器使用的功率小于相应的CML实施。
或者，自适应电源调节器中的锁相回路(PLL)可用延迟锁定回路(DLL)代替。
自适应电源调节器可使用所属领域中已知的设计。例如，本发明的实施例可使用J.Kim和M.A.Horowitz在“Adaptive supply serial links with sub-1V operation andper-pin clock recovery，IEEE International Solid-State Circuits Conference，XLV卷，268-269页，2002年2月”中描述的自适应电源调节器。
电流模式逻辑(CML)比数字逻辑耗费的更多的晶粒面积，但其具有较好的噪声性能。数字逻辑在深亚微米(deep-sub micron)工艺中可达到类似的速度性能。数字逻辑的功耗依赖于数据类型，使得在没有数据活动时它几乎不消耗功率。电流模式逻辑无论是否有数据活动都将使用相同的功率。一般数据逻辑具有较差的噪声性能。本发明的至少一个实施例使用伪差分设计和调节的电源以改进噪声性能。
图10-11说明根据本发明的实施例的印刷电路版的实例。
在图10中，印刷电路板(701)包括微处理器(CPU)芯片(703)(或微处理器的插槽)和迹线以将微处理器芯片(703)连接到北桥芯片(704)，所述北桥芯片(704)通常为系统核心逻辑的芯片组中的一个。所述北桥芯片(704)包含存储控制器(705)，所述存储控制器(705)连接到存储接口缓冲器(707)且进一步连接到FB-DIMM(例如709、711等)。
在一个实施例中，存储接口缓冲器(707)直接安装在印刷电路板(701)上。或者，存储接口缓冲器(707)安装于一具有常规存储模块(例如非缓冲或寄存型DIMM)的外形尺寸的模块上，可插入用于常规存储模块的存储插槽中。
在图10中，FB-DIMM可经由印刷电路板(701)上的迹线而连接到存储接口缓冲器(707)(例如，当存储接口缓冲器直接安装于印刷电路板上时)，或通过串行电缆而连接到存储接口缓冲器(707)。可使用一存储接口缓冲器(707)的串行连接将多个FB-DIMM集成在一个单元上。
在图11中，多个存储接口缓冲器(例如707和717)可耦合到存储控制器(705)。例如，当需要时，包含存储接口缓冲器(例如707或717)的模块可安装在印刷电路板(701)上以允许系统添加更多的FB-DIMM。或者，我们可决定在这些插槽中使用常规非缓冲或寄存型的DIMM。
另外，在一个实施例中，存储接口缓冲芯片可包括多个到AMB的接口，使得多个FB-DIMM链可连接到存储接口缓冲器。
另外，在一个实施例中，包含存储接口缓冲器且适合于插入到常规存储插槽的模块还可包含一AMB和存储芯片，使得存储接口和一个FB-DIMM集成于一个模块上，所述模块可插入用于并行存储总线的常规存储插槽中。一旦此模块插入母板中，可进一步在模块的AMB后链接FB-DIMM。
另外，在一个实施例中，包含存储接口缓冲器的模块可包括多个到AMB的接口，使得多个FB-DIMM的链可连接到模块。
在一个实施例中，存储接口缓冲器被设计以能够与根据电子元件工业联合会(JEDEC)规格的高级存储缓冲器(AMB)连通。
在前述说明书中，已参考特定示范性实施例描述了本发明。显然，可在不脱离如所附权利要求书中所陈述的本发明的广泛精神和范围的情况下，对其进行各种修改。因此，本说明书和附图应被看作是说明性意义而非限制性意义。

Claims (20)

1.一种印刷电路板，其包含：
至少一个存储接口缓冲芯片，以连接核心逻辑的一存储控制器和一高级存储缓冲器(AMB)。
2.根据权利要求1所述的印刷电路板，其进一步包含：
复数个被配置以接受一个或一个以上全缓冲存储模块的存储插槽；
一包含所述存储控制器的芯片组；和
一耦合到所述芯片组以接受一微处理器芯片的中央处理单元(CPU)插槽。
3.根据权利要求1所述的印刷电路板，其进一步包含：
一高级存储缓冲器(AMB)和复数个受所述高级存储缓冲器所控制的存储芯片。
4.根据权利要求1所述的印刷电路板，其中所述印刷电路板具有一适合于插入一母板上的一存储插槽中的外形尺寸。
5.一种计算机系统，其包含：
一微处理器芯片；
一耦合到所述微处理器芯片的核心逻辑芯片，所述核心逻辑芯片包含一存储控制器；
一个或一个以上全缓冲双列直插存储模块；和
一存储接口缓冲芯片，耦合于所述存储控制器和所述一个或一个以上全缓冲双列直插存储模块之间。
6.根据权利要求5所述的计算机系统，其中所述存储控制器经由一并行存储总线而访问存储器。
7.根据权利要求6所述的计算机系统，其进一步包含：
一个或一个以上另外的全缓冲双列直插存储模块；和
一另外的存储缓冲芯片，耦合于所述存储控制器与所述一个或一个以上另外的全缓冲双列直插存储模块之间。
8.根据权利要求5所述的计算机系统，其进一步包含：
一印刷电路板；
其中所述微处理器芯片、所述核心逻辑芯片、所述一个或一个以上全缓冲双列直插存储模块和所述存储缓冲芯片均安装于所述印刷电路板上。
9.一种电路，其包含：
一收发器，以桥接一并行存储总线和一串行存储总线；和
一耦合到所述收发器的协议转换器，以将自所述并行存储总线的一存储控制器接收的控制信号转化为所述串行存储总线的控制信号。
10.根据权利要求9所述的电路，其中所述串行存储总线是依据电子元件工业联合会(JEDEC)高级存储缓冲器(AMB)规格。
11.根据权利要求9所述的电路，其中所述电路实施于一单个集成电路芯片上。
12.根据权利要求9所述的电路，其中所述串行存储总线连接到一全缓冲双列直插存储模块的一高级存储缓冲器(AMB)。
13.根据权利要求12所述的电路，其中所述并行存储总线连接到一母板上的核心逻辑的存储控制器。
14.根据权利要求12所述的电路，其中所述并行存储总线连接到一北桥芯片的一存储控制器。
15.根据权利要求9所述的电路，其中所述收发器包含：
一伪差分数字逻辑电路，以将一到所述收发器的输入转换成一差分数字输出。
16.根据权利要求15所述的电路，其中所述伪差分数字逻辑电路使用互补金属氧化物半导体(CMOS)进行实施。
17.根据权利要求16所述的电路，其进一步包含：
一自适应电源调节器，与所述伪差分数字逻辑电路相耦合，以适应性地调整所述伪差分数字逻辑电路的一电源。
18.根据权利要求16所述的电路，其中所述伪差分数字逻辑电路包含：
两个逻辑单元，各为一缓冲器和一反相器中的一个；和
一耦合到所述两个逻辑单元的共模反馈(CMFB)电路，所述CMFB电路用以接收所述两个逻辑单元的输出并根据从所述两个逻辑单元的所述输出检测到的一共模而调整所述两个逻辑单元以抑制命令模式。
19.根据权利要求16所述的电路，其中所述伪差分数字逻辑电路包含：
两个逻辑单元，各为一缓冲器和一反相器中的一个；和
一耦合到所述两个逻辑单元的交叉耦合电路，所述交叉耦合电路用以交叉耦合所述两个逻辑单元的输出以抑制所述两个逻辑单元的所述输出中的命令模式。
20.根据权利要求16所述的电路，其中所述伪差分数字逻辑电路包含：
两个逻辑单元，各为一缓冲器和一反相器中的一个；和
一时钟同步电路，耦合到所述两个逻辑单元以使所述两个逻辑单元的输出的时序同步。
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