CN1967711A - 低功耗的高速收发器 - Google Patents

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Abstract

使用自适应调节电源和准差动数字逻辑的高速低功耗CMOS收发器用以：1)降低所述收发器的所述功耗；和2)增加处理数据期间的电源抑制(PSR)。

Description

低功耗的高速收发器
技术领域
一般而言，本发明的至少某些实施例涉及收发器，更特定而言，涉及实施于一集成电路芯片上的高速、低功耗收发器。
背景技术
为提高计算机系统的动态随机存取存储器(DRAM)系统的性能，已发展了全缓冲双列存储器模块(FB-DIMM)。
FB-DIMM技术在存储器模块之间使用点对点连接。主机存储器控制器连接到一第一存储器模块；且一第一存储器模块连接到一第二存储器模块等。因此，每个连接的负载为恒定。在此类型的点对点连接中不需要分支。所述存储器模块在恒定负载环境下运行，与系统中使用的存储器模块的数目无关。
高级存储器缓冲器(AMB)为FB-DIMM的一部分，其在存储器系统中提供点对点连接。AMB通常包括两个串行端口和一并行端口。串行端口中的一个用于连接到主机存储器控制器或较接近于主机存储器控制器的相邻存储器模块的AMB；另一个串行端口用于连接到离主机存储器控制器较远的相邻存储器模块的AMB；且并行端口用于连接到与AMB处于同一存储器模块上的存储器芯片的总线。
例如，从主机存储器控制器通过下行串行链路(downstream serial link)发送到AMB的串行数据在被发送到存储器模块上的DRAM芯片之前，暂时在AMB中缓冲。串行数据包括地址、数据和命令信息，其在AMB中进行转换，并被置于存储器模块上的DRAM总线上。AMB按照存储器控制器所指令写入DRAM芯片并从其读出。从DRAM得到的数据在AMB中转换为串行数据，且通过一上行串行链路(upstream serial link)发送到存储器控制器。
高速收发器在诸如AMB的数据通信中起重要作用。典型的用于AMB的数据收发器结构包括：一多路复用器(MUX)，其用于将从并行端口接收的数据时分多路复用成串行格式，一预驱动器和一输出驱动器，其耦合到所述多路复用器以经由一串行端口驱动所述串行格式的数据。典型的用于AMB的数据收发器结构进一步包括一时钟恢复(CR)电路和一数据恢复电路(DR)，以恢复来自一串行端口的时钟和数据信号，以及一解多路复用器(DEMUX)，用于将串行数据转换成并行格式，以经由一并行端口进行传输。
传统上高性能收发器使用电流模式逻辑(CML)电路而实施。电流模式逻辑电路通过在两个路径之间切换电流来放大差动输入。CML电路通常使用MOS晶体管来实施。
使用CML技术实施的常规收发器使用一大体恒定的电源电流，因为不管工作频率、数据转换模式、制造程序和工作温度变化如何，所述大体相同的恒定电流均在两个路径之间切换。虽然使用恒定电源电流减少了电源噪音，但是在收发器的正常运行期间浪费了大量的电力。
发明内容
高速低功耗信号收发器使用准差动(pseudo-differential)数字逻辑来实施。在一实施例中，所述收发器进一步使用一自适应电源调节器。
在一实施例中，一信号收发器包括一准差动数字逻辑电路，以将一到收发器的输入转换成一差动数字输出。所述输入可为一单端输入或一差动输入。在一实例中，所述准差动数字逻辑电路使用互补金属氧化物半导体(CMOS)来实施。
在一实施例中，由所述准差动数字逻辑电路消耗的电力关于所述准差动数字逻辑电路的运行频率大体上为线性。
在一实施例中，由所述准差动数字逻辑电路消耗的电力大体上为所述准差动数字逻辑电路的电压供应的一平方函数。
在一实施例中，所述信号收发器包括：一自适应电源调节器，其与所述准差动数字逻辑电路相耦合，以适应性调整所述准差动数字逻辑电路的电源。在一实例中，所述准差动数字逻辑电路的电源根据以下其中之一调整：所述准差动数字逻辑电路的运行频率；所述输入的数据转换模式；制造程序；和运行温度变化。
在一实施例中，所述自适应电源调节器的运行频率将跟踪所述准差动数字逻辑电路的运行频率。
在一实施例中，所述信号收发器能够以高于每秒一吉比特(Gigabit)的速度接收数据。
在一实施例中，所述准差动数字逻辑电路包括：两个逻辑单元，每一个为以下其中之一：一缓冲器和一反相器；和一共模反馈(CMFB)电路，其耦合到所述两个逻辑单元，所述CMFB电路用以接收所述两个逻辑单元的输出，并根据从所述两个逻辑单元的输出检测到的共模将所述两个逻辑单元调整到抑制命令模式。
在一实施例中，所述准差动数字逻辑电路包括：两个逻辑单元，每一个为以下其中之一：一缓冲器和一反相器；和一交叉耦合电路，其耦合到所述两个逻辑单元，所述交叉耦合电路在所述两个逻辑单元的输出中将所述两个逻辑单元的输出交叉耦合到抑制命令模式。在一实例中，所述交叉耦合电路包含一第一反相器，其在第一方向上连接所述两个逻辑单元的输出；和一第二反相器，其在与所述第一方向相反的第二方向上连接所述两个逻辑单元的输出。
在一实施例中，所述准差动数字逻辑电路包括：两个逻辑单元，每一个为以下其中之一：一缓冲器和一反相器；和一时钟同步电路，其耦合到所述两个逻辑单元，以使所述两个逻辑单元的输出的时序同步。
在一实施例中，所述信号收发器进一步包括：一解多路复用器，其与所述准差动数字逻辑电路相耦合，以根据输入中多路复用的数据时间产生并行输出数据。
在一实施例中，一高级存储器缓冲器(AMB)包括一到串行数据链路的第一端口；一到并行数据链路的第二端口；一与所述第一端口和第二端口耦合的根据本发明的实施例的收发器。
在一实施例中，所述高级存储器缓冲器在一具有小于0.18微米的特征尺寸的单芯片上实施；所述准差动数字逻辑电路能够以高于每秒一吉比特的速度接收数据。
本发明的实施例进一步包括使用根据本发明的实施例的高级存储器缓冲器的存储器模块和一针对各种高速链接使用根据本发明的实施例的收发器的计算机系统。
本发明包括方法和执行这些方法的设备，包括执行这些方法的数据处理系统和计算机可读媒体，当所述计算机可读媒体在数据处理系统上执行时导致所述系统执行这些方法。
本发明的其它特征从附图和下文的详细描述会变得显而易见。
附图说明
本发明以实例方式进行说明，且不限于附图中的图式，其中相似的参考指示类似的元件。
图1展示了根据本发明的一实施例的收发器结构。
图2展示了根据本发明的一实施例的收发器的方框图实例。
图3-6说明了可用于根据本发明的一实施例的收发器的准差动数字逻辑电路的实例。
图7展示了一其中可使用根据本发明的一实施例的收发器的系统。
具体实施方式
下文的描述和附图为本发明的说明，而不应解释为限制本发明。对众多特定细节进行了描述以提供对本发明的透彻理解。然而，在某些例子中，未对众所周知的或常规的细节进行描述以避免模糊本发明的描述。在本揭示内容中，参考一个或一实施例不必参考相同实施例，且所述参考意味着至少一个参考。
对数据传送速度的要求提高导致对高频率带宽和相同系统上大量I/O的需求。因此，在高速数字通信应用中，数据收发器装置的功耗和因此产生的温度可变得相当高。
例如，在全缓冲双列存储器模块(FB-DIMM)的高级存储器缓冲器(AMB)中，由于庞大散热片的模块之间不存在空间，所以系统的运行温度可变得很关键。由于AMB中集成了高速SERDES的24条线和大量的I/O，所以芯片的运行温度可变得高到无法忍受。因此，可能需要限制AMB的功耗。
本发明的至少一实施例通过使用自适应电源调节和CMOS准差动逻辑(PDL)，显著降低了高速收发器装置的功耗。当在AMB中使用所述收发器时，可降低所述AMB的功耗来满足热要求。
图1展示了根据本发明的一实施例的收发器结构。在图1中，一高级存储器缓冲器(AMB)(101)包括准差动数字逻辑(105)，其用于实施一收发器和一自适应电源调节器(103)，所述自适应电源调节器(103)耦合到所述准差动数字逻辑以适应性地调整电压供应来降低功耗并改进电源噪音性能。
在本发明的一实施例中，所述准差动数字逻辑至少用于高级存储器缓冲器的接收部分中，以用于串行链接到存储器控制器和/或相邻的高级存储器缓冲器。
在本发明的一实施例中，所述准差动数字逻辑进一步用于高级存储器缓冲器的接收单元中，以用于并行链接到存储器芯片。
在本发明的实施例中，寻求使用基于CMOS的准差动逻辑以实施高速数据收发器，所述高速数据收发器可用于高级存储器缓冲器(AMB)中。为进一步降低收发器的功耗，本发明的一实施例进一步使用了一自适应电源调节器以根据工作频率、数据转换模式、制造程序和工作温度变化来适应性地调整所述收发器的电源。
当集成电路的特征尺寸为0.18微米或更大时，与用于实施CML电路的MOS晶体管相比，CMOS晶体管的电源要求相对较高，而CMOS晶体管的运行频率相对较低。因此，在这样的集成电路中，由于CML的低输出电压摆动，所以使用CML电路的数据收发器实际上可以相对较高的速度运行。同时，因为CML使用了接近恒定的电源电流而产生较小的电流尖峰，所以其也产生较少的电源噪音。
然而，随着CMOS晶体管的信道长度减小，例如0.13微米或更小，CML失去了其在速度方面对CMOS逻辑的优势，因为MOS晶体管的跨导仅稍微增大且最终随着信道长度的减小而饱和。尽管大幅提高CML电路的功率可提高数据收发器的运行速度/频率，但是这样的方法可导致所述收发器的高功耗。因此，CML可能不适合用于要求较低功耗的高速度/频率应用中，诸如AMB中。
当CMOS的特征尺寸减小到0.13微米或更小时，CMOS数据逻辑为优选。然而，传统的CMOS逻辑电路技术的不利之处在于产生很大的电流尖峰，因此产生较高的电源噪音。
本发明的一实施例在高速度/频率数据收发器的设计中实施CMOS准差动逻辑电路，其增大所述收发器的电源噪音抗扰性，同时保持了CMOS逻辑电路的低功率优势。CMOS逻辑电路消耗很少的电力，同时不改变状态；且所述逻辑电路的准差动设计减小了电流尖峰。
在本发明的一实施例中，进一步使用了一自适应电源调节器以降低收发器的功耗并降低电源噪音。
在本发明的一实施例中，使用了基于CMOS的收发器，以用于诸如在高级存储器缓冲器(AMB)中的高速数据传输，其中数据传输速度可在每秒一吉比特以上。除了AMB之外，根据本发明的实施例的高速、低功耗收发器也可用于光纤信道、数字显示器、网络路由器和存储信道等中。
在本发明的一实施例中，收发器具有与常规收发器大体相同的功能结构，诸如多路复用器、预驱动器、驱动器、数据恢复、时钟恢复、解多路复用器等。
然而，在本发明的一实施例中，用于常规收发器中的MOS CML电路的至少某些电路被CMOS准差动数字逻辑电路替代。在一实施例中，由于系统要求，输出驱动器仍然使用CML电路实施。在一实施例中，仅收发器的输出驱动器使用MOS CML电路。
图2展示了根据本发明的一实施例的收发器的方框图实例。在图2中，自适应电源调节器(201)向收发器(203)提供电压供应，所述收发器包括一用以接收并行输入数据的多路复用器(231)、一预驱动器(233)、一接口驱动器(235)、一用以从所述接口进行接收的准差动数字逻辑电路(241)、一时钟恢复(239)和用以发送并行输出数据的数据恢复及解多路复用器(237)。
在本发明的一替代实施例中，所述自适应电源调节器不控制驱动器(235)的电源。
所述准差动数字逻辑电路(241)可不同程度地覆盖收发器的部分。例如，所述准差动数字逻辑电路可扩展到区域(243)，以实施时钟恢复(239)的一部分和数据恢复及解多路复用器(237)的一部分。在一实施例中，所述准差动数字逻辑电路可进一步用于多路复用器(231)和/或预驱动器(233)中。
准差动数字逻辑使用两个互补的数字信号路径和一数字电路(例如一锁存器)，所述数字电路耦合在所述两个数字信号路径之间，以确保数字信号路径的输出真正具有相反的极性。
图3-6说明了可用于根据本发明的一实施例的收发器的准差动数字逻辑电路的实例。
在图3中，差动输入通过反相器(301和303)沿两个路径转换成数字信号。两个反相器(305和307)方向相反地桥接在反相器(301和303)的输出之间，以确保针对差动输出而言，所述反相器(301和303)的输出真正具有相反的极性。
在图4(a)中，准差动数字逻辑包括一缓冲器(401)和一反相器(403)，其将一单端输入沿两个路径转换成一对数字输出。使用一共模反馈逻辑区块(405)以获得缓冲器(401)的输出和反相器(403)的输出，根据在输出中检测到的共模产生一到缓冲器(401)和反相器(403)的反馈，并使用所述反馈以调整缓冲器(401)和反相器(403)来设定共模，使得产生相反极性的差动输出。可沿两个路径使用一对缓冲器或反相器(图4中未示)进一步提升所述差动输出的量值。
在图4(b)中，准差动数字逻辑包括两个缓冲器(411和415)以沿一路径产生一数字输出，以及一反相器(413)和一缓冲器(417)以沿另一路径产生另一数字输出。一共模反馈(CMFB)逻辑区块(419)耦合到两个路径的输出和缓冲器(415和417)的控制，以与图4(a)中的共模反馈(CMFB)逻辑区块(405)类似的方式来设定共模。
或者，CMFB区块(419)可控制缓冲器(411)和反相器(413)以设定共模。
在图4(b)中，缓冲器(417)在路径上在反相器(413)之后。或者，缓冲器在路径上可放置在反相器之前。
在图5(a)中，准差动数字逻辑包括一缓冲器(501)和一反相器(503)，其沿两个路径将一单端输入转换成一对数字输出。使用一交叉耦合的逻辑区块(505)，以交叉耦合缓冲器(501)的输出和反相器(503)的输出，使得产生相反极性的差动输出。例如，交叉耦合逻辑区块(505)可使用一对连接在相反方向上的反相器来实施，其方式如图3中的反相器(305和307)。可沿两个路径使用一对缓冲器或反相器(图5中未示)进一步提升所述差动输出的量值。
在图5(b)中，准差动数字逻辑包括两个缓冲器(511和515)以沿一路径产生一数字输出，以及一反相器(513)和一缓冲器(517)以沿另一路径产生另一数字输出。使用一交叉耦合逻辑区块(519)来交叉耦合两个路径的输出，使得所述输出以与图5(a)中的交叉耦合逻辑区块(505)类似的方式具有相反极性。
在图5(b)中，缓冲器(517)在路径上在反相器(513)之后。或者，缓冲器在路径上可放置在反相器之前。
在图6中，准差动数字逻辑包括两个路径以产生两个数字输出，且一时钟同步逻辑区块(605)耦合在所述两个数字输出之间，以使所述数字输出的时钟同步并产生差动数字输出。
在图6中，沿两个路径使用一缓冲器(610)和一反相器(603)，以产生为时钟同步电路的输入的相应输出。或者，在两个路径中的每一个路径上可使用一串缓冲器和/或反相器的组合以产生差动输出。
当制造程序按缩减时，晶体管的电压供应也降低。CML电路的功耗与VI成比例，其中V为电压供应，且I为运行(偏压)电流。CMOS PDL电路的功耗与CV^2f成比例，其中C为负载电容，V为电压供应，且f为运行频率。
因为CML电路的功耗为电压供应V的线性函数，而CMOS数字逻辑电路的功耗为电压供应V的平方函数，所以当电压供应V缩减时，CMOS数字逻辑电路的功耗缩减的速度远快于CML电路。
因此，当使用高级制造程序(例如0.13微米或更小)时，例如0.13微米或更小，CMOS PDL电路消耗的电力少于CML电路。
此外，CML电路的功耗为电压供应V和运行电流I的函数，但不是运行频率f的函数。因此，CML电路的功耗与信号和数据传输模式的标称频率无关。因此，为了数据传输性能，CML电路通常经设计以保持全功率，且以系统的最大可能频率下运行。
另一方面，CMOS PDL电路的功耗与运行频率f成比例。当运行频率f较低时，电路消耗较低的电力。在诸如未使用特定编码(8B/10B)来保持高转换速率和DC平衡的AMB的应用中，很可能很长一段时间没有转换，其中的工作频率f为0。由于工作频率f随时改变，所以基于CMOS PDL的电路从统计而言可消耗较少的电力。
在本发明的一实施例中，使用了一自适应电源调节器以进一步减少收发器的功耗。所述电源调节器根据工作频率、数据转换模式、制造程序和工作温度变化，适应性地调整收发器的电源。
一仿制装置监控所述程序和温度改变并使反馈回路调整电压以保持相同的速度性能。此调整的电压可用于整个芯片。通过寄存器配置来控制工作频率。我们可使用相同的寄存器来控制电压调节器，其增加电压用于较高的工作频率且降低电压用于较低的频率。对于不同的数据模式而言，寄存器什么都不会做。但由于CV^2f的关系，功耗会自动降低。
工作频率(或运行频率)为时钟频率或最高数据率。不要单独对其进行界定以避免混淆。数据传输率通常低于工作频率。
自适应电源调节器不仅降低了收发器的功耗，还充当电源过滤器以减少电源噪音。
在一实施例中，自适应电源调节器包括一锁相回路(PLL)和一偏压产生器。锁相回路包括一相位检测器(PD)(211)、一回路过滤器(LF)(213)、一压控振荡器(VCO)(217)和一分频器(215)。
在一实施例中，自适应电源调节器的锁相回路(PLL)的VCO与收发器的时钟恢复的VCO相同。在一实施例中，所述VCO通过使用CMOS逻辑电路而实施。在一实施例中，自适应电源调节器和收发器共享同一个VCO。
在一实施例中，自适应电源调节器中的VCO的工作频率经设计以追踪收发器逻辑电路的工作频率(例如最高工作频率)来最优化收发器的电源，使得不额外浪费电力。因此，收发器使用了比相应的CML实施少的电力。
或者，自适应电源调节器中的锁相回路(PLL)可用一延迟锁定回路(DLL)替代。
自适应电源调节器可使用所属领域中已知的设计。例如，由J.Kim和M.A.Horowitz在“Adaptive supply serial links with sub-1V operation and per-pin clock recovery”，IEEEInternational Solid-State Circuits Conference，vol.XLV，pp.268-269，2002年2月中描述的自适应电源调节器可用于本发明的实施例。
电流模式逻辑(CML)比数字逻辑消耗更多的晶粒面积，但具有较好的噪音性能。数字逻辑在深亚微米制程(deep-sub micron process)中可达到类似的速度性能。数字逻辑的功耗与数据模式有关，使得其如果没有数据活动就几乎不消耗电力。电流模式逻辑使用相同的电力，无论是否存在数据活动。一般的数字逻辑具有较差的噪音性能。本发明的至少一实施例使用准差动设计和经调整的电源以改进噪音性能。
图7展示了一其中可使用根据本发明的一实施例的收发器的系统。
在图7中，系统包括多个存储器模块(701、703、……)。存储器模块中的每一个包括多个存储器芯片。例如，存储器模块(701)具有存储器芯片(721、……、723)；且存储器模块(703)具有存储器芯片(731、……、733)。
在图7中，存储器模块(701)具有高级存储器缓冲器(725)，其包括根据本发明的实施例的准差动逻辑实施和/或自适应电源调节器。
根据本发明的实施例的收发器也可用于高级存储器缓冲器(735)。
存储器模块中的每一个通常实施在一单个的印刷电路板上。
在图7中，主机存储器控制器(705)使用一点对点链路耦合到存储器模块(701)，且存储器模块(701)使用一点对点链路耦合到存储器模块(703)。尽管主机微处理器(709)和主机存储器控制器(705)可实施在同一芯片上，但其通常在不同集成电路芯片上。主机存储器控制器(705)通过一相互连接(711)耦合到主机微处理器(709)，所述相互连接(711)包括总线、核心逻辑(core logic)、高速串行/并行链路等。显示器控制器/显示器装置(713)和I/O控制器/I/O装置(715)也通过相互连接(711)耦合到主机微处理器(709)。
一般而言，根据本发明的实施例的收发器可用于要求高速数据传输的图7中的系统的各种组件中，诸如在主机微处理器(709)中用于与主机存储器控制器(705)的通信，和/或在主机存储器控制器(705)中用于与主机微处理器(709)的通信，和/或在显示控制器中用于与主机微处理器(709)的通信，和/或在I/O控制器中用于高速连网等。
在前文的说明书中已参考本发明的特定示范性实施例对本发明进行了描述。很明显，可在不脱离如所附权利要求书中阐述的本发明的广泛精神和范畴的情况下，对其进行各种修改。因此，本说明书和附图应视为说明性的而非限制性意义。

Claims (20)

1.一种信号收发器，其包含：
一准差动数字逻辑电路，以将到所述收发器的一输入转换成一差动数字输出。
2.根据权利要求1所述的信号收发器，其中所述准差动数字逻辑电路使用互补金属氧化物半导体(CMOS)来实施。
3.根据权利要求2所述的信号收发器，其中由所述准差动数字逻辑电路消耗的电力关于所述准差动数字逻辑电路的一运行频率大体上为线性。
4.根据权利要求2所述的信号收发器，其中由所述准差动数字逻辑电路消耗的电力大体上为所述准差动数字逻辑电路的一电压供应的一平方函数。
5.根据权利要求2所述的信号收发器，其进一步包含：
一自适应电源调节器，与所述准差动数字逻辑电路相耦合，以适应性地调整所述准差动数字逻辑电路的一电源。
6.根据权利要求5所述的信号收发器，其中所述准差动数字逻辑电路的所述电源根据以下其中之一调整：
所述准差动数字逻辑电路的一运行频率；
制造程序；和
运行温度变化。
7.根据权利要求4所述的信号收发器，其中所述自适应电源调节器的一运行频率将跟踪所述准差动数字逻辑电路的一运行频率。
8.根据权利要求2所述的信号收发器，其中所述信号收发器能够以一高于每秒一吉比特的速度接收数据。
9.根据权利要求2所述的信号收发器，其中所述准差动数字逻辑电路包含：
两个逻辑单元，每一个为以下其中之一：一缓冲器和一反相器；和
一共模反馈(CMFB)电路，耦合到所述两个逻辑单元，所述CMFB电路用以接收所述两个逻辑单元的输出，并根据从所述两个逻辑单元的所述输出检测的一共模将所述两个逻辑单元调整到抑制命令模式。
10.根据权利要求2所述的信号收发器，其中所述准差动数字逻辑电路包含：
两个逻辑单元，每一个为以下其中之一：一缓冲器和一反相器；和
一交叉耦合电路，耦合到所述两个逻辑单元，所述交叉耦合电路在所述两个逻辑单元的所述输出中将所述两个逻辑单元的输出交叉耦合到抑制命令模式。
11.根据权利要求10所述的信号收发器，其中所述交叉耦合电路包含一第一反相器，其在一第一方向上连接所述两个逻辑单元的所述输出；和一第二反相器，其在一与所述第一方向相反的第二方向上连接所述两个逻辑单元的所述输出。
12.根据权利要求2所述的信号收发器，其中所述准差动数字逻辑电路包含：
两个逻辑单元，每一个为以下其中之一：一缓冲器和一反相器；和
一时钟同步电路，耦合到所述两个逻辑单元，以使所述两个逻辑单元的输出的时序同步。
13.根据权利要求2所述的信号收发器，其进一步包含：
一解多路复用器，与所述准差动数字逻辑电路相耦合，以根据在所述输入中多路复用的数据时间产生并行输出数据。
14.根据权利要求1所述的信号收发器，其中所述输入为一单端输入。
15.一高级存储器缓冲器(AMB)，其包含：
一到一串行数据链路的第一端口；
一到一并行数据链路的第二端口；
一收发器，与所述第一端口和所述第二端口相耦合，所述收发器包含：
一以互补金属氧化物半导体(CMOS)实施的准差动数字逻辑电路，所述准差动数字逻辑电路用以接收从所述第一端口的输入；
一自适应电源调节器，与所述准差动数字逻辑电路相耦合，所述自适应电源调节器根据所述准差动数字逻辑电路的一运行条件来调整所述准差动数字逻辑电路的一电源；和
一解多路复用器，与所述第二端口相耦合，以根据所述准差动数字逻辑电路的所述输出来驱动所述并行数据链路。
16.根据权利要求15所述的高级存储器缓冲器，其中所述高级存储器缓冲器在一具有一小于0.18微米的特征尺寸的一单芯片上实施；所述准差动数字逻辑电路能够以一高于每秒一吉比特的速度接收数据。
17.根据权利要求15所述的高级存储器缓冲器，其中所述自适应电源调节器的一运行频率将跟踪所述准差动数字逻辑电路的一运行频率。
18.一系统，其包含：
多个存储器芯片；和
一第一高级存储器缓冲器芯片，耦合到所述多个存储器芯片，所述第一高级存储器缓冲器芯片以互补金属氧化物半导体(CMOS)实施，所述第一高级存储器缓冲器芯片包含：
一并行数据端口，连接到所述多个存储器芯片；
一串行数据端口，连接到以下其中之一：
一第二高级存储器缓冲器；和
一主机存储器控制器；
一准差动数字逻辑，以将来自所述串行数据端口的一输入转换成一差动输出；和
一自适应电源调节器，与所述准差动数字逻辑电路相耦合，所述自适应电源调节器根据所述准差动数字逻辑电路的一运行条件来调整所述准差动数字逻辑电路的一电源。
19.根据权利要求18所述的系统，其中所述系统包含一单独的存储器模块。
20.根据权利要求18所述的系统，其进一步包含：
一处理器；和
一存储器控制器，与所述处理器相耦合，所述处理器通过所述存储器控制器和所述第一高级存储器缓冲器芯片来访问由所述多个存储器芯片提供的存储器。
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