CN115603764A - 数据传输装置及其控制方法 - Google Patents

Abstract

本发明涉及一种数据传输装置及其控制方法，该数据传输装置包括发送端和接收端，发送端和接收端之间通过传输链路连接，发送端包括：第一逻辑器件、第一阻抗匹配网络和第一隔离电路，接收端包括：第二隔离电路、第二阻抗匹配网络和第二逻辑器件，第一逻辑器件的输出第一阻抗匹配网络，第一阻抗匹配网络输出串联第一隔离电路，第一隔离电路经传输链路连接到第二隔离电路的一侧，第二隔离电路的另外一侧接入到第二阻抗匹配网络，第二阻抗匹配网络串接到第二逻辑器件。本发明利用FPGA芯片等逻辑器件形成差分输出，不用额外采用专用的接口芯片来保护管脚就可实现长距离直接传输，大幅度降低成本。

Description

数据传输装置及其控制方法

技术领域

本发明涉及电子电路技术领域，特别是涉及一种数据传输装置及其控制方法。

背景技术

涉及两个设备间的数据交换时，可通过逻辑器件内置多路LVDS收发器的形式进行数据传输。以FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)芯片为例，虽然LVDS传输数据量大，但是其传输距离只有几米。为实现长距离传输，其中的一种方式是增加发送驱动芯片和接收均衡芯片，另外一种方式则是采用RS485接口芯片。RS485接口虽然抗干扰性能强，但是速率较慢，某些场合上性能不足。上述两种方式均未能很好利用逻辑器件灵活多变的IO功能，且都需要额外增加芯片，总体成本高。

发明内容

基于此，有必要针对传统的传输装置不能实现远端和主机端的数据长距离低成本传输的不足，提供一种数据传输装置及其控制方法。

第一方面，本发明提供一种数据传输装置，包括：发送端和接收端；

所述发送端和接收端之间通过传输链路连接；

所述发送端包括：第一逻辑器件、第一阻抗匹配网络和第一隔离电路；

所述接收端包括：第二隔离电路、第二阻抗匹配网络和第二逻辑器件；

第一逻辑器件的输出连接所述第一阻抗匹配网络，所述第一阻抗匹配网络输出串联所述第一隔离电路，所述第一隔离电路经所述传输链路连接到所述第二隔离电路的一侧，所述第二隔离电路的另外一侧接入到所述第二阻抗匹配网络，所述第二阻抗匹配网络串接到所述第二逻辑器件；

其中，所述第一逻辑器件，用于生成逻辑信号的正向输出和逻辑信号的反相输出；

所述第一阻抗匹配网络，用于匹配发送端的电阻；

所述第一隔离电路，用于去除共模误差；

所述第二隔离电路，用于去除共模误差；

所述第二阻抗匹配网络，还连接提供共模电压的外接电源，用于匹配接收端的电阻；

所述第二逻辑器件，用于接收符合逻辑器件差分输入电平标准的差分信号。

在一种实施方式中，所述第二阻抗匹配网络包括：第一电阻和第二电阻；

所述第一电阻的第一端连接所述外接电源，第二端连接所述第二隔离电路和所述第二逻辑器件的第一输入引脚；

所述第二电阻的第一端连接所述外接电源，第二端连接所述第二隔离电路和所述第二逻辑器件的第二输入引脚；

其中，所述第一输入引脚接收的电平与所述第二输入引脚接收的电平反相。

在一种实施方式中，所述第一阻抗匹配网络包括：第三电阻、第四电阻和第五电阻；

所述第一逻辑器件包括：第一输出引脚和第二输出引脚，所述第一输出引脚发出的电平与所述第二输出引脚发出的电平反相；

所述第三电阻的第一端连接到第一逻辑器件的第一输出引脚，第二端连接到所述第五电阻的第一端；

所述第四电阻的第一端连接到第一逻辑器件的第二输出引脚，第二端连接到所述第五电阻的第二端；

其中，第五电阻的选值为无穷大。

在一种实施方式中，所述第一隔离电路包括：第一隔直电容和第二隔直电容；

所述第一隔直电容连接到所述第三电阻的第二端；

所述第二隔直电容连接到所述第四电阻的第二端；

所述第二隔离电路包括：第三隔直电容和第四隔直电容；

所述第三隔直电容连接所述第一电阻的第二端；

所述第四隔直电容连接所述第二电阻的第二端。

在一种实施方式中，发送端还包括：第一保护电路；

接收端还包括：第二保护电路；

所述第一保护电路与所述第一隔离电路并联，用于保护所述第一逻辑器件；

所述第二保护电路与所述第二隔离电路并联，用于保护所述第二逻辑器件。

第二方面，本发明提供一种控制方法，用于控制上述数据传输装置，包括步骤：

按照帧格式对用户数据进行封装；

对数据进行直流平衡编码，并按高位在前方式进行并串转换，得到输出信号，发送端发送所述输出信号；

接收发送端发送的信号并进行消抖处理；

对消抖处理后的信号进行数据提取预处理；

对提取预处理后的数据进行解码处理，得到用户数据。

在一种实施方式中，还包括步骤：将通过消抖处理后的信号进行同步时钟提取，获得发送端同源时钟信号。

在一种实施方式中，所述对数据进行直流平衡编码的过程，包括步骤：

对数据进行曼彻斯特编码，每个逻辑用两个单位表示，逻辑0表示为01，逻辑1表示为10。

第三方面，本发明提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任一实施方式的控制方法。

第四方面，本发明提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现上述任一实施方式的控制方法。

本发明采用逻辑器件单端输出内部做反向的方式，实现伪差分输出，其驱动能力远大于常规LVDS形式，具备更强的抗干扰能力和更远传输距离的特点。

采用本发明的方案，FPGA芯片的管脚可经过长传输直接传输，不用额外采用专用的接口芯片来保护管脚并传输数据，大幅度降低成本。

附图说明

图1为实施例一的数据传输装置的模块结构图；

图2为实施例一的一实施方式的第一逻辑器件结构图；

图3为实施例一的一实施方式的数据传输装置的结构图；

图4为实施例一的另一实施方式的数据传输装置的结构图；

图5为实施例一的又一实施方式的数据传输装置的结构图；

图6为实施例二的流程图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

需要说明的是，本发明实施例所涉及的术语“第一\第二\……”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\……”在允许的情况下可以互换特定的顺序或先后次序。应该理解“第一\第二\……”区分的对象在适当情况下可以互换，以使这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

实施例一

本发明实施例提供了一种数据传输装置，一实施方式的数据传输装置如图1所示，包括：发送端和接收端，发送端和接收端之间通过传输链路连接。

发送端包括：第一逻辑器件1、第一阻抗匹配网络2和第一隔离电路3；接收端包括：第二隔离电路4、第二阻抗匹配网络5和第二逻辑器件6。

第一逻辑器件1(如FPGA芯片等可编程逻辑器件)的输出连接发送端的第一阻抗匹配网络2，发送端第一阻抗匹配网络2输出串联第一隔离电路3，第一隔离电路3经传输链路(如双绞网线等线缆)连接到第二隔离电路4一侧，第二隔离电路4的另外一侧接入到接收端第二阻抗匹配网络5，然后串接到第二逻辑器件6(如FPGA芯片等可编程逻辑器件)。下文以FPGA芯片为例，进行设计说明。

第一FPGA芯片1的输出可由FPGA灵活配置选择为LVCMOS33、LVCMOS33D、LVTTL33、LVCMOS25、LVDS25等单端或差分IO形式作为管脚驱动电平标准。如选用LVCMOS33等单端输出，输出需要内部做反相，实现伪差分输出。下文以LVCMOS33为例，进行设计说明。如图2所示，在单端输出时，第一FPGA芯片1包括：差分驱动电路；所述差分驱动电路包括：信号源101、反相器102、第一输出引脚103和第二输出引脚104；信号源101用于提供在第一电压和第二电压水平之间转换的数字电压信号；反相器包括：输入端和输出端，反相器的输入端连接到信号源101，反相器102的输出端连接到第一输出引脚103；第二输出引脚104连接到信号源101。

长传输线的传输链路有多种方式，其中可采用双绞网线的形式，本文以双绞网线作为示例进行说明。双绞网线的差分阻抗为100Ω，为了实现链路阻抗匹配，以便实现信号更好的传输，第一阻抗匹配网络和第二阻抗匹配网络都需要进行合理设计。

第一阻抗匹配网络用于匹配发送端的输出电阻，根据双绞网线的差分阻抗和不同的发送端电平标准选择不同的参数。

在一种实施方式中，如图3所示，第一阻抗匹配网络由电阻R3、R4、R5组成。用LVCMOS33单端输出TX1+和TX1-需要内部做反向，实现伪差分输出。FPGA内部的LVCMOS33单端输出阻抗Rs＝10Ω，因此可选用R3＝R4＝40Ω，R5不焊接，此时输出阻抗Ro＝R3+R4+Rs+Rs＝100Ω。R5此处选值为无穷大，即不焊接。

第一隔离电路、第二隔离电路用于去除共模误差以及避免输入电压异常导致损坏第一、第二FPGA芯片。

在一种实施方式中，如图4所示，第一隔离电路包括两个隔直电容：第一隔直电容C1和第二隔直电容C3，第二隔离电路包括两个隔直电容：第三隔直电容C2和第四隔直电容C4，交流耦合情况下，电容无法取值无穷大，如出现连续的长0和连续1比特的数据时，交流耦合电容会有无法正常的充放电的现象，进而导致直流不平衡，数据无法正常通过。因此需要用第一FPGA对数据进行编码。第二FPGA对数据进行解码。

本发明的设计中，优选的C1＝C2＝C3＝C4，其电容范围是：10nF～10μF/100V，较佳的C1＝C2＝C3＝C4＝1μF/100V，100V的耐压值可有效避免输入电压异常导致直流电路错误输入到保护电路和阻抗匹配网络等电路上。

第二阻抗匹配网络5还连接提供共模电压的外接电源，用于匹配接收端的电阻，其设计和发送端选取的电平标准和FPGA的LVDS接收器有关。

在一种实施方式中，FPGA的LVDS接收器其输入电压范围、共模电压范围、差模电压阈值要求如下。

如图3所示，由于隔离电路的存在，FPGA的LVDS差分输入需要一电源提供合适的共模电压，避免共模电压异常导致数据无法识别、同时也要选择合适的匹配网络电阻，避免超过电压输入范围损坏器件。接收端端接电阻选择R1＝R2＝50Ω，此时输入阻抗Ri＝100Ω。接收端端接网络的中点电压VCC根据实际发送端的电平类型选择，本例VCC＝1.65V。TX1+为高电平、TX1-为低电平时，忽略传输双绞线的影响，接收端端接网络的输出电压(VRX1+)-(VRX1-)＝U/(Ro+Ri)*Ri＝3.3/(100+100)*100V＝1.65V。此差模电压大于100mV，且小于2.4V，因此FPGA能够正常识别信号。实际应用中，由于传输线的存在，接收端端接网络的输出电压会略小于1.65V，进一步避免FPGA损坏。

第二FPGA芯片6的接收可由FPGA灵活配置选择为LVDS25，LVDS33，MLVDS电平标准。以LVDS25接收电平为例，LVDS25作为输入信号时，电气特性指标中输入端电压为0V～2.4V，输入共模电压为0.05V～2.35V，输入差模阀值为正负100mV。从电气特性指标中可以知道，当接收的端口为LVDS25时，对输入端电压要求不要超过2.4V，输入共模范围几乎为正就能匹配，输入差模要求差分对相差超过100mV就能够实现电平翻转。具体如下表1所示。

输入电压范围	共模电压范围	差模电压阈值
			0-2.4V	0.05-2.35V	±100mV

表1

由于LVDS对电平翻转所需达到的阀值较低，接收电压范围较广，有利于发送端电平的选取，设计冗余度较大，对器件要求有较大通用性。

由于需要在长距离的线缆中传输，传输带宽需达到数十兆赫兹乃至更高，线缆传输的电信号选择了避免直流干扰的交流耦合信号，必然需要考虑传输中的直流平衡问题，需要对发送的数据进行直流平衡编码。

对于接收信号，由于发送端输出电平和接收端输入电平并非严格意义上的同种电平标准，即使能够准确的识别到01电平，也必然会导致占空比失真，但可以保证频率是一致的。

由于接收信号对信号电平翻转的要求不高，避免传输过程高频干扰导致的识别错误，可以对接收信号进行消抖处理，提高健壮性。

采用伪差分形式的LVCMOS33，其驱动能力远大于常规LVDS形式，虽然传输速率上比LVDS低，但是其具备更强的抗干扰能力和更远传输距离的特点。

采用上述方案，FPGA芯片的管脚可经过长传输直接传输，不用额外采用专用的接口芯片来保护管脚并传输数据，大幅度降低成本。

在一种实施方式中，如图5所示，还包括：第一保护电路7和第二保护电路8。第一保护电路7和第二保护电路8用于保护第一、第二FPGA，防止ESD静电损坏第一、第二FPGA芯片。第一保护电路7与第一隔离电路3并联，第二第二保护电路8与第二隔离电路4并联。

优选的，第一保护电路和第二保护电路由ESD静电保护二极管组成。

实施例二

本实施例是关于实施一的数据传输装置的控制方法流程图，如图6所示，该控制方法包括：步骤S100、步骤S110、步骤S120、步骤S130和步骤S140。

步骤S100，按照帧格式对用户数据进行封装。

用户数据输送到帧封装单元按照帧格式进行封装，帧格式由标头，用户数据，校验组成。

S110，对数据进行直流平衡编码，并按高位在前方式进行并串转换，得到输出信号，发送端发送所述输出信号。

对发送数据进行直流平衡编码，可以根据实际需求选择不同的直流平衡编码方式，常用的直流平衡编码方式有8B10B编码和曼彻斯特编码等。对比这两种编码方式，8B10B编码有80％带宽利用率，但需要考虑编码端和解码端要缓存编码表占用一定数量资源，适合传输数据频率较高的场合；曼彻斯特编码有50％带宽利用率，但编码方式简单，资源消耗少，适合对资源有严格要求的场合。以下实施例以曼彻斯特编码方式分析整个数据传输的流程：

对于曼彻斯特编码，每个逻辑用两个单位表示，逻辑0表示为01，逻辑1表示为10，为50％带宽利用率。为方便后续描述，以100单位表示一位逻辑数据，使用百分之五十占空比，将逻辑0表示为1到50为低，51到100为高，将逻辑1表示为1到50为高，51到100为低。由此可知，每两个逻辑位之间出现连续0或连续1最大为100单位。

步骤S120，接收发送端发送的信号并进行消抖处理。

以信号边沿跳变为基准，信号边沿跳变时清零计数器，并按单位间隔累加，直至下一信号边沿跳变时清零并循环处理。对计数器进行判断，当计数器计数到10单位时，将输出当前逻辑状态并保持，直至下一轮计数到10单位时将逻辑状态输出并循环处理。如此，当两个跳变沿之间间隙少于10单位的并未形成有效输出，达到消抖效果。

步骤S130，对消抖处理后的信号进行数据提取预处理。

以消抖后的信号沿跳变为基准，信号沿跳变时清零计数器，并按单位间隔累加，循环处理。当信号出现上升沿跳变时，提取一位数据，数据数值为1；当信号出现下降沿跳变时，提取一位数据，数据数值为0；当计数器数值为75时，提取一位数据，数据数值为信号当前状态。创建一个跟发送端帧数据长度两倍并行缓存寄存器，将每提取的一位数据放在最低位，原次高位至最低位左移动一位，原最高位舍弃，形成数据预提取缓存寄存器。

步骤S140，对提取预处理后的数据进行解码处理，得到用户数据。

对上述曼彻斯特编码，每个逻辑用两个单位表示，逻辑0表示为01，逻辑1表示为10。对数据预提取单元每提取一位数据，判断一次数据预提取缓存寄存器中高位部分，长度为两倍发送端帧封装标头数据，判断该数据与按曼彻斯特编码展开后的帧封装标头数据是否一致，当判断结果一致，则按同样方法提取用户数据位与检验位，并进行检验，若标头判断不一致或检验不一致，则不做处理；若标头结果一致，检验结果一致，最终提取用户数据。

在一种实施方式中，还包括步骤S150。

步骤S150，将通过消抖处理后的信号进行同步时钟提取，获得发送端同源时钟信号。

以消抖后的信号沿跳变为基准，信号沿跳变时清零计数器，并按单位间隔累加，循环处理。对计数器进行判断，当计数器累计为50单位时，时钟信号翻转；否则判断当信号沿跳变时进入第二级判断子程序；否则，时钟信号保持输出。在信号沿跳变进入第二级判断子程序中，判断信号沿跳变清零计数器前一状态，当计数器数值少于50单位时，时钟信号翻转；否则判断计数器数值大于75单位时，时钟信号翻转；否则时钟信号保持输出。由此得到的时钟信号就是发送端同源同频时钟信号，亦可将该时钟信号进行占空比均等化处理。

本方法对实施例一的数据传输装置进行控制，利用FPGA芯片等逻辑器件形成差分输出，不用额外采用专用的接口芯片来保护管脚就可实现长距离直接传输，大幅度降低成本。

实施例三

本发明实施例还提供了一种存储介质，其上存储有计算机指令，该指令被处理器执行时实现上述任一实施例的控制方法。

本领域的技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、随机存取存储器(RAM，Random Access Memory)、只读存储器(ROM，Read-Only Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

或者，本发明上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、终端、或者网络设备等)执行本发明各个实施例方法的全部或部分。而前述的存储介质包括：移动存储设备、RAM、ROM、磁碟或者光盘等各种可以存储程序代码的介质。

与上述的计算机存储介质对应的是，在一个实施例中还提供一种计算机设备，该计算机设备包括存储器、编码器及存储在存储器上并可在编码器上运行的计算机程序，其中，编码器执行程序时实现如上述各实施例中的任意一种控制方法。

上述计算机设备，对实施例一的数据传输装置进行控制，利用FPGA芯片等逻辑器件形成差分输出，不用额外采用专用的接口芯片来保护管脚就可实现长距离直接传输，大幅度降低成本。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种数据传输装置，其特征在于，包括：发送端和接收端；

所述发送端和接收端之间通过传输链路连接；

所述发送端包括：第一逻辑器件、第一阻抗匹配网络和第一隔离电路；

所述接收端包括：第二隔离电路、第二阻抗匹配网络和第二逻辑器件；

第一逻辑器件的输出连接所述第一阻抗匹配网络，所述第一阻抗匹配网络输出串联所述第一隔离电路，所述第一隔离电路经所述传输链路连接到所述第二隔离电路的一侧，所述第二隔离电路的另外一侧接入到所述第二阻抗匹配网络，所述第二阻抗匹配网络串接到所述第二逻辑器件；

其中，所述第一逻辑器件，用于生成逻辑信号的正向输出和逻辑信号的反相输出；

所述第一阻抗匹配网络，用于匹配发送端的电阻；

所述第一隔离电路，用于去除共模误差；

所述第二隔离电路，用于去除共模误差；

所述第二阻抗匹配网络，还连接提供共模电压的外接电源，用于匹配接收端的电阻；

所述第二逻辑器件，用于接收符合逻辑器件差分输入电平标准的差分信号。

2.根据权利要求1所述的数据传输装置，其特征在于，所述第二阻抗匹配网络包括：第一电阻和第二电阻；

所述第一电阻的第一端连接所述外接电源，第二端连接所述第二隔离电路和所述第二逻辑器件的第一输入引脚；

所述第二电阻的第一端连接所述外接电源，第二端连接所述第二隔离电路和所述第二逻辑器件的第二输入引脚；

其中，所述第一输入引脚接收的电平与所述第二输入引脚接收的电平反相。

3.根据权利要求2所述的数据传输装置，其特征在于，所述第一阻抗匹配网络包括：第三电阻、第四电阻和第五电阻；

所述第一逻辑器件包括：第一输出引脚和第二输出引脚，所述第一输出引脚发出的电平与所述第二输出引脚发出的电平反相；

所述第三电阻的第一端连接到第一逻辑器件的第一输出引脚，第二端连接到所述第五电阻的第一端；

所述第四电阻的第一端连接到第一逻辑器件的第二输出引脚，第二端连接到所述第五电阻的第二端；

其中，第五电阻的选值为无穷大。

4.根据权利要求3所述的数据传输装置，其特征在于，所述第一隔离电路包括：第一隔直电容和第二隔直电容；

所述第一隔直电容连接到所述第三电阻的第二端；

所述第二隔直电容连接到所述第四电阻的第二端；

所述第二隔离电路包括：第三隔直电容和第四隔直电容；

所述第三隔直电容连接所述第一电阻的第二端；

所述第四隔直电容连接所述第二电阻的第二端。

5.根据权利要求1-4任一项所述的数据传输装置，其特征在于，发送端还包括：第一保护电路；

接收端还包括：第二保护电路；

所述第一保护电路与所述第一隔离电路并联，用于保护所述第一逻辑器件；

所述第二保护电路与所述第二隔离电路并联，用于保护所述第二逻辑器件。

6.一种数据传输的控制方法，所述方法应用于权利要求1-5任一项所述的数据传输装置，其特征在于，包括步骤：

按照帧格式对用户数据进行封装；

对数据进行直流平衡编码，并按高位在前方式进行并串转换，得到输出信号，发送端发送所述输出信号；

接收发送端发送的信号并进行消抖处理；

对消抖处理后的信号进行数据提取预处理；

对提取预处理后的数据进行解码处理，得到用户数据。

7.根据权利要求6所述的控制方法，其特征在于，还包括步骤：

将通过消抖处理后的信号进行同步时钟提取，获得发送端同源时钟信号。

8.根据权利要求6所述的控制方法，其特征在于，所述对数据进行直流平衡编码的过程，包括步骤：

对数据进行曼彻斯特编码，每个逻辑用两个单位表示，逻辑0表示为01，逻辑1表示为10。

9.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求6-8中任一所述的方法。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求6-8中任一所述的方法。

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